JPS60156273A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPS60156273A JPS60156273A JP59010671A JP1067184A JPS60156273A JP S60156273 A JPS60156273 A JP S60156273A JP 59010671 A JP59010671 A JP 59010671A JP 1067184 A JP1067184 A JP 1067184A JP S60156273 A JPS60156273 A JP S60156273A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- frequency
- flip
- pulse width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は可変周波数及び可変電圧の交流電力を出力す
るインバータ装置を制御するためのパルス信号を発生す
るパルス幅変調回路に関する。
るインバータ装置を制御するためのパルス信号を発生す
るパルス幅変調回路に関する。
従来、この種のＰＷＭ制御回路としては、第１図１こ示
すものがあった。図にｉいて、１は周波数・電圧指令に
従って基準正弦波を出力する正弦波発振器、２は三角波
発振器、６は比較器である。
すものがあった。図にｉいて、１は周波数・電圧指令に
従って基準正弦波を出力する正弦波発振器、２は三角波
発振器、６は比較器である。
第２図を参照して動作を説明する。
正弦波発振器１は入力の周波数・電圧指令に従って基準
正弦波４を出力する。三角波発振器２からは三角波（以
下キャリアと呼ぶ）５が出力され、この両者は比較器乙
により比較される。基準正弦波４よりキャリア５が大き
い区間では比較器６の出力はオフ、その逆の区間ではオ
ンすることにより、比較器６より正弦波に近似されたＰ
ＷＭ信号６が出力される。
正弦波４を出力する。三角波発振器２からは三角波（以
下キャリアと呼ぶ）５が出力され、この両者は比較器乙
により比較される。基準正弦波４よりキャリア５が大き
い区間では比較器６の出力はオフ、その逆の区間ではオ
ンすることにより、比較器６より正弦波に近似されたＰ
ＷＭ信号６が出力される。
従来のＰＷＭ制御回路は、以上のように構成されており
、アナログ素子で回路を構成すると、正弦波や三角波の
信号電圧の調整要素が必要となり、またディジタル素子
で構成すると、その素子の数が膨大となるなどの欠点が
あった。
、アナログ素子で回路を構成すると、正弦波や三角波の
信号電圧の調整要素が必要となり、またディジタル素子
で構成すると、その素子の数が膨大となるなどの欠点が
あった。
この発明は、上記の欠点を除去するためになされたもの
で、メモリのデータに従ってアップダウンカウンタのカ
ウントを制御することにより、パルス幅変調されたパル
ス信号をディジタル的に発生することができるパルス幅
変調回路に関する。
で、メモリのデータに従ってアップダウンカウンタのカ
ウントを制御することにより、パルス幅変調されたパル
ス信号をディジタル的に発生することができるパルス幅
変調回路に関する。
以下、この発明の一実施例を図につぃて説明する。第３
図において７は位相指令にもとづいてバイナリ−の基準
正弦波値からなり、ＰＷＭ信号のパルス幅を定めるデー
タを出力する記憶素子、例えばａ ＯＭである。８はア
ップダウンカウンタ。
図において７は位相指令にもとづいてバイナリ−の基準
正弦波値からなり、ＰＷＭ信号のパルス幅を定めるデー
タを出力する記憶素子、例えばａ ＯＭである。８はア
ップダウンカウンタ。
９．１０はセットリセット型のフリップフロップ、１１
、はマルチプレクサ、１２はアンドゲート、１３は１／
２分周波用の分局器、１４は立下がりを検出する微分回
路、１５は３人力のオアゲートである。
、はマルチプレクサ、１２はアンドゲート、１３は１／
２分周波用の分局器、１４は立下がりを検出する微分回
路、１５は３人力のオアゲートである。
なお１図中５２Ｆｃ；はキャリアの周波数の２倍周波を
もつ信号を示す。
もつ信号を示す。
第４図を参照して動作を説明する。記憶素子７は、キャ
リア周期の位相指令を受けてあらかじめ記憶している基
準正弦波のデータを読み出す。微分回路１４は信号２Ｆ
ｃの立下りを時刻ｔ１で検出するとパルスを出力する。
リア周期の位相指令を受けてあらかじめ記憶している基
準正弦波のデータを読み出す。微分回路１４は信号２Ｆ
ｃの立下りを時刻ｔ１で検出するとパルスを出力する。
これにより、アップダウンカウンタ８に記憶素子７のデ
ータが微分回路１４の信号ＬＤによりロードされるとと
もに、フリップフロップ９．１０がリセットされる。時
刻ｔ。
ータが微分回路１４の信号ＬＤによりロードされるとと
もに、フリップフロップ９．１０がリセットされる。時
刻ｔ。
では信号２Ｆｃのローにより、マルチプレクサ１１がフ
リップフロップ９の出力を選択するため、アップダウン
カウンタ８は制御クロックによりダウンカウントする。
リップフロップ９の出力を選択するため、アップダウン
カウンタ８は制御クロックによりダウンカウントする。
ダウンカウントの進行により１時刻ｔ、でアップダウン
カウンタ８からボローＢ０のパルスが出力されると、フ
リップフロップ９がセラ ｉトされるため、アップダウ
ンカウンタ８はアップカウントに切替わる。次に時刻ｔ
、で信号２Ｆｃがハイとなると、マルチプレクサ１１は
フリップフロップ１０の出力を選択するため、アップダ
ウンカウンタ８は再びダウンカウントになる。時刻ｔ４
でアップダウンカウンタ８からボローＢｏの出力がある
と、フリップフロップ１０がセットされ、アップダウン
カウンタ８はアップカウントに切替えられる。時刻ｔ、
以下、アップダウンカウンタ８はこのような動作を繰返
す。ここでフリップフロップ９．１０のＱ出力と、分周
器１６の出力Ｆｃとをオアゲート１５で合成してＰＷＭ
信号を得る。
カウンタ８からボローＢ０のパルスが出力されると、フ
リップフロップ９がセラ ｉトされるため、アップダウ
ンカウンタ８はアップカウントに切替わる。次に時刻ｔ
、で信号２Ｆｃがハイとなると、マルチプレクサ１１は
フリップフロップ１０の出力を選択するため、アップダ
ウンカウンタ８は再びダウンカウントになる。時刻ｔ４
でアップダウンカウンタ８からボローＢｏの出力がある
と、フリップフロップ１０がセットされ、アップダウン
カウンタ８はアップカウントに切替えられる。時刻ｔ、
以下、アップダウンカウンタ８はこのような動作を繰返
す。ここでフリップフロップ９．１０のＱ出力と、分周
器１６の出力Ｆｃとをオアゲート１５で合成してＰＷＭ
信号を得る。
なお、アンドゲート１２は、前半のアップダウンカウン
タ８のボローＢｏで、フリップフロップ１０がセットさ
れないように、インターロックするために設けられてい
る。以上から明らかなように、出力Ｆｃをキャリア周波
数とし、制御クロックの周波数を一定の比率とし、かつ
記憶素子７のデータの値を適切に選択することにより、
オアゲート１５から第２図と同等の正弦波ＰＷＭ信号が
得らオする。
タ８のボローＢｏで、フリップフロップ１０がセットさ
れないように、インターロックするために設けられてい
る。以上から明らかなように、出力Ｆｃをキャリア周波
数とし、制御クロックの周波数を一定の比率とし、かつ
記憶素子７のデータの値を適切に選択することにより、
オアゲート１５から第２図と同等の正弦波ＰＷＭ信号が
得らオする。
なお出力正弦波の負の半サイクルの波形は前述のＰＷＭ
信号を極性反転することにより得られる。
信号を極性反転することにより得られる。
前述の実施例ではキャリアの周波数と制御クロックの周
波数は一定の比率としたが、制御クロックの周波数を変
動させることにより、出力電圧を変化させることができ
る。この特性を利用し、例えば、電源電圧またはこれに
相当する信号を検出し、制御クロック周波数を変動させ
ることにより、電源電圧変動ζこよる出力電圧変動を補
正することができる。また、予じめ複数のクロック周波
数を用意し、これを選択して使用することにより、複数
のＶ／Ｆパターンの選択が可能となる。
波数は一定の比率としたが、制御クロックの周波数を変
動させることにより、出力電圧を変化させることができ
る。この特性を利用し、例えば、電源電圧またはこれに
相当する信号を検出し、制御クロック周波数を変動させ
ることにより、電源電圧変動ζこよる出力電圧変動を補
正することができる。また、予じめ複数のクロック周波
数を用意し、これを選択して使用することにより、複数
のＶ／Ｆパターンの選択が可能となる。
以上のように、この発明によれば、アップダウンカウン
タを使用することにより、ディジタル的な処理によりＰ
ＷＭ信号が得られるため回路が簡素化される効果があり
、また制御クロック周波数を変化させることにより、出
力電圧を変化させることができる効果もある。
タを使用することにより、ディジタル的な処理によりＰ
ＷＭ信号が得られるため回路が簡素化される効果があり
、また制御クロック周波数を変化させることにより、出
力電圧を変化させることができる効果もある。
第１図は従来のＰＷＭ回路を示す図、Ｉ；ｇ２図は第１
図に示す回路の動作を示すタイミング図、第３図はこの
発明によるＰＷＭ回路の一実施例を示す回路図、第４図
は第３図に示す回路の動作を示すタイミング図である。 ７・・・記憶素子、８・・・アップダウンカウンタ、９
゜１０・−・フリップフロップ、１１−、・マルチプレ
クサ、１６・・・分周器、１４・・・微分回路。 特許出願人 三菱電機株式会社 第１図 第２図
図に示す回路の動作を示すタイミング図、第３図はこの
発明によるＰＷＭ回路の一実施例を示す回路図、第４図
は第３図に示す回路の動作を示すタイミング図である。 ７・・・記憶素子、８・・・アップダウンカウンタ、９
゜１０・−・フリップフロップ、１１−、・マルチプレ
クサ、１６・・・分周器、１４・・・微分回路。 特許出願人 三菱電機株式会社 第１図 第２図
Claims (1)
- （１）直流電力を可変周波数及び可変電圧の交流電力に
変換するインバータ装置を制御するためのパルス信号を
発生するパルス１変調回路において、上記パルス信号の
パルス幅を指定するデータを記憶したメモリと、上記パ
ルス信号の周期を定めるために選択された周波数をもつ
キャリア信号の特定位相で上記メモリのデータをロード
し、アップダウンカウントの制御信号に従ってクロック
信号をカウントするアップダウンカウンタと、上記アッ
プダウンカウンタから出力されるボロー信号及び上記キ
ャリア信号を入力として所定の論理条件から上記パルス
信号及び制御信号を発生する論理回路とを備えたパルス
幅変調回路。 ■） パルス信号の周波数はインバータ装置の出力電圧
の変動を補償するように周波数変調されていることを特
徴とする特許請求の範囲第１項記載のパルス幅変調回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010671A JPS60156273A (ja) | 1984-01-23 | 1984-01-23 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59010671A JPS60156273A (ja) | 1984-01-23 | 1984-01-23 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60156273A true JPS60156273A (ja) | 1985-08-16 |
Family
ID=11756709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59010671A Pending JPS60156273A (ja) | 1984-01-23 | 1984-01-23 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60156273A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727468A (en) * | 1984-08-22 | 1988-02-23 | Kabushiki Kaisha Toshiba | Digital PWM control circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54733A (en) * | 1977-06-03 | 1979-01-06 | Hitachi Ltd | Controller for inverter |
-
1984
- 1984-01-23 JP JP59010671A patent/JPS60156273A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54733A (en) * | 1977-06-03 | 1979-01-06 | Hitachi Ltd | Controller for inverter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727468A (en) * | 1984-08-22 | 1988-02-23 | Kabushiki Kaisha Toshiba | Digital PWM control circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4510461A (en) | Phase lock loop having switchable filters and oscillators | |
| EP0254290B1 (en) | Method and apparatus for controlling a pwm inverter | |
| US6940736B2 (en) | Multiple switch circuit with limited switch frequency | |
| JPH08139595A (ja) | 位相比較回路 | |
| GB1578829A (en) | Circuit arrangement for generating a pulse-width-modulated carrier wave | |
| JPS60156273A (ja) | パルス幅変調回路 | |
| JPH0219021A (ja) | ディジタルパルス幅変調回路 | |
| JPS6332034B2 (ja) | ||
| JPH08274635A (ja) | 位相ロック回路 | |
| JP3258508B2 (ja) | スイッチング電源装置の制御方式 | |
| JP2522407B2 (ja) | パルス幅変調用パルス発生装置 | |
| JP2635609B2 (ja) | インバータ装置の三相ｐｗｍ信号発生回路 | |
| JP2671291B2 (ja) | Ｐｗｍインバータ装置の制御回路 | |
| JPS6042704B2 (ja) | 可変電圧・可変周波数三相インバ−タの制御方法 | |
| JPS6126316B2 (ja) | ||
| JPS6260916B2 (ja) | ||
| JP2575633B2 (ja) | 多重化ｐｗｍインバ−タ | |
| JP2710792B2 (ja) | デイジタル移相器 | |
| JPS6325909Y2 (ja) | ||
| JPH04331472A (ja) | 電源装置 | |
| SU655046A1 (ru) | Преобразователь посто нного напр жени в переменное | |
| JP2510255Y2 (ja) | 電圧制御発振器の発振周波数設定回路 | |
| JPS58133174A (ja) | パルス幅変調インバ−タの制御方法 | |
| JPH04322171A (ja) | インバータ電源装置 | |
| JPS583330A (ja) | デジタル位相同期回路 |