JP2510255Y2 - 電圧制御発振器の発振周波数設定回路 - Google Patents
電圧制御発振器の発振周波数設定回路Info
- Publication number
- JP2510255Y2 JP2510255Y2 JP1986124602U JP12460286U JP2510255Y2 JP 2510255 Y2 JP2510255 Y2 JP 2510255Y2 JP 1986124602 U JP1986124602 U JP 1986124602U JP 12460286 U JP12460286 U JP 12460286U JP 2510255 Y2 JP2510255 Y2 JP 2510255Y2
- Authority
- JP
- Japan
- Prior art keywords
- binary
- controlled oscillator
- output
- binary counter
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、電圧制御発振器の発振周波数を無調整で
設定するときに好適な発振周波数設定回路に関するもの
である。
設定するときに好適な発振周波数設定回路に関するもの
である。
本考案の電圧制御発振器の発振周波数を設定する回路
は、例えば外部基準信号と電圧制御発振器の周波数を一
致させるために必要とされる制御信号を形成する際に、
前記２つの信号のくり返し周期によって充放電されるコ
ンデンサを設け、該コンデンサの充放電電流を制御する
スイッチ回路を駆動するパルス信号を２ビットバイナリ
カウンタによって出力するようにしたものであって、電
圧制御発振器の自走周波数を自動的に最適周波数に調整
するようにしたものである。
は、例えば外部基準信号と電圧制御発振器の周波数を一
致させるために必要とされる制御信号を形成する際に、
前記２つの信号のくり返し周期によって充放電されるコ
ンデンサを設け、該コンデンサの充放電電流を制御する
スイッチ回路を駆動するパルス信号を２ビットバイナリ
カウンタによって出力するようにしたものであって、電
圧制御発振器の自走周波数を自動的に最適周波数に調整
するようにしたものである。
電圧制御発振器は、直流信号によって発振周波数が容
易に変化するように形成されているため、基準信号と比
較した制御信号によってコントロールすることにより、
所望の周波数に合致した安定な信号源とすることができ
る。
易に変化するように形成されているため、基準信号と比
較した制御信号によってコントロールすることにより、
所望の周波数に合致した安定な信号源とすることができ
る。
このような回路手段は、一般的にAFC回路又はPLL回路
に採用されている技術であるが、基準信号源に一致する
ようにフィードバックループを形成しても、電圧制御発
振器の自走周波数が基準信号の周波数に対して或る範囲
内に設定されていない場合は、プルインレンジを逸脱
し、基準信号に一致する発振周波数を得ることができな
い。
に採用されている技術であるが、基準信号源に一致する
ようにフィードバックループを形成しても、電圧制御発
振器の自走周波数が基準信号の周波数に対して或る範囲
内に設定されていない場合は、プルインレンジを逸脱
し、基準信号に一致する発振周波数を得ることができな
い。
そのため、従来は電圧制御発振器の発振周波数をあら
かじめ基準信号の周波数の近傍に調整し、AFC回路等を
構成するようにしていたが、例えば、電圧制御発振器が
IC回路等で構成されるときは、回路素子のバラツキによ
って調整作業が困難になり、調整用の外付部品が増える
という問題があった。
かじめ基準信号の周波数の近傍に調整し、AFC回路等を
構成するようにしていたが、例えば、電圧制御発振器が
IC回路等で構成されるときは、回路素子のバラツキによ
って調整作業が困難になり、調整用の外付部品が増える
という問題があった。
本考案は、かかる問題点にかんがみてなされたもの
で、電圧調整発振器で、例えばAFC回路を構成したと
き、無調整で所望の基準信号に引き込まれるような設定
回路を提供するものである。
で、電圧調整発振器で、例えばAFC回路を構成したと
き、無調整で所望の基準信号に引き込まれるような設定
回路を提供するものである。
第１図は、本考案の基本的な回路構成を示したもの
で、１は例えば所望の基準周波数ｆ1を計数する第１の
２ビットバイナリカウンタ、２は同じく電圧制御発振器
（以下VCOという）の発振周波数ｆ2を計数している第２
の２ビットバイナリカウンタ、3,4は前記第1,第２の２
ビットナイナリカウンタ（以下単に２ビットカウンタと
いう）1,2の出力信号によって交互に開閉するスイッチ
回路、5,6は電流I1，I2を出力する電流源、７は充放電
用のコンデンサである。
で、１は例えば所望の基準周波数ｆ1を計数する第１の
２ビットバイナリカウンタ、２は同じく電圧制御発振器
（以下VCOという）の発振周波数ｆ2を計数している第２
の２ビットバイナリカウンタ、3,4は前記第1,第２の２
ビットナイナリカウンタ（以下単に２ビットカウンタと
いう）1,2の出力信号によって交互に開閉するスイッチ
回路、5,6は電流I1，I2を出力する電流源、７は充放電
用のコンデンサである。
第２図に示すように、第１の２ビットカウンタ１は周
波数ｆ1の２個のパルスによってＨレベルの出力PAを出
力すると共に、この出力PAの期間THでは他方の第２の２
ビットカウンタ２をダイレクトリセット（RD）状態に
し、その期間THが終了すると第２の２ビットカウンタ２
がVCOの周波数ｆ2を計数して出力PBを出力する。そし
て、この出力PBの期間TVには第１の２ビットカウンタ１
をダイレクトリセット（RD）の状態に制御する。
波数ｆ1の２個のパルスによってＨレベルの出力PAを出
力すると共に、この出力PAの期間THでは他方の第２の２
ビットカウンタ２をダイレクトリセット（RD）状態に
し、その期間THが終了すると第２の２ビットカウンタ２
がVCOの周波数ｆ2を計数して出力PBを出力する。そし
て、この出力PBの期間TVには第１の２ビットカウンタ１
をダイレクトリセット（RD）の状態に制御する。
第1,第２のスイッチ回路3,4は出力PA，PBが入力され
たときに閉じるように形成されているから、コンデンサ
７の端子電圧ECは電流I1の充電によって上昇し、電流I2
の放電によって下降する。
たときに閉じるように形成されているから、コンデンサ
７の端子電圧ECは電流I1の充電によって上昇し、電流I2
の放電によって下降する。
したがって、この端子電圧ECの平均電圧E0は周波数ｆ
1とｆ2の差によって変化し、図示しないVCOの発振周波
数（ｆ2）を基準となる周波数（ｆ1）に一致させるよう
な制御信号とすることができる。
1とｆ2の差によって変化し、図示しないVCOの発振周波
数（ｆ2）を基準となる周波数（ｆ1）に一致させるよう
な制御信号とすることができる。
第３図は、本考案の一実施例を示すブロック図で、10
は電圧制御発振器（VCO、20は２組のフリップフロップF
1A，F2B及びF1A，F2Bからなる２ビットバイナリカウン
タからなるパルス成形回路、30A,30Bは第1,第２のスイ
ッチ回路、S1，S2は電流源、Ｃは制御電圧を発生するコ
ンデンサである。端子Tiには、例えばVTRから再生され
た水平同期信号HDが入力されている。
は電圧制御発振器（VCO、20は２組のフリップフロップF
1A，F2B及びF1A，F2Bからなる２ビットバイナリカウン
タからなるパルス成形回路、30A,30Bは第1,第２のスイ
ッチ回路、S1，S2は電流源、Ｃは制御電圧を発生するコ
ンデンサである。端子Tiには、例えばVTRから再生され
た水平同期信号HDが入力されている。
第４図は上記した電圧制御発振器10の設定動作を示す
動作波形図である。
動作波形図である。
今、時点T1で同期信号HDがフリップフロップF1Aとト
リガすると、計数値１となりそのＱ出力波形Q1A（PA）
がＨレベルに立ち上がる。そして、Ｑ出力波形（PA）に
よって他方のバイナリカウンタを形成するフリップフロ
ップF1B，F2Bをダイレクトリセット状態にホールドする
と共に、次の時点T2におけるHDパルスによって計数値２
となり、Ｑ出力波形（PA）がＬレベルに落ちる。そのた
め、フリップフロップF1B，F2Bのホールド状態が解除さ
れると共に、フリップフロップF2Aがその立ち下がりに
よってセットされ、そのＱ出力波形QA2がフリップフロ
ップF1Aをダイレクトリセット状態（ホールド状態）に
する。
リガすると、計数値１となりそのＱ出力波形Q1A（PA）
がＨレベルに立ち上がる。そして、Ｑ出力波形（PA）に
よって他方のバイナリカウンタを形成するフリップフロ
ップF1B，F2Bをダイレクトリセット状態にホールドする
と共に、次の時点T2におけるHDパルスによって計数値２
となり、Ｑ出力波形（PA）がＬレベルに落ちる。そのた
め、フリップフロップF1B，F2Bのホールド状態が解除さ
れると共に、フリップフロップF2Aがその立ち下がりに
よってセットされ、そのＱ出力波形QA2がフリップフロ
ップF1Aをダイレクトリセット状態（ホールド状態）に
する。
次に、ホールド状態が解除されたフリップフロップF
1BがVCOの出力によって時点T3でＨレベルに立ち上がる
と、そのＱ出力波形（PB）によってフリップフロップF
2Bがリセットされるが、このＱ出力波形（PB）がオアゲ
ートOAを介してフリップフロップF1Aのリセット状態を
維持しているため、第３、第４のHDパルスには応答しな
い。
1BがVCOの出力によって時点T3でＨレベルに立ち上がる
と、そのＱ出力波形（PB）によってフリップフロップF
2Bがリセットされるが、このＱ出力波形（PB）がオアゲ
ートOAを介してフリップフロップF1Aのリセット状態を
維持しているため、第３、第４のHDパルスには応答しな
い。
VCOの出力（立ち上がり）で反転したフリップフロッ
プF1BのＱ出力波形（PB）が時点T4のVCOの出力ｆVによ
ってＬレベル低下し、次のフリップフロップF2Bを反転
すると、そのＱ出力波形Q2Bによって自己リセット状態
にされるが、このとき第１の２ビットカウンタを構成し
ているフリップフロップF1Aのリセット状態は解除され
ているので、時点T5で再びフリップフロップF1Aが反転
しＱ出力波形Q1A（PA）をＨレベルに立ち上げる。
プF1BのＱ出力波形（PB）が時点T4のVCOの出力ｆVによ
ってＬレベル低下し、次のフリップフロップF2Bを反転
すると、そのＱ出力波形Q2Bによって自己リセット状態
にされるが、このとき第１の２ビットカウンタを構成し
ているフリップフロップF1Aのリセット状態は解除され
ているので、時点T5で再びフリップフロップF1Aが反転
しＱ出力波形Q1A（PA）をＨレベルに立ち上げる。
以下、RA期間にリセットされるフリップフロップ
F1A，F1Bと、RB期間にリセットされるフリップフロップ
F1B，F1Bが交互に同様な動作をくり返すことによって、
第1,第２のスイッチ回路30A,30Bに斜線で示したような
出力波形PA，PBが交互に供給され、第1,第２のスイッチ
30A,30Bを開閉することになるが、出力波形PA，PBはそ
れぞれ同期信号HDの周期TH及びVCO10の発振周期TVと等
しいから、電流源S1，S2の電流が共にＩとされていると
きは、前述したようにTH＞TVであれば、コンデンサＣの
電圧は下降し、TV＞THであれば上昇する傾向になる。
F1A，F1Bと、RB期間にリセットされるフリップフロップ
F1B，F1Bが交互に同様な動作をくり返すことによって、
第1,第２のスイッチ回路30A,30Bに斜線で示したような
出力波形PA，PBが交互に供給され、第1,第２のスイッチ
30A,30Bを開閉することになるが、出力波形PA，PBはそ
れぞれ同期信号HDの周期TH及びVCO10の発振周期TVと等
しいから、電流源S1，S2の電流が共にＩとされていると
きは、前述したようにTH＞TVであれば、コンデンサＣの
電圧は下降し、TV＞THであれば上昇する傾向になる。
そこで、このコンデンサＣの端子電圧ECをVCO10の制
御信号として供給すれば、TH＝TVとなるように、すなわ
ちコンデンサＣの端子電圧が一定値となるようにVCO10
の発振周波数を同期信号に自動的に調整することができ
る。
御信号として供給すれば、TH＝TVとなるように、すなわ
ちコンデンサＣの端子電圧が一定値となるようにVCO10
の発振周波数を同期信号に自動的に調整することができ
る。
上記したような回路構成ではVCO10の発振周波数ｆVと
同期信号HDの周波数ｆHのみを等しくすることができる
が、さらに、位相同期を付加すると、同期信号HDと同期
した信号源とすることもできる。
同期信号HDの周波数ｆHのみを等しくすることができる
が、さらに、位相同期を付加すると、同期信号HDと同期
した信号源とすることもできる。
なお、基準信号となる信号源は同期信号HDに限ること
なく、計数可能な出力波形にすれば正弦波信号でもよい
ことはいうまでもない。
なく、計数可能な出力波形にすれば正弦波信号でもよい
ことはいうまでもない。
以上説明したように本考案のVCOの発振周波数設定回
路は、電圧制御発振器に接続されている第１の２進バイ
ナリカウンタと、基準信号源に接続されている第２の２
進バイナリカウンタを設け、この第１及び第２の２進バ
イナリカウンタから入力されている２つの信号の周期に
比例したパルス信号が交互に出力されるような論理回路
を設けると共に、このパルス信号のパルス幅に応じて充
放電されるコンデンサの端子電圧によってVCOの発振周
波数がコントロールされるように構成されているから、
VCOの発振周波数を設定する回路を簡易化することがで
きる。
路は、電圧制御発振器に接続されている第１の２進バイ
ナリカウンタと、基準信号源に接続されている第２の２
進バイナリカウンタを設け、この第１及び第２の２進バ
イナリカウンタから入力されている２つの信号の周期に
比例したパルス信号が交互に出力されるような論理回路
を設けると共に、このパルス信号のパルス幅に応じて充
放電されるコンデンサの端子電圧によってVCOの発振周
波数がコントロールされるように構成されているから、
VCOの発振周波数を設定する回路を簡易化することがで
きる。
そのため、VCOによって構成されるAFC回路、APC回路
等を構成する際に容易に無調整化にすることができると
いう効果がある。
等を構成する際に容易に無調整化にすることができると
いう効果がある。
又、中心周波数が基準信号と一致するように制御され
ているので、VCOによってFM変調器を構成する際は、キ
ャリア周波数が安定化するという利点がある。
ているので、VCOによってFM変調器を構成する際は、キ
ャリア周波数が安定化するという利点がある。
第１図は本考案の電圧制御発振器の発振周波数を安定化
する設定回路の概要ブロック図、第２図は設定回路の動
作波形図、第３図はコンデンサの充放電回路を示す具体
的な回路図、第４図は第３図の動作波形図である。 図中、1,2は第1,第２の２ビットバイナリカウンタ、3,4
はスイッチ回路、5,6は電流源、７はコンデンサ、10はV
COを示す。
する設定回路の概要ブロック図、第２図は設定回路の動
作波形図、第３図はコンデンサの充放電回路を示す具体
的な回路図、第４図は第３図の動作波形図である。 図中、1,2は第1,第２の２ビットバイナリカウンタ、3,4
はスイッチ回路、5,6は電流源、７はコンデンサ、10はV
COを示す。
Claims (1)
- 【請求項１】入力されている電圧制御発振器の出力に応
答する第１の２進バイナリカウンタと、 入力されている基準信号源の出力に応答する第２の２進
バイナリカウンタと、 上記第１の２進バイナリカウンタの出力（PA）が第１の
レベル（Ｈ）となったときに、上記第２の２進バイナリ
カウンタをリセットし、次の入力信号によって自己の２
進バイナリカウンタをリセットして第２の出力レベル
（Ｌ）にする第１の論理回路と、 上記第２の２進バイナリカウンタの出力（PB）が第１の
レベル（Ｈ）となったときに、上記第１の２進バイナリ
カウンタをリセットして、次の入力信号によって自己の
２進バイナリカウンタをリセットして第２の出力レベル
（Ｌ）にする第２の論理回路と、 上記第１の２進バイナリカウンタの出力期間に第１の電
流源により充電され、上記第２の２進バイナリカウンタ
の出力期間に第２の電流源により放電されるコンデンサ
とを備え、 上記第１の電流源および第２の電流源の電流比に応じた
上記コンデンサの平均電圧が、上記電圧制御発振器の制
御電圧として供給されていることを特徴とする電圧制御
発振器の発振周波数設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986124602U JP2510255Y2 (ja) | 1986-08-15 | 1986-08-15 | 電圧制御発振器の発振周波数設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986124602U JP2510255Y2 (ja) | 1986-08-15 | 1986-08-15 | 電圧制御発振器の発振周波数設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6331624U JPS6331624U (ja) | 1988-03-01 |
| JP2510255Y2 true JP2510255Y2 (ja) | 1996-09-11 |
Family
ID=31016770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986124602U Expired - Lifetime JP2510255Y2 (ja) | 1986-08-15 | 1986-08-15 | 電圧制御発振器の発振周波数設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510255Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564429A (en) * | 1978-11-08 | 1980-05-15 | Sanyo Electric Co Ltd | Digital phase comparator |
| JPS5564428A (en) * | 1978-11-08 | 1980-05-15 | Sanyo Electric Co Ltd | Digital phase comparator |
-
1986
- 1986-08-15 JP JP1986124602U patent/JP2510255Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6331624U (ja) | 1988-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2608555B2 (ja) | 位相比較回路 | |
| KR100345272B1 (ko) | 클럭발생기 | |
| KR100296207B1 (ko) | 안정된위상변별기를갖는위상동기루프 | |
| US5278521A (en) | Power saving frequency synthesizer with fast pull-in feature | |
| JPH01136419A (ja) | 発振回路 | |
| US4617594A (en) | Signal generator circuit | |
| JPH05211413A (ja) | 位相比較回路 | |
| JP2510255Y2 (ja) | 電圧制御発振器の発振周波数設定回路 | |
| US5153725A (en) | Automatic frequency control circuit | |
| US3870900A (en) | Phase discriminator having unlimited capture range | |
| US6703880B1 (en) | Generator for the production of clock signals | |
| JP2690358B2 (ja) | ディスプレイ | |
| US5493256A (en) | Phase locked signal generator to produce a clock signal in phase with a trigger | |
| JPH0250655B2 (ja) | ||
| JP2536973Y2 (ja) | Ｐｌｌ回路 | |
| JP2569508B2 (ja) | Ｐｌｌ回路 | |
| JPH0740666B2 (ja) | Ｐｌｌ回路 | |
| US4198575A (en) | Circuit arrangement responsive to control signals for generating and storing a variable electrical analog signal | |
| US6680633B2 (en) | Small-sized analog generator producing clock signals | |
| JP3296139B2 (ja) | Ｆｓｋ検波回路 | |
| JPH07288468A (ja) | フィードフォワード制御型位相同期回路 | |
| JPH03758Y2 (ja) | ||
| JPS59127425A (ja) | 位相同期回路 | |
| KR880002862Y1 (ko) | 디지탈 클럭의 동기식 주파수 체배기 | |
| KR0150973B1 (ko) | 전압제어발진기의 발진주파수 제어장치 |