JPS59127425A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS59127425A JPS59127425A JP58002347A JP234783A JPS59127425A JP S59127425 A JPS59127425 A JP S59127425A JP 58002347 A JP58002347 A JP 58002347A JP 234783 A JP234783 A JP 234783A JP S59127425 A JPS59127425 A JP S59127425A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- pulse train
- output
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- FBOUIAKEJMZPQG-AWNIVKPZSA-N (1E)-1-(2,4-dichlorophenyl)-4,4-dimethyl-2-(1,2,4-triazol-1-yl)pent-1-en-3-ol Chemical compound C1=NC=NN1/C(C(O)C(C)(C)C)=C/C1=CC=C(Cl)C=C1Cl FBOUIAKEJMZPQG-AWNIVKPZSA-N 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子交換機等に接続される端末の位相同期回
路に関する。
路に関する。
従来、この種の位相同期回路は、第１図に示すように構
成さハている。すなわち、端子１００Ｋ、同期すべき外
部からのパルス列を入力させ、該入力パルス列は入力抵
抗１０１全通してトランジスタ１０２のエミッタに入力
する。トランジスタ１０２は、ベースが電源（接地を含
む）ＶＢ Ｋ接続されたベース接地型トランジスタであ
り、コレクタは共振回路１０３の−ｔ３に接続されてい
る。
成さハている。すなわち、端子１００Ｋ、同期すべき外
部からのパルス列を入力させ、該入力パルス列は入力抵
抗１０１全通してトランジスタ１０２のエミッタに入力
する。トランジスタ１０２は、ベースが電源（接地を含
む）ＶＢ Ｋ接続されたベース接地型トランジスタであ
り、コレクタは共振回路１０３の−ｔ３に接続されてい
る。
共振回路１０３ぽ、入力パルス列の周波数にはぼ等しい
周波数に共振する回路である。共振回路１０３の他の一
端ｖ′ｉ電ｍＶＣに沙続さ１、前記トランジスタ１０２
のコレクタに接続された方の一端は直流遮β１用コンデ
ンサ１０５を通して比較回路１０４の一方の入力に接続
されている。比較回路１０４のもう一方の入力は接地さ
れている。そして、端子１００からの入力パルス列によ
って、トランジスタ１０２のエミッタ電流が変化し、ト
ランジスタ１０２のコレクタ電流によって共振回路１０
３が駆動され、比較器１０４は共振電圧を検出して共振
の半周期ごとに出力が反転するように動作して、入力パ
ルス列に同期したクロック信号が端子１０６から出力さ
れる。
周波数に共振する回路である。共振回路１０３の他の一
端ｖ′ｉ電ｍＶＣに沙続さ１、前記トランジスタ１０２
のコレクタに接続された方の一端は直流遮β１用コンデ
ンサ１０５を通して比較回路１０４の一方の入力に接続
されている。比較回路１０４のもう一方の入力は接地さ
れている。そして、端子１００からの入力パルス列によ
って、トランジスタ１０２のエミッタ電流が変化し、ト
ランジスタ１０２のコレクタ電流によって共振回路１０
３が駆動され、比較器１０４は共振電圧を検出して共振
の半周期ごとに出力が反転するように動作して、入力パ
ルス列に同期したクロック信号が端子１０６から出力さ
れる。
上述の従来回路は、交換機等から入力する入力パルス列
が無い期間が長時間続くと、端子１０６からクロック信
号が取シ出せなくなるという欠点がある。
が無い期間が長時間続くと、端子１０６からクロック信
号が取シ出せなくなるという欠点がある。
第２図は、上述とは別の従来の位相同期回路を示すブロ
ック図である。すなわち、端子１００から入力するパル
ス列の位相と電圧制御発振器２０３の出力信号の位相と
を位相比較器２０１で比較し、位相比較器２０１の出力
信号をローパスフィルタ２０２を通して前記電圧制御発
振器の制御入力に入力させることによって、電圧制御発
振器の出力するクロック信号の位相を入力パルス列に同
期させる回路である。この回路は、電圧制御発振器。
ック図である。すなわち、端子１００から入力するパル
ス列の位相と電圧制御発振器２０３の出力信号の位相と
を位相比較器２０１で比較し、位相比較器２０１の出力
信号をローパスフィルタ２０２を通して前記電圧制御発
振器の制御入力に入力させることによって、電圧制御発
振器の出力するクロック信号の位相を入力パルス列に同
期させる回路である。この回路は、電圧制御発振器。
位相比較器、ローパスフィルタ等が必要であシ、全体と
して回路が複雑かつ高価に力るという欠点がある。
して回路が複雑かつ高価に力るという欠点がある。
本発明の目的は、上述の従来の欠点を解決し、簡単々回
路で、長期間入力パルス列が無人力と々つた場合におい
てもクロック信号を出力することが可能な位相同期回路
を提供することにある。
路で、長期間入力パルス列が無人力と々つた場合におい
てもクロック信号を出力することが可能な位相同期回路
を提供することにある。
本発明の同期回路は、一端が電源に接続され他端がトラ
ンジスタのコレクタに接続された共振回路と、該共振回
路の出力を亘流蓮断用コンデンサを介して入力する比較
回路と、前記共振回路にコレクタを接続しエミッタに入
力パルス列を入力するベース接地型トランジスタとを備
えて、入力パルス列に位相同期したクロツク１＾号を前
記比較回路から出力する位相同期回路において、前記入
力パルス列を前記トランジスタのエミッタに入力させる
入力抵抗と、前記比較回路の出力信号を前記トランジス
タのエミッタに正帰還させる帰還抵抗を備え、該帰還抵
抗に流れる電流は前記入力抵抗に流れる電流より小とな
るように設定されたことを特徴とする。
ンジスタのコレクタに接続された共振回路と、該共振回
路の出力を亘流蓮断用コンデンサを介して入力する比較
回路と、前記共振回路にコレクタを接続しエミッタに入
力パルス列を入力するベース接地型トランジスタとを備
えて、入力パルス列に位相同期したクロツク１＾号を前
記比較回路から出力する位相同期回路において、前記入
力パルス列を前記トランジスタのエミッタに入力させる
入力抵抗と、前記比較回路の出力信号を前記トランジス
タのエミッタに正帰還させる帰還抵抗を備え、該帰還抵
抗に流れる電流は前記入力抵抗に流れる電流より小とな
るように設定されたことを特徴とする。
次に、本発明について、図面を参照して詳細に説明する
。
。
第３図は、本発明の一実施例を示す回路図である。すな
わち、端子１００から入力する入力パルス列は、入力抵
抗１０１を通してトランジスタ１０２のエミッタに入力
される。トランジスタ１０２のベースげ電源ｖＢ に接
続され、コレクタは共振回路１０３の一端に接続される
。トランジスタ１０２け非飽和状態で動作するように入
力パルス列は適邑に直流バイアスされている。共振回路
１０３の他の一端は電源Ｖｃに接続されている。
わち、端子１００から入力する入力パルス列は、入力抵
抗１０１を通してトランジスタ１０２のエミッタに入力
される。トランジスタ１０２のベースげ電源ｖＢ に接
続され、コレクタは共振回路１０３の一端に接続される
。トランジスタ１０２け非飽和状態で動作するように入
力パルス列は適邑に直流バイアスされている。共振回路
１０３の他の一端は電源Ｖｃに接続されている。
共振回路１０３の共振出力は、直流遮断用のコンデンサ
１０５を通して比較回路１０４の一方の入力に接続され
、比較器１０４の他方の入力は接地されている。比較器
１０４の出力は端子１０６に接続され、さらに帰還抵抗
１０７を介して前記トランジスタ１０２のエミッタに接
続することによシ正帰還をかけている。帰還抵抗１０７
を流れる帰還電流４００に、端子１００から入力抵抗１
０１に流入する電流４０１よシも小さく力るように帰還
抵抗１０７および入力抵抗１０１の抵抗値が設定されて
いる。
１０５を通して比較回路１０４の一方の入力に接続され
、比較器１０４の他方の入力は接地されている。比較器
１０４の出力は端子１０６に接続され、さらに帰還抵抗
１０７を介して前記トランジスタ１０２のエミッタに接
続することによシ正帰還をかけている。帰還抵抗１０７
を流れる帰還電流４００に、端子１００から入力抵抗１
０１に流入する電流４０１よシも小さく力るように帰還
抵抗１０７および入力抵抗１０１の抵抗値が設定されて
いる。
次に、本実施例の動作について説明する。端子１００に
入力パルス列が印加され、入力抵抗１０１には第４図（
ａ）に示すよう々電流４０１が流れる。
入力パルス列が印加され、入力抵抗１０１には第４図（
ａ）に示すよう々電流４０１が流れる。
該電流４０１がトランジスタ１０２のエミッタに流入し
、トランジスタ１０２のコレクタ電流４０２は同図（ｃ
）に示すように彦る。該コレクタ電１流によって共振回
路１０３が駆動さね、比較器１０４から入力パルス列に
位相同期したクロック信号が出力される。同期状態では
、比較器１０４の出力から匍・還抵抗１０７に流入する
帰還電流４００１１″ｊ１同図（ｂ）Ｋ示すように、入
力パルス列と同相と彦るから、同期状態がそのまま維持
される。入力パルス列が長時間無人力となった場合にお
いても、帰還電流４００が帰還抵抗１０７を介してトラ
ンジスタ１０２のエミッタに正帰還されているから、コ
レクタ電流４０１ｊ同図（ｃ）Ｋ示すような波形となり
共振状態が維持継続されるからクロック信号を継続Ｌ２
て出力することが可能である。長期間の入力パルス列の
断等によシ、非同期状態となった場合においても、再び
入力パルス列が入力されたとき、入力抵抗１０１からト
ランジスタ１０２に流入する電流４０１は、帰還電流４
００よシも大であるから、本同期回路は、再び入力パル
ス列に同期して動作することになる。
、トランジスタ１０２のコレクタ電流４０２は同図（ｃ
）に示すように彦る。該コレクタ電１流によって共振回
路１０３が駆動さね、比較器１０４から入力パルス列に
位相同期したクロック信号が出力される。同期状態では
、比較器１０４の出力から匍・還抵抗１０７に流入する
帰還電流４００１１″ｊ１同図（ｂ）Ｋ示すように、入
力パルス列と同相と彦るから、同期状態がそのまま維持
される。入力パルス列が長時間無人力となった場合にお
いても、帰還電流４００が帰還抵抗１０７を介してトラ
ンジスタ１０２のエミッタに正帰還されているから、コ
レクタ電流４０１ｊ同図（ｃ）Ｋ示すような波形となり
共振状態が維持継続されるからクロック信号を継続Ｌ２
て出力することが可能である。長期間の入力パルス列の
断等によシ、非同期状態となった場合においても、再び
入力パルス列が入力されたとき、入力抵抗１０１からト
ランジスタ１０２に流入する電流４０１は、帰還電流４
００よシも大であるから、本同期回路は、再び入力パル
ス列に同期して動作することになる。
以上のように、本発明においては、入力パルス列を入力
抵抗を介してトランジスタのエミッタに入力させ、該ト
ランジスタのコレクタ電流によって共振回路を駆動し、
該共振回路の共振出力を比較回路に入力させることによ
って入力パルス列に位相同期したクロック信号を出力し
、かつ、前記比較回路の出力を帰還抵抗を介して前記ト
ランジスタのエミッタに正帰還させるように構成したか
ら、入力パルス列が長期間無人力と々つても継続してク
ロック信号を出力することが可能となるという効果があ
る。非同期状態で入力パルス列が入力されたときでも、
該入力パルス列による前記トランジスタへの流入電流の
方が前記帰還電流よシ大きいため、入力パルス列に同期
したクロック信号が出力される。す々わち、本発明は、
簡単な回路によって、入力パルス列に位相同期したクロ
ック信号を出力し、入力パルス列が長期間無人力状態と
なったときでもクロック信号を継続して出力することが
できる。
抵抗を介してトランジスタのエミッタに入力させ、該ト
ランジスタのコレクタ電流によって共振回路を駆動し、
該共振回路の共振出力を比較回路に入力させることによ
って入力パルス列に位相同期したクロック信号を出力し
、かつ、前記比較回路の出力を帰還抵抗を介して前記ト
ランジスタのエミッタに正帰還させるように構成したか
ら、入力パルス列が長期間無人力と々つても継続してク
ロック信号を出力することが可能となるという効果があ
る。非同期状態で入力パルス列が入力されたときでも、
該入力パルス列による前記トランジスタへの流入電流の
方が前記帰還電流よシ大きいため、入力パルス列に同期
したクロック信号が出力される。す々わち、本発明は、
簡単な回路によって、入力パルス列に位相同期したクロ
ック信号を出力し、入力パルス列が長期間無人力状態と
なったときでもクロック信号を継続して出力することが
できる。
第１図に従来の位相同期回路の一例を示す回路図、第２
図は上記とは別の従来例を示すブロック図、第３図は本
発明の一実施例を示す回路図、第４図は上記実施例の動
作を説明するだめの各部の電流波形を示す波形図である
。 図において、１００，１０６・・・端子、１０１・・・
入力抵抗、１０２・・・トランジスタ、１０３・・・共
振回路、１０４・・・比較器、１０５・・・コンデンサ
、１０７・・・帰還抵抗、２０１−・・位相比較器、２
０２・・・ローパスフィルタ、２０３・・・電圧制御発
振器、４００・・・帰還抵抗に流れる電流、４０１・・
・入力抵抗に流れる電流、４０２・・・トランジスタの
コレクタ電流。 代理人弁理士 住 １）俊 宗 第１図 ｒ 第３図 シト 、４０１ （Ｃ）上塔、っ
図は上記とは別の従来例を示すブロック図、第３図は本
発明の一実施例を示す回路図、第４図は上記実施例の動
作を説明するだめの各部の電流波形を示す波形図である
。 図において、１００，１０６・・・端子、１０１・・・
入力抵抗、１０２・・・トランジスタ、１０３・・・共
振回路、１０４・・・比較器、１０５・・・コンデンサ
、１０７・・・帰還抵抗、２０１−・・位相比較器、２
０２・・・ローパスフィルタ、２０３・・・電圧制御発
振器、４００・・・帰還抵抗に流れる電流、４０１・・
・入力抵抗に流れる電流、４０２・・・トランジスタの
コレクタ電流。 代理人弁理士 住 １）俊 宗 第１図 ｒ 第３図 シト 、４０１ （Ｃ）上塔、っ
Claims (1)
- 一端が電源に接続され他端がトランジスタのコレクタに
接続された共振回路と、該共振回路の出力を直流遮断用
コンデンサを介して入力する比較回路と、前記共振回路
にコレクタを接続しエミッタに入力パルス列を入力する
ベース接地型トランジスタとを備えて、入力パルス列に
位相同期したクロック係号を前記比較回路から出力する
位相同期回路において、前記入力パルス列を前記トラン
ジスタのエミッタに入力させる入力抵抗と、前記比較回
路の出力信号を前記トランジスタのエミッタに正帰還さ
せる帰還抵抗を備え、・該帰還抵抗に流れる電流は前記
入力抵抗に流れる電流よシ小と力るように設定されたこ
とを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002347A JPS59127425A (ja) | 1983-01-12 | 1983-01-12 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002347A JPS59127425A (ja) | 1983-01-12 | 1983-01-12 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127425A true JPS59127425A (ja) | 1984-07-23 |
Family
ID=11526740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002347A Pending JPS59127425A (ja) | 1983-01-12 | 1983-01-12 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194441A (ja) * | 1987-02-09 | 1988-08-11 | Nec Corp | クロツク再生回路 |
| JPH01256837A (ja) * | 1988-04-06 | 1989-10-13 | Nec Corp | クロック抽出回路 |
-
1983
- 1983-01-12 JP JP58002347A patent/JPS59127425A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63194441A (ja) * | 1987-02-09 | 1988-08-11 | Nec Corp | クロツク再生回路 |
| JPH01256837A (ja) * | 1988-04-06 | 1989-10-13 | Nec Corp | クロック抽出回路 |
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