JPH0763147B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0763147B2 JPH0763147B2 JP59029781A JP2978184A JPH0763147B2 JP H0763147 B2 JPH0763147 B2 JP H0763147B2 JP 59029781 A JP59029781 A JP 59029781A JP 2978184 A JP2978184 A JP 2978184A JP H0763147 B2 JPH0763147 B2 JP H0763147B2
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- JP
- Japan
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- circuit
- output
- phase
- output signal
- controlled oscillator
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- Expired - Lifetime
Links
- 230000001934 delay Effects 0.000 claims description 2
- 238000007493 shaping process Methods 0.000 description 8
- 230000010355 oscillation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 239000000446 fuel Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】 この発明は太陽電池または燃料電池を用いた小容量発電
装置（インバータ）において、上記電池から系統母線へ
スムーズに送電するためにインバータの発生電圧を系統
母線電圧に同期させるためなどの目的で使用されるPLL
回路に関するものである。
装置（インバータ）において、上記電池から系統母線へ
スムーズに送電するためにインバータの発生電圧を系統
母線電圧に同期させるためなどの目的で使用されるPLL
回路に関するものである。
第１図は一般的な小容量発電装置のブロック図で、１は
太陽電池または燃料電池等の電池で、この電池１の出力
がインバータ２で交流に変換され結合用トランス３を介
して商用電源４へ送られる。一方、商用電源４から商用
周波信号が同期用トランス５を介してPLL回路６に入力
され、PLL回路６から出力される同期信号（商用周波数
信号と同位相）によりインバータドライブ回路７がイン
バータ２のスイッチング素子をオンオフさせ、インバー
タ２の発生電圧を商用電源４の位相と同期させて電池１
の出力をスムーズに商用電源４へ送るようにしている。
太陽電池または燃料電池等の電池で、この電池１の出力
がインバータ２で交流に変換され結合用トランス３を介
して商用電源４へ送られる。一方、商用電源４から商用
周波信号が同期用トランス５を介してPLL回路６に入力
され、PLL回路６から出力される同期信号（商用周波数
信号と同位相）によりインバータドライブ回路７がイン
バータ２のスイッチング素子をオンオフさせ、インバー
タ２の発生電圧を商用電源４の位相と同期させて電池１
の出力をスムーズに商用電源４へ送るようにしている。
このような小容量発電装置に使用される従来のPLL回路
は、第２図に示すように、商用電源４から同期用トラン
ス５を介して取り出された商用周波信号（第３図
（ａ））を波形整形回路８によって矩形波（第３図
（ｂ））に変換し、この波形整形回路８の出力と分周回
路12の出力（第３図（ｃ））の出力とを位相比較器９で
位相比較し、この位相比較器９の出力（第３図（ｄ））
をローパスフィルタ10に通し、このローパスフィルタ10
の出力（第３図（ｅ））を電圧制御発振器11に加え、こ
の電圧制御発振器11の発振出力（第３図（ｆ））を分周
回路12に入力するようになっている。また、電圧制御発
振器11の発振出力は鋸歯状波発生回路13に入力され、こ
こで鋸歯状波（第３図（ｇ））に変換され、さらに正弦
波発生回路14に入力され、ここで正弦波（第３図
（ｈ））に変換され、第１図におけるインバータドライ
ブ回路７に入力される。この第３図（ｈ）の正弦波は第
３図（ａ）の商用周波信号に同期することになる。な
お、位相比較器９は第３図（ｂ）の波形と第３図（ｃ）
の波形を乗算し、両者が同極のときは１を、異極のとき
は０を出力するように構成されている。
は、第２図に示すように、商用電源４から同期用トラン
ス５を介して取り出された商用周波信号（第３図
（ａ））を波形整形回路８によって矩形波（第３図
（ｂ））に変換し、この波形整形回路８の出力と分周回
路12の出力（第３図（ｃ））の出力とを位相比較器９で
位相比較し、この位相比較器９の出力（第３図（ｄ））
をローパスフィルタ10に通し、このローパスフィルタ10
の出力（第３図（ｅ））を電圧制御発振器11に加え、こ
の電圧制御発振器11の発振出力（第３図（ｆ））を分周
回路12に入力するようになっている。また、電圧制御発
振器11の発振出力は鋸歯状波発生回路13に入力され、こ
こで鋸歯状波（第３図（ｇ））に変換され、さらに正弦
波発生回路14に入力され、ここで正弦波（第３図
（ｈ））に変換され、第１図におけるインバータドライ
ブ回路７に入力される。この第３図（ｈ）の正弦波は第
３図（ａ）の商用周波信号に同期することになる。な
お、位相比較器９は第３図（ｂ）の波形と第３図（ｃ）
の波形を乗算し、両者が同極のときは１を、異極のとき
は０を出力するように構成されている。
このようなPLL回路では、普通電圧制御発振器11の発振
周波数にむらがでないように、すなわちローパスフィル
タ10の出力信号にリップルを生じさせないために、ロー
パスフィルタ10の時定数を大きく選ぶが、時定数を大き
くすると、PLLの応答速度が遅くなる。逆に、PLLの応答
速度を上げようとすると、ローパスフィルタ10の出力に
含まれるリップルが増え、電圧制御発振器11の発振パル
スに疎密が生じる。そのために鋸歯状波（第３図
（ｇ））が直接とならず、正弦波発生回路14から出力さ
れる正弦波は歪んだものとなるという問題がある。
周波数にむらがでないように、すなわちローパスフィル
タ10の出力信号にリップルを生じさせないために、ロー
パスフィルタ10の時定数を大きく選ぶが、時定数を大き
くすると、PLLの応答速度が遅くなる。逆に、PLLの応答
速度を上げようとすると、ローパスフィルタ10の出力に
含まれるリップルが増え、電圧制御発振器11の発振パル
スに疎密が生じる。そのために鋸歯状波（第３図
（ｇ））が直接とならず、正弦波発生回路14から出力さ
れる正弦波は歪んだものとなるという問題がある。
したがって、この発明の目的は出力される正弦波が歪ま
ず、しかも出力信号位相を入力信号位相に応答性良く追
従させることができるPLL回路を提供することである。
ず、しかも出力信号位相を入力信号位相に応答性良く追
従させることができるPLL回路を提供することである。
この発明の一実施例を第４図および第５図に基づいて説
明する。このPLL回路は、第４図に示すように、商用電
源４から同期用トランス５を介して取り出された商用周
波信号（第５図（ａ））を波形整形回路８によって矩形
波（第５図（ｂ））に変換し、この波形整形回路８の出
力と分周回路12の出力（第５図（ｃ））とを位相比較器
９で位相比較し、また、波形整形回路８の出力を遅延回
路15によって90度遅延させるとともに分周回路12の出力
を遅延回路16によって90度遅延させ、遅延回路15の出力
（第５図（ｅ））と遅延回路16の出力（第５図（ｆ））
とを位相比較器９′で位相比較し、位相比較器９の出力
（第５図（ｄ））と位相比較器９′の出力（第５図
（ｇ））とを加算回路17で加算し、この加算回路17の出
力（第５図（ｈ））をローパスフィルタ10に通し、この
ローパスフィルタ10の出力（第５図（ｉ））を電圧制御
発振器11に加え、この電圧制御発振器11の発振出力（第
５図（ｊ））を分周回路12に入力するようになってい
る。また、電圧制御発振器11の発振出力は鋸歯状波発生
回路13に入力され、ここで鋸歯状波（第５図（ｋ））に
変換され、さらに正弦波発生回路14に入力され、ここで
正弦波（第５図（ｌ））に変換され、第１図におけるイ
ンバータドライブ回路７に入力される。この第５図
（ｌ）の正弦波は第５図（ａ）の商用周波信号に同期す
ることになる。この場合、遅延回路15,16としてはBBD等
が使用される。また、加算回路17は、単純に算術的加算
をするもので（つまり論理的加算ではない）、１＋１＝
２、０＋０＝０のような演算を行うものである。つま
り、電気信号の入力が１つある間は１（＝１＋０）を、
何れの入力もない間は０（＝０＋０）を、さらに２つの
入力が重なっている間は２（＝１＋１）をそれぞれ出力
するものである。もちろん、３つまでの入力が存在する
ときは、0,1,2,3までをその入力状況に応じて出力する
ものである。
明する。このPLL回路は、第４図に示すように、商用電
源４から同期用トランス５を介して取り出された商用周
波信号（第５図（ａ））を波形整形回路８によって矩形
波（第５図（ｂ））に変換し、この波形整形回路８の出
力と分周回路12の出力（第５図（ｃ））とを位相比較器
９で位相比較し、また、波形整形回路８の出力を遅延回
路15によって90度遅延させるとともに分周回路12の出力
を遅延回路16によって90度遅延させ、遅延回路15の出力
（第５図（ｅ））と遅延回路16の出力（第５図（ｆ））
とを位相比較器９′で位相比較し、位相比較器９の出力
（第５図（ｄ））と位相比較器９′の出力（第５図
（ｇ））とを加算回路17で加算し、この加算回路17の出
力（第５図（ｈ））をローパスフィルタ10に通し、この
ローパスフィルタ10の出力（第５図（ｉ））を電圧制御
発振器11に加え、この電圧制御発振器11の発振出力（第
５図（ｊ））を分周回路12に入力するようになってい
る。また、電圧制御発振器11の発振出力は鋸歯状波発生
回路13に入力され、ここで鋸歯状波（第５図（ｋ））に
変換され、さらに正弦波発生回路14に入力され、ここで
正弦波（第５図（ｌ））に変換され、第１図におけるイ
ンバータドライブ回路７に入力される。この第５図
（ｌ）の正弦波は第５図（ａ）の商用周波信号に同期す
ることになる。この場合、遅延回路15,16としてはBBD等
が使用される。また、加算回路17は、単純に算術的加算
をするもので（つまり論理的加算ではない）、１＋１＝
２、０＋０＝０のような演算を行うものである。つま
り、電気信号の入力が１つある間は１（＝１＋０）を、
何れの入力もない間は０（＝０＋０）を、さらに２つの
入力が重なっている間は２（＝１＋１）をそれぞれ出力
するものである。もちろん、３つまでの入力が存在する
ときは、0,1,2,3までをその入力状況に応じて出力する
ものである。
この場合、加算回路17が論理的加算ではなく単純な算術
加算を行うものであるので、第４図の位相比較器9,9′
の出力が単純に足し合わされてローパスフィルタ10へ送
られるので、位相比較器9,9′の出力がともに「０」で
あるときはローパスフィルタ10への入力レベルが「０」
となり、位相比較器9,9′の出力の一方が「１」で他方
が「０」であるときはローパスフィルタ10への入力レベ
ルが「１」となり、位相比較器9,9′の出力がともに
「１」であるときはローパスフィルタ10への入力レベル
が「２」となり、位相比較器9,9′間で、位相比較器９
の位相捕捉範囲に、位相比較器９′の出力が影響を与え
るとか、またはその逆の現象が発生することはない。つ
まり、位相比較器9,9′は、互いに単独で、単に位相が
適当にずれて動作しているだけであり、それぞれの位相
比較器9,9′の位相捕捉範囲は従来と同様に０°〜180°
である。この際、ローパスフィルタ10への入力の平均値
が従来例の２倍になるので、電圧制御発振器11の制御電
圧と出力信号との関係は、従来例とは変更することが必
要となる。
加算を行うものであるので、第４図の位相比較器9,9′
の出力が単純に足し合わされてローパスフィルタ10へ送
られるので、位相比較器9,9′の出力がともに「０」で
あるときはローパスフィルタ10への入力レベルが「０」
となり、位相比較器9,9′の出力の一方が「１」で他方
が「０」であるときはローパスフィルタ10への入力レベ
ルが「１」となり、位相比較器9,9′の出力がともに
「１」であるときはローパスフィルタ10への入力レベル
が「２」となり、位相比較器9,9′間で、位相比較器９
の位相捕捉範囲に、位相比較器９′の出力が影響を与え
るとか、またはその逆の現象が発生することはない。つ
まり、位相比較器9,9′は、互いに単独で、単に位相が
適当にずれて動作しているだけであり、それぞれの位相
比較器9,9′の位相捕捉範囲は従来と同様に０°〜180°
である。この際、ローパスフィルタ10への入力の平均値
が従来例の２倍になるので、電圧制御発振器11の制御電
圧と出力信号との関係は、従来例とは変更することが必
要となる。
このように、この実施例のPLL回路は、波形整形回路８
の出力と分周回路12の出力をそのまま位相比較器９で位
相比較するとともに、波形整形回路８の出力および分周
回路12の出力を遅延回路15,16でそれぞれ90度遅延さ
せ、この遅延回路15,16の位相比較器９′で位相比較
し、位相比較器9,9′の出力を加算回路17で加算し、加
算回路17の出力をローパスフィルタ10に加え、このロー
パスフィルタ10を出力を電圧制御発振器11に入力するよ
うにしたため、商用周波信号が単相であっても、見かけ
上２相となるため、ローパスフィルタ10の時定数を大き
くせずともローパスフィルタ10の出力に含まれるリップ
ルを低減することができ、したがって電圧制御発振器11
の発振パルスの疎密が軽減され、鋸歯状波発生回路13か
ら出力される鋸歯状波も直線に近づき、その結果、正弦
波発生回路14より出力される正弦波も歪みの少いものと
なる。また、ローパスフィルタ10の時定数を大きくする
必要がなくなるため、PLLの応答速度を速くすることが
でき、出力信号位相を商用周波信号位相に応答性良く追
従させることができる。
の出力と分周回路12の出力をそのまま位相比較器９で位
相比較するとともに、波形整形回路８の出力および分周
回路12の出力を遅延回路15,16でそれぞれ90度遅延さ
せ、この遅延回路15,16の位相比較器９′で位相比較
し、位相比較器9,9′の出力を加算回路17で加算し、加
算回路17の出力をローパスフィルタ10に加え、このロー
パスフィルタ10を出力を電圧制御発振器11に入力するよ
うにしたため、商用周波信号が単相であっても、見かけ
上２相となるため、ローパスフィルタ10の時定数を大き
くせずともローパスフィルタ10の出力に含まれるリップ
ルを低減することができ、したがって電圧制御発振器11
の発振パルスの疎密が軽減され、鋸歯状波発生回路13か
ら出力される鋸歯状波も直線に近づき、その結果、正弦
波発生回路14より出力される正弦波も歪みの少いものと
なる。また、ローパスフィルタ10の時定数を大きくする
必要がなくなるため、PLLの応答速度を速くすることが
でき、出力信号位相を商用周波信号位相に応答性良く追
従させることができる。
なお、上記実施例では、電圧制御発振器11の出力を鋸歯
状波発生回路13で鋸歯状波に変換し、この鋸歯状波をさ
らに正弦波発生回路14で正弦波に変換したが、電圧制御
発振器11の出力を三角波発生回路で三角波に変換し、こ
の三角波をさらに正弦波発生回路で正弦波に変換するよ
うにしてもよい。また、位相比較器９′に入力するため
の分周回路12の出力を90度遅延させた信号は分周回路12
の出力信号から得ることもできる。
状波発生回路13で鋸歯状波に変換し、この鋸歯状波をさ
らに正弦波発生回路14で正弦波に変換したが、電圧制御
発振器11の出力を三角波発生回路で三角波に変換し、こ
の三角波をさらに正弦波発生回路で正弦波に変換するよ
うにしてもよい。また、位相比較器９′に入力するため
の分周回路12の出力を90度遅延させた信号は分周回路12
の出力信号から得ることもできる。
また、上記実施例では、一対の遅延回路（15,16）を設
けた見かけ上２相になるようにしたが、ｎ対設けて見か
け上（ｎ＋１）相になるようにしてもよい。この際のｎ
対の遅延回路の遅延量は、それぞれｍπ/n＋１（ｍ＝1,
2,…,n;nは１以上の整数）に設定する。例えば２対のと
きは60度と120度であり、３対のときは45度と90度と135
度である。なお、この場合、位相比較器は（ｎ＋１）個
必要である。
けた見かけ上２相になるようにしたが、ｎ対設けて見か
け上（ｎ＋１）相になるようにしてもよい。この際のｎ
対の遅延回路の遅延量は、それぞれｍπ/n＋１（ｍ＝1,
2,…,n;nは１以上の整数）に設定する。例えば２対のと
きは60度と120度であり、３対のときは45度と90度と135
度である。なお、この場合、位相比較器は（ｎ＋１）個
必要である。
以上のように、この発明のPLL回路は、入力信号の位相
をｍπ/n＋１（ｍ＝1,2,…,n;nは１以上の整数）だけそ
れぞれ遅延する第１の遅延回路群と、電圧制御発振器
と、この電圧制御発振器の出力信号を分周する分周回路
と、この分周回路の出力信号の位相をｍπ/n＋１（ｍ＝
1,2,…,n;nは１以上の整数）だけそれぞれ遅延する第２
の遅延回路群と、前記入力信号および前記第１の遅延回
路群の各出力信号と前記分周回路の出力信号および前記
第２の遅延回路群の各出力信号とをそれぞれ対応するも
のどうし位相比較する位相比較器群と、この位相比較器
群の各出力信号を加算する加算回路と、この加算回路の
出力信号を低域濾波して前記電圧制御発振器へ制御電圧
として供給するローパスフィルタとを備えているので、
ローパスフィルタの時定数を大きくせずともローパスフ
ィルタのリップルを低減することができ、したがって、
出力される正弦波が歪まず、しかも出力信号位相を入力
信号位相に応答性よく追従させることができるという効
果がある。
をｍπ/n＋１（ｍ＝1,2,…,n;nは１以上の整数）だけそ
れぞれ遅延する第１の遅延回路群と、電圧制御発振器
と、この電圧制御発振器の出力信号を分周する分周回路
と、この分周回路の出力信号の位相をｍπ/n＋１（ｍ＝
1,2,…,n;nは１以上の整数）だけそれぞれ遅延する第２
の遅延回路群と、前記入力信号および前記第１の遅延回
路群の各出力信号と前記分周回路の出力信号および前記
第２の遅延回路群の各出力信号とをそれぞれ対応するも
のどうし位相比較する位相比較器群と、この位相比較器
群の各出力信号を加算する加算回路と、この加算回路の
出力信号を低域濾波して前記電圧制御発振器へ制御電圧
として供給するローパスフィルタとを備えているので、
ローパスフィルタの時定数を大きくせずともローパスフ
ィルタのリップルを低減することができ、したがって、
出力される正弦波が歪まず、しかも出力信号位相を入力
信号位相に応答性よく追従させることができるという効
果がある。
第１図は一般な小容量発電装置のブロック図、第２図は
第１図の小容量発電装置に使用されるPLL回路のブロッ
ク図、第３図はその各部の波形図、第４図はこの発明の
一実施例のブロック図、第５図はその各部の波形図であ
る。 ８……波形整形回路、9,9′……位相比較器、10……ロ
ーパスフィルタ、11……電圧制御発振器、12……分周回
路、13……鋸歯状波発生回路、14……正弦波発生回路、
15,16……遅延回路、17……加算回路
第１図の小容量発電装置に使用されるPLL回路のブロッ
ク図、第３図はその各部の波形図、第４図はこの発明の
一実施例のブロック図、第５図はその各部の波形図であ
る。 ８……波形整形回路、9,9′……位相比較器、10……ロ
ーパスフィルタ、11……電圧制御発振器、12……分周回
路、13……鋸歯状波発生回路、14……正弦波発生回路、
15,16……遅延回路、17……加算回路
Claims (1)
- 【請求項１】入力信号の位相をｍπ/n＋１（ｍ＝1,
2′，…,n;nは１以上の整数）だけそれぞれ遅延する第
１の遅延回路群と、電圧制御発振器と、この電圧制御発
振器の出力信号を分周する分周回路と、この分周回路の
出力信号の位相をｍπ/n＋１（ｍ＝1,2,…,n;nは１以上
の整数））だけそれぞれ遅延する第２の遅延回路群と、
前記入力信号および前記第１の遅延回路群の各出力信号
と前記分周回路の出力信号および前記第２の遅延回路群
の各出力信号とをそれぞれ対応するものどうし位相比較
する位相比較器群と、この位相比較器群の各出力信号を
加算する加算回路と、この加算回路の出力信号を低域濾
波して前記電圧制御発振器へ制御電圧として供給するロ
ーパスフィルタとを備えたPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029781A JPH0763147B2 (ja) | 1984-02-20 | 1984-02-20 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029781A JPH0763147B2 (ja) | 1984-02-20 | 1984-02-20 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173927A JPS60173927A (ja) | 1985-09-07 |
| JPH0763147B2 true JPH0763147B2 (ja) | 1995-07-05 |
Family
ID=12285554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59029781A Expired - Lifetime JPH0763147B2 (ja) | 1984-02-20 | 1984-02-20 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763147B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133420A (ja) * | 1987-11-18 | 1989-05-25 | Victor Co Of Japan Ltd | フェーズ・ロックド・ループ |
| JP2577933B2 (ja) * | 1987-11-06 | 1997-02-05 | 日本ビクター株式会社 | フェーズ・ロックド・ループ |
| JP2705167B2 (ja) * | 1988-12-14 | 1998-01-26 | 日本電気株式会社 | 多値量子化位相比較器 |
| JP2811994B2 (ja) * | 1991-05-08 | 1998-10-15 | 日本電気株式会社 | 位相同期回路 |
| JP4729692B2 (ja) * | 2006-02-09 | 2011-07-20 | 北芝電機株式会社 | 電源高調波対応誘導加熱装置 |
-
1984
- 1984-02-20 JP JP59029781A patent/JPH0763147B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60173927A (ja) | 1985-09-07 |
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