JPH04331472A - 電源装置 - Google Patents

電源装置

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JPH04331472A
JPH04331472A JP3098786A JP9878691A JPH04331472A JP H04331472 A JPH04331472 A JP H04331472A JP 3098786 A JP3098786 A JP 3098786A JP 9878691 A JP9878691 A JP 9878691A JP H04331472 A JPH04331472 A JP H04331472A
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JP
Japan
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pulse width
circuit
signal
output
wave signal
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JP3098786A
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English (en)
Inventor
Shojiro Yoshida
吉田 正二郎
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、本発明は電動機等の電
源に使用する電源装置に関するものである。
【0002】
【従来の技術】まず、従来の電源装置の概要を説明する
。図9はモータを駆動するための三相交流電圧を出力す
るインバーター電源装置のスイッチング部を示すもので
ある。図9において、31は三相交流源32からの交流
電圧を整流する全波整流回路、33は平滑コンデンサ、
34〜39はスイッチング素子である。スイッチング素
子34〜39の中でスイッチング素子34,35は出力
電圧のある一つの相に対応するものであり、この一組の
スイッチング素子34,35が相補してスイッチングを
行なう。またスイッチング素子36,37は他の一つの
相に、またスイッチング素子38,39はその他の相に
それぞれ対応するものであり、それぞれのスイッチング
素子も同様に相補してスイッチングを行ない、三相交流
の各相の電力を出力するようになっている。
【0003】スイッチング素子34,35は互に直列に
接続されており、それが平滑コンデンサ33に接続され
ている。また他のスイッチング素子も同様であり、スイ
ッチング素子36,37およびスイッチング素子38,
39はそれぞれ直列に接続され、それらはともに平滑コ
ンデンサ33と並列に接続されている。40〜45はダ
イオードであり、そのうちダイオード40はスイッチン
グ素子34に並列に接続され、またダイオード41はス
イッチング素子35に並列に接続されている。46は負
荷装置として設けられたモータであり三相交流電圧で駆
動するように構成されている。U,V,Wはそれぞれモ
ータ46へ三相交流の電源電圧を供給するための電源線
であり、それぞれ対応するスイッチング素子対の接続点
から電圧を取り出している。すなわち電源線Uはスイッ
チング素子34,35の接点に接続され、電源線Vはス
イッチング素子36,37の接点に、また電源線Wはス
イッチング素子38,39の接点にそれぞれ接続されて
いる。
【0004】図10は動作原理を示すものである。図1
0において、A,B,Cはそれぞれモータ速度設定用の
正弦波信号である。正弦波信号Aと正弦波信号B、正弦
波信号Bと正弦波信号C、正弦波信号Cと正弦波信号A
の位相差はそれぞれ等しく120度となっている。以下
この3つの正弦波信号を総称してモータ速度設定信号と
呼ぶ。またTは三角波信号である。モータ速度設定信号
A,B,Cと三角波信号Tはともに後述する比較器に入
力され、この比較器からはPWM波信号が出力される。 このPWM波信号のデューティー比はモータ速度設定信
号A,B,Cの周期に従って変化する事となる。そして
このPWM波信号に従ってスイッチング素子34〜39
を制御する事により、図に示すように各電流線U,V,
W間に電圧を生じせしめ、三相モータ46を動作させる
【0005】図11はスイッチング素子34〜39を制
御するための制御回路を示すものである。図11におい
て、48はPWM波信号を発生させるPWM波発生回路
であり、一対のスイッチング素子すなわちスイッチング
素子34,35が同時にオンとなった状態が生じるのを
避けるようにする為のONディレイ回路を備えている。   次に、このONディレイ回路について説明する。4
9および50は抵抗器およびコンデンサで構成された遅
延部であり、信号を遅延させるために設けられる。51
,52はAND回路であり、AND回路51の一方の入
力端子には遅延部49によって遅延された信号が入力し
、他方の入力端子には遅延されないままの信号が入力す
る。またAND回路52の一方の入力端子には遅延部5
0によって遅延された信号が入力し、他方の入力端子に
は遅延されないままの信号が入力する。遅延部50およ
びAND回路52より成る信号処理部の前段にはインバ
ータ53が挿入されている。
【0006】54は比較器であり、前述のようにモータ
速度設定信号Aと三角波信号Tを受け、PWM波信号を
出力する。遅延部54およびAND回路51より成るO
Nディレイ回路部には比較器54より出力されたPWM
波信号がそのまま送られ、他方すなわち遅延部50およ
びAND回路52より成るONディレイ回路部には同P
WM波信号をインバータ53によって反転した信号が送
られる。第3図にONディレイ回路の入力信号AAに対
する出力信号UPおよび出力信号UNを示す。
【0007】60はスイッチング素子34を駆動するた
めのドライブ回路、また61はスイッチング素子35を
駆動するためのドライブ回路であり、ドライブ回路61
の構成はドライブ回路60の構成に等しいので説明は省
略する。ドライブ回路60において、62は絶縁のため
のフォトカプラー、63および64は出力用のトランジ
スタである。双方のトランジスタのベース電圧が「Hi
」になると、NPN型であるトランジスタ63はオン状
態に、またPNP型であるトランジスタ64はオフ状態
になる。65はフォトカプラー62の出力信号を増幅す
るためのトランジスタであり、トランジスタ65によっ
て増幅された電圧がトランジスタ63,64のベースに
印加される。そして出力はトランジスタ63,64の接
続点すなわち点Eから取り出される。BUPはスイッチ
ング素子34の入力端子であり、点Eから取り出された
電圧は端子BUPへ送られる。
【0008】なお、他の相について設けられたPWM波
発生回路およびドライブ回路も、前述のPWM波発生回
路48およびドライブ回路60,61と同様な構成であ
る。
【0009】図12は比較器54に三角波電圧を供給す
るための三角波電圧発生回路である。すなわち抵抗器6
6とコンデンサ67の時定数によって決定される周波数
の三角波電圧を発生させ、比較器54へ送られる。
【0010】
【発明が解決しようとする課題】しかしながら以上のよ
うな構成では、次のような問題点があった。すなわち、
比較器54から出力されるPWM波信号はデッッドタイ
ム作成部に送られる事となり、このデッッドタイム作成
部にてデッドタイムを作るのでその分出力信号はパルス
幅が狭くなる。またこのようにパルス幅が狭くなった上
、ドライブ回路内の出力用トランジスタ(ドライブ回路
60においてはトランジスタ63,64)の遅れも大き
く作用する事があり、ドライブ回路60,61の出力パ
ルスの幅が小さくなり過ぎる事があった。そして場合に
よってはパルス幅がゼロすなわち出力パルスが無くなっ
てしまい、PWM波信号が非常に不安定になることがあ
った。
【0011】本発明は以上の課題に鑑みてなされたもの
であり、たとえデッッドタイム作成部から出力される信
号のパルス幅が狭くなり過ぎても、完全にゼロとなる事
を防止して出力を安定化する事が可能な電源装置を提供
する事を目的とする。
【0012】
【課題を解決するための手段】本発明は以上の課題を解
決するため、PWM波信号の立ち上がりタイミング遅ら
すオンディレイ回路を備えたものにおいて、このPWM
波を生成するために基準正弦波信号と比較する信号を台
形波とし、この台形波を発生する台形波発生部に出力台
形波のパルス幅すなわちピーク時の時間幅の最小値を規
制する最小パルス幅調整手段を設けた。
【0013】
【作用】以上のようにキャリアー信号を台形波とし、ピ
ーク時の時間幅の最小値すなわち最小パルス幅を規制す
るように構成したので、たとえ基準正弦波信号の振幅が
キヤリアー信号の振幅に接近しても、PWM波信号のパ
ルス幅は最小パルス幅調整回路によって決定された幅よ
りも狭くなる事は無く、所定の幅に確保される事となり
、従ってパワーコントロール用スイッチング素子のオン
時間を確保する事が可能となる。
【0014】
【実施例】以下、本発明の実施例について説明する。な
お、本実施例におけるインバータ電源装置のスイッチン
グ部、PWM回路部、ドライブ回路の構成は図9および
図11に示す従来例の構成と同様であるので、その説明
を省略する。
【0015】図1は本実施例におけるインバータ電源装
置の台形波電圧発生回路を示す回路図である。この台形
波電圧発生回路はオンタイムを補償するパルス立上り遅
延回路を含んでいる。
【0016】図1において、2および3はパルス立上り
遅延時間をカウントするアップダウンカウンタであり、
各々4ビットの出力端子を備えている。T1,T2,T
3,T4はアップダウンカウンタ3の出力端子および出
力信号を、またT5,T6,T7,T8はアップダウン
カウンタ2の出力端子および出力信号を示し、両者で8
ビットのカウンタを構成している。アップダウンカウン
タ2,3はクロック信号CLKによつてカウントアップ
およびカウントダウンする。
【0017】1はクロック信号CLKにゲートをかける
為のAND回路であり、AND回路がオンの時にアップ
ダウンカウンタ2,3のCLK端子にクロック信号CL
Kが入力し、アップダウンカウンタ2,3がカウント動
作を行なう。
【0018】D/Uはアップダウンカウンタ2,3のカ
ウントアップまたはカウントダウンを決めるための信号
端子であり、D/Uが「Low」の時はアップダウンカ
ウンタ2,3はカウントアップを行い、D/Uが「Hi
」の時はアップダウンカウンタ2,3はカウントダウン
を行なう。
【0019】7はD/A変換器であり、8ビットの入力
端子9を備えている。D/A変換器7はこの入力端子9
に入力する2進数に応じた大きさの電圧を出力するよう
に構成されている。10はD/A変換器7の出力端子で
ある。D/A変換器7の8ビットの入力端子9の内の下
位4ビットの端子には  アップダウンカウンタ3の出
力端子が接続され、上位4ビットの端子にはアップダウ
ンカウンタ2の出力端子が接続されている。
【0020】COはアップダウンカウンタ3から出力さ
れるキャリー信号であり、アップダウンカウンタ2のキ
ャリー信号入力端子ENへ送られる。アップダウンカウ
ンタ2はキャリー信号COが「Low」となっている時
は、たとえクロック信号CLKが入力してもカウントは
行なわない。
【0021】例えばカウントアップの状態において、ア
ップダウンカウンタ3がフルカウント状態すなわち出力
端子T1,T2,T3,T4が全て「Hi」となった時
に、カウンタ3のキャリー信号COが1クロック分の時
間だけ「Hi」となり、これがアップダウンカウンタ2
のキャリー信号入力端子ENへ送られ、アップダウンカ
ウンタ2が1つだけカウントアップするように構成され
ている。そしてアップダウンカウンタ3は再び0からカ
ウントアップを開始する。
【0022】4はD/A変換器7へ送る8ビットの信号
の論理積を出力するNAND回路、5は同8ビットの信
号の論理和を出力するNOR回路、6はNAND回路4
の出力およびNOR回路5の出力からアップダウンカウ
ンタ2および3のD/U端子に送るアップダウン切換信
号を作るRSフリップフロップである。
【0023】8は最小パルス幅を決定する最小パルス幅
調整回路である。図2に示すように最小パルス幅調整回
路8はカウンタ12とカウント値設定手段13から構成
されている。アップダウンカウンタ2,3が最大値FF
になった時に信号Mが入力し、またアップダウンカウン
タ2,3が最小値00になった時に信号Nが入力するよ
うに構成され、信号Mまたは信号Nが入力した時にカウ
ンタ12はカウント動作を開始する。カウント動作中は
出力信号Lは「Low」となる。そしてカウンタ12の
最大カウント値はカウント値設定手段13によって規制
され、その値になればカウント動作を停止するとともに
信号Lを「Hi」にする。
【0024】次に動作を説明する。まず最初はアップダ
ウンかカウンタ3がクックマ信号CLKによってカウン
トアップを行なう。そしてアップダウンカウンタ3の出
力端子T1,T2,T3,T4が全て「Hi」になると
、アップダウンカウンタ3からキャリー信号が1パルス
分出力され、そのキャリー信号によってアップダウンカ
ウンタ2が1つだけカウントアップされる。
【0025】このようにカウントアップを繰返し、やが
てアップダウンカウンタ2の出力T5,T6,T7,T
8が全て「Hi」になると、NAND回路4の出力信号
Aは1パルス部だけ「Low」に落ち、SRフリップフ
ロップ6の出力Qは「Hi」になり、その信号がアップ
ダウンカウンタ2,3のD/U端子に入力され、アップ
ダウンカウンタ2,3はカウントダウンの状態に切り替
わる。この時、最小パルス幅調整回路8により最小パル
ス幅が確保されてからカウントダウンを開始する。
【0026】そして、出力端子T1,T2,〜  T7
,T8が全て「Low」になると、NOR回路5の出力
信号ひBが1パルス分だけ「Low」になり、SRフリ
ップフロップ6の出力Qが「Hi」から「Low」に反
転し、その信号がアップダウンカウンタ2,3のD/U
端子に入力され、次にアップダウンカウンタは再びカウ
ントアップの状態になる。この時、最小パルス幅調整回
路8により最小パルス幅Sが確保されてからカウントア
ップを開始する以下、最小パルス幅調整回路8の動作を
詳細に説明する。アップダウンカウンタ2,3が最大値
FFになった時に信号M(AND回路の出力A)が入力
し、またアップダウンカウンタ2,3が最小値00にな
った時に信号N(0R回路の出力B)が入力し、信号M
または信号Nのどちらが入力した場合でもカウンタ12
はカウント動作を開始するとともに信号Lを「Low」
にする。そしてカウンタ12のカウント値がカウント値
設定手段13によって設定された値になればカウント動
作を停止するとともに信号Lを「Hi」にする。信号L
が「Low」の時はCLK端子はクロック信号CLKが
入力されず、アップダウンカウンタ2,3のカウント動
作は中断する。そしてこの中断の間じゅうD/A変換器
7の出力電圧は一定となり、その時間は前述のカウント
値設定手段13によって決まることとなる。次に信号L
が「Hi」となればAND回路1のゲートがオンとなり
、CLK端子にクロック信号CLKが入力されてアップ
ダウンカウンタ2,3が再びカウント動作を開始する。 D/A変換器7はアップダウンカウンタ2,3に従って
カウントアップおよびカウントダウンを行なう。このよ
うに動作するので、D/A変換器7から出力される台形
波の最小パルス幅Sがカウント値設定手段13の設定値
によって確保される事となる。
【0027】図3に台形波と基準正弦波とを比較器で比
較し、PWM波信号を作り出す様子を示す。Dは台形波
、Aは基準正弦波を示す。もし従来例の三角波と比較し
たならば、PWM波信号のパルス幅が狭くなり過ぎる事
があるが、図3に示すように台形波にすれば、最大時と
最小時のパルス幅が広く確保されるので、PWM波信号
のパルス幅はが狭くなりすぎる事は無い。図4はカウン
ト値設定手段13の設定値を変え、最小パルス幅Sを小
さく変更した様子を示す。
【0028】また図5は本発明の第2の実施例を示す。 図5において11は温度検出回路であり、主回路のスイ
ッチング素子の温度を検出する。そしてこの温度検出回
路11の検出出力が最小パルス幅調整回路8に送られ、
この検出出力に従って最小パルス幅Sを変化させるよう
に構成されている。図6はこの場合の具体的な構成を示
す。温度検出回路11の検出信号はカウント値設定手段
13へ送られ、カウント値設定手段13はこの検出信号
によって設定値を切り換えるように構成されている。
【0029】次に第3の実施例を説明する。第2の実施
例では主回路のスイッチング素子の温度を検出するもの
であるが、第3の実施例では各部の電流を検知し、その
検知信号を最小パルス幅調整回路に送り、最小パルス幅
Sを変化させる。図7において14は電流センサを示し
、3箇所の内のいずれの位置に電流センサを設けても良
い。そして図8に示すように電流センサ14の検出信号
はカウント値設定手段13へ送られ、カウント値設定手
段13はこの検出信号によって設定値を切り換える。
【0030】
【発明の効果】以上のように本発明は、PWM波を生成
するために基準正弦波信号と比較する信号を台形波とし
、この台形波を発生する台形波発生部に出力台形波のパ
ルス幅すなわちピーク時の時間幅の最小値を規制する最
小パルス幅調整手段を設け、台形波のパルス幅が小さく
なり過ぎないように規制する事により、たとえ台形波の
振幅を変更しても、台形波は所定の値のパルス幅が確保
され、PWM信号のパルス幅がゼロになる事は無い。 また諸条件に応じて最小パルス幅調整手段の設定値を変
更して台形波の最小パルス幅を変更可能に構成する事に
より、例えば温度上昇等によってスイッチング素子の立
上りに遅れが生じても、温度センサーによって検知した
温度情報によって上記最小パルス幅を変更すればパルス
幅がゼロになる事が避けられ、常にスイッチング素子の
能力を最大限に利用する事が出来る。グと出力信号UN
の立下りタイミングのみを適度に遅してオン時間を広げ
る事によってこれらスイッチング素子のオン時間を確保
する事が出来、スイッチング素子のオン時間が短かくな
り過ぎて十分な電力が出力されないという事態を防ぐ事
が出来る。
【図面の簡単な説明】
【図1】本発明の第1の実施例における電源装置に設け
られた台形波電圧発生回路を示す回路図
【図2】同実施
例における台形波電圧発生回路に設けられる最小パルス
幅調整回路の構成を示すブロック図
【図3】同実施例に
おける台形波電圧発生回路の動作を示すタイミングチャ
ート
【図4】同実施例における台形波電圧発生回路の動作を
示すタイミングチャート
【図5】本発明の第2の実施例における電源装置に設け
られた台形波電圧発生回路を示す回路図
【図6】同実施
例における台形波電圧発生回路に設けられる最小パルス
幅調整回路の構成を示すブロック図
【図7】本発明の第
3の実施例における電源装置の概略構成図
【図8】同実施例における最小パルス幅調整回路の構成
を示すブロック図
【図9】従来の電源装置の概略構成図
【図10】同電源装置の動作を説明するためのタイミン
グチャート
【図11】同電源装置の制御回路の回路図
【図12】同
電源装置の三角波発生回路の回路図
【図13】同電源装
置のスイッチング素子のオン時間を示すタイミングチャ
ート
【符号の説明】
1  AND回路 2  アップダウンカウンタ 3  アップダウンカウンタ 4  NAND回路 5  NOR回路 6  RSフリップフロップ 7  D/A変換器 8  最小パルス幅調整回路 12  カウンタ 13  カウント値設定手段

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】  直流電源に直列に接続された一対のス
    イッチング素子を備えるとともに上記一対のスイッチン
    グ素子の接続点の電圧を負荷装置へ供給するように構成
    されたスイッチ部と、基準交流電圧に同期してパルス幅
    が変化するPWM波信号を生成するPWM波信号生成部
    と、それぞれ上記一対のスイッチング素子を制御するた
    めに上記PWM波信号を元に生成されたPWM波信号U
    PおよびPWM波信号UNに従って上記一対のスイッチ
    ング素子を交互にオンさせるドライブ回路とを備え、上
    記PWM波信号生成部において、PWM波を生成するた
    めに基準正弦波信号と比較するための台形波信号を生成
    する台形波発生部と、この台形波信号のパルス幅を規制
    する最小パルス幅調整手段を設けた事を特徴とする電源
    回路。
  2. 【請求項2】  最小パルス幅調整手段は台形波の最小
    パルス幅を変更可能に構成された事を特徴とする特許請
    求の範囲第1項に記載の電源装置。
JP3098786A 1991-04-30 1991-04-30 電源装置 Pending JPH04331472A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2850221A1 (fr) * 2003-01-16 2004-07-23 Siemens Ag Dispositif de circuit et procede pour produire un signal a modulation d'impulsions en largeur

Cited By (2)

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