JPH0549263A - 電源装置 - Google Patents
電源装置Info
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- JPH0549263A JPH0549263A JP3202865A JP20286591A JPH0549263A JP H0549263 A JPH0549263 A JP H0549263A JP 3202865 A JP3202865 A JP 3202865A JP 20286591 A JP20286591 A JP 20286591A JP H0549263 A JPH0549263 A JP H0549263A
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Abstract
(57)【要約】
【目的】 インバータ電源のＰＷＭ発生回路において、
オンタイムディレイ回路で幅の狭いパルスのオン時間が
消滅しないように、一定幅以上のパルスになるようにし
て、パルス消滅による出力電力の低下を防ぐ。 【構成】 オンディレイ回路４９、５０にＰＷＭ波信号
を入力する前に、モノマルチバイブレータとＯＲ回路２
とで構成されたパルス幅調整回路を設け、ＰＷＭ波信号
のパルス幅が短いものを一定幅以上のものにしてオンデ
ィレイ回路に入力させる。 【効果】 オンディレイ回路で低減するパルス幅ＤＴの
為に、ＤＴ以下のパルスを、ＤＴ以上の一定のパルス幅
に保つことにより、出力電力の低下を防ぐことができ
る。
オンタイムディレイ回路で幅の狭いパルスのオン時間が
消滅しないように、一定幅以上のパルスになるようにし
て、パルス消滅による出力電力の低下を防ぐ。 【構成】 オンディレイ回路４９、５０にＰＷＭ波信号
を入力する前に、モノマルチバイブレータとＯＲ回路２
とで構成されたパルス幅調整回路を設け、ＰＷＭ波信号
のパルス幅が短いものを一定幅以上のものにしてオンデ
ィレイ回路に入力させる。 【効果】 オンディレイ回路で低減するパルス幅ＤＴの
為に、ＤＴ以下のパルスを、ＤＴ以上の一定のパルス幅
に保つことにより、出力電力の低下を防ぐことができ
る。
Description
【０００１】
【産業上の利用分野】本発明は電動機等の電源に使用す
るインバータ電源装置に関するものである。
るインバータ電源装置に関するものである。
【０００２】
【従来の技術】まず、従来の電源装置の概要を説明す
る。図６はモータを駆動するための三相交流電源３２を
出力するインバータ電源装置のスイッチング部を示すも
のである。
る。図６はモータを駆動するための三相交流電源３２を
出力するインバータ電源装置のスイッチング部を示すも
のである。
【０００３】図６において、３１は三相交流電源３２か
らの交流電圧を整流する全波整流回路、３３は平滑コン
デンサ、３４〜３９はスイッチング素子である。スイッ
チング素子３４〜３９の中でスイッチング素子３４,３
５は出力電圧のある一つの相に対応するものであり、こ
の一組のスイッチング素子３４，３５が相補してスイッ
チングを行なう。
らの交流電圧を整流する全波整流回路、３３は平滑コン
デンサ、３４〜３９はスイッチング素子である。スイッ
チング素子３４〜３９の中でスイッチング素子３４,３
５は出力電圧のある一つの相に対応するものであり、こ
の一組のスイッチング素子３４，３５が相補してスイッ
チングを行なう。
【０００４】またスイッチング素子３６,３７は他の一
つの相に、またスイッチング素子３８,３９はその他の
相にそれぞれ対応するものであり、それぞれのスイッチ
ング素子も同様に相補してスイッチングを行ない、三相
交流の各相の電力を出力するようになっている。
つの相に、またスイッチング素子３８,３９はその他の
相にそれぞれ対応するものであり、それぞれのスイッチ
ング素子も同様に相補してスイッチングを行ない、三相
交流の各相の電力を出力するようになっている。
【０００５】スイッチング素子３４,３５は互に直列に
接続されており、それが平滑コンデンサ３３に接続され
ている。また他のスイッチング素子も同様であり、スイ
ッチング素子３６,３７およびスイッチング素子３８,３
９はそれぞれ直列に接続され、それらはともに平滑コン
デンサ３３と並列に接続されている。
接続されており、それが平滑コンデンサ３３に接続され
ている。また他のスイッチング素子も同様であり、スイ
ッチング素子３６,３７およびスイッチング素子３８,３
９はそれぞれ直列に接続され、それらはともに平滑コン
デンサ３３と並列に接続されている。
【０００６】４０〜４５はダイオードであり、そのうち
ダイオード４０はスイッチング素子３４に並列に接続さ
れ、またダイオード４１はスイッチング素子３５に並列
に接続されている。４６は負荷装置として設けられたモ
ータであり三相交流電圧で駆動するように構成されてい
る。
ダイオード４０はスイッチング素子３４に並列に接続さ
れ、またダイオード４１はスイッチング素子３５に並列
に接続されている。４６は負荷装置として設けられたモ
ータであり三相交流電圧で駆動するように構成されてい
る。
【０００７】Ｕ,Ｖ,Ｗはそれぞれモータ４６へ三相交流
の電源電圧を供給するための電源線であり、それぞれ対
応するスイッチング素子対の接続点から電圧を取り出し
ている。電源線Ｕはスイッチング素子３４,３５の接点
に接続され、電源線Ｖはスイッチング素子３６,３７の
接点に、また電源線Ｗはスイッチング素子３８,３９の
接点にそれぞれ接続されている。
の電源電圧を供給するための電源線であり、それぞれ対
応するスイッチング素子対の接続点から電圧を取り出し
ている。電源線Ｕはスイッチング素子３４,３５の接点
に接続され、電源線Ｖはスイッチング素子３６,３７の
接点に、また電源線Ｗはスイッチング素子３８,３９の
接点にそれぞれ接続されている。
【０００８】図５は動作原理を示すものである。図５に
おいて、Ａ，Ｂ，Ｃはそれぞれモータ速度設定用の正弦
波信号である。正弦波信号Ａと正弦波信号Ｂ、正弦波信
号Ｂと正弦波信号Ｃ、正弦波信号Ｃと正弦波信号Ａの位
相差はそれぞれ等しく１２０度となっている。以下この
３つの正弦波信号を総称してモータ速度設定信号と呼
ぶ。
おいて、Ａ，Ｂ，Ｃはそれぞれモータ速度設定用の正弦
波信号である。正弦波信号Ａと正弦波信号Ｂ、正弦波信
号Ｂと正弦波信号Ｃ、正弦波信号Ｃと正弦波信号Ａの位
相差はそれぞれ等しく１２０度となっている。以下この
３つの正弦波信号を総称してモータ速度設定信号と呼
ぶ。
【０００９】またＴは三角波信号で、図７の三角波発生
回路から生成される。モータ速度設定信号Ａ,Ｂ,Ｃと三
角波信号Ｔはともに後述する図４の比較器５４に入力さ
れ、この比較器５４からはＰＷＭ波信号が生成される。
回路から生成される。モータ速度設定信号Ａ,Ｂ,Ｃと三
角波信号Ｔはともに後述する図４の比較器５４に入力さ
れ、この比較器５４からはＰＷＭ波信号が生成される。
【００１０】このＰＷＭ波信号のデューティー比はモー
タ速度設定信号Ａ,Ｂ,Ｃの周期に従って変化する事とな
る。そしてこのＰＷＭ波信号に従ってスイッチング素子
３４〜３９を制御する事により、図５に示すように各電
流線Ｕ,Ｖ,Ｗ間に電圧を生じせしめ、三相モータ４６を
動作させる。
タ速度設定信号Ａ,Ｂ,Ｃの周期に従って変化する事とな
る。そしてこのＰＷＭ波信号に従ってスイッチング素子
３４〜３９を制御する事により、図５に示すように各電
流線Ｕ,Ｖ,Ｗ間に電圧を生じせしめ、三相モータ４６を
動作させる。
【００１１】図４はスイッチング素子３４〜３９を制御
するための制御回路を示すものである。図４において、
４８はＰＷＭ波信号を発生させるＰＷＭ波発生回路であ
り、一対のスイッチング素子すなわちスイッチング素子
３４,３５が同時にオンとなった状態が生じるのを避け
るようにする為のオンディレイ回路４９，５０を備えて
いる。
するための制御回路を示すものである。図４において、
４８はＰＷＭ波信号を発生させるＰＷＭ波発生回路であ
り、一対のスイッチング素子すなわちスイッチング素子
３４,３５が同時にオンとなった状態が生じるのを避け
るようにする為のオンディレイ回路４９，５０を備えて
いる。
【００１２】次に、このオンディレイ回路４９，５０に
ついて説明する。オンディレイ回路４９，５０は抵抗器
およびコンデンサで構成された遅延部とＡＮＤ回路５
１，５２とインバータ５３で構成され、信号を遅延させ
るために設けられる。５１，５２はＡＮＤ回路であり、
ＡＮＤ回路５１の一方の入力端子には遅延部によって遅
延された信号が入力し、他方の入力端子には遅延されな
いままの信号が入力する。
ついて説明する。オンディレイ回路４９，５０は抵抗器
およびコンデンサで構成された遅延部とＡＮＤ回路５
１，５２とインバータ５３で構成され、信号を遅延させ
るために設けられる。５１，５２はＡＮＤ回路であり、
ＡＮＤ回路５１の一方の入力端子には遅延部によって遅
延された信号が入力し、他方の入力端子には遅延されな
いままの信号が入力する。
【００１３】またＡＮＤ回路５２の一方の入力端子に
は、ＰＷＭ波信号の反転した信号が遅延部によって遅延
されて入力し、他方の入力端子には遅延されないままの
信号が入力する。遅延部およびＡＮＤ回路５２より成る
信号処理部の前段にはインバータ５３が挿入されてい
る。
は、ＰＷＭ波信号の反転した信号が遅延部によって遅延
されて入力し、他方の入力端子には遅延されないままの
信号が入力する。遅延部およびＡＮＤ回路５２より成る
信号処理部の前段にはインバータ５３が挿入されてい
る。
【００１４】５４は比較器であり、前述のようにモータ
速度設定信号Ａと三角波信号Ｔを受け、ＰＷＭ波信号を
出力する。遅延部およびＡＮＤ回路５１より成るオンデ
ィレイ回路４９には比較器５４より出力されたＰＷＭ波
信号がそのまま送られ、他方すなわち遅延部およびＡＮ
Ｄ回路５２より成るオンディレイ回路５０には同ＰＷＭ
波信号をインバータ５３によって反転した信号が送られ
る。図８にオンディレイ回路の入力信号ＡＡに対する出
力信号ＵＰおよび出力信号ＵＮを示す。
速度設定信号Ａと三角波信号Ｔを受け、ＰＷＭ波信号を
出力する。遅延部およびＡＮＤ回路５１より成るオンデ
ィレイ回路４９には比較器５４より出力されたＰＷＭ波
信号がそのまま送られ、他方すなわち遅延部およびＡＮ
Ｄ回路５２より成るオンディレイ回路５０には同ＰＷＭ
波信号をインバータ５３によって反転した信号が送られ
る。図８にオンディレイ回路の入力信号ＡＡに対する出
力信号ＵＰおよび出力信号ＵＮを示す。
【００１５】６０はスイッチング素子３４を駆動するた
めのドライブ回路、また６１はスイッチング素子３５を
駆動するためのドライブ回路であり、ドライブ回路６１
の構成はドライブ回路６０の構成に等しいので、その説
明は省略する。ドライブ回路６０において、６２はフォ
トカプラーであり、絶縁のためのものである。
めのドライブ回路、また６１はスイッチング素子３５を
駆動するためのドライブ回路であり、ドライブ回路６１
の構成はドライブ回路６０の構成に等しいので、その説
明は省略する。ドライブ回路６０において、６２はフォ
トカプラーであり、絶縁のためのものである。
【００１６】６３および６４は出力用のトランジスタで
ある。トランジスタ６３はＮＰＮ型、またトランジスタ
６４はＰＮＰ型である。つまり双方のトランジスタのベ
ース電圧が「Ｈｉ」になると、ＮＰＮ型であるトランジ
スタ６３はオン状態に、またＰＮＰ型であるトランジス
タ６４はオフ状態になる。６５はフォトカプラー６２の
出力信号を増幅するためのトランジスタであり、トラン
ジスタ６５によって増幅された電圧がトランジスタ６
３,６４のベースに印加される事となる。
ある。トランジスタ６３はＮＰＮ型、またトランジスタ
６４はＰＮＰ型である。つまり双方のトランジスタのベ
ース電圧が「Ｈｉ」になると、ＮＰＮ型であるトランジ
スタ６３はオン状態に、またＰＮＰ型であるトランジス
タ６４はオフ状態になる。６５はフォトカプラー６２の
出力信号を増幅するためのトランジスタであり、トラン
ジスタ６５によって増幅された電圧がトランジスタ６
３,６４のベースに印加される事となる。
【００１７】そして出力はトランジスタ６３,６４の接
続点すなわち点Ｅから取り出される。ＢＵＰはスイッチ
ング素子３４の入力端子であり、点Ｅから取り出された
電圧は端子ＢＵＰへ送られる。
続点すなわち点Ｅから取り出される。ＢＵＰはスイッチ
ング素子３４の入力端子であり、点Ｅから取り出された
電圧は端子ＢＵＰへ送られる。
【００１８】なお、他の相について設けられたＰＷＭ波
発生回路４８およびドライブ回路６０，６１も、前述の
ＰＷＭ波発生回路４８およびドライブ回路６０，６１と
同様な構成である。
発生回路４８およびドライブ回路６０，６１も、前述の
ＰＷＭ波発生回路４８およびドライブ回路６０，６１と
同様な構成である。
【００１９】図７は比較器５４に三角波電圧を供給する
ための三角波電圧発生回路である。すなわち抵抗器６６
とコンデンサ６７の時定数によって決定される周波数の
三角波電圧を発生させ、比較器５４へ送られる。
ための三角波電圧発生回路である。すなわち抵抗器６６
とコンデンサ６７の時定数によって決定される周波数の
三角波電圧を発生させ、比較器５４へ送られる。
【００２０】
【発明が解決しようとする課題】しかしながら以上のよ
うな構成では、次のような問題点があった。すなわち、
従来の図４および図５に示すようにオンディレイ回路４
９，５０によって、一対のＰＷＭ波信号ＵＰとＵＮが同
時にオンとなるのを避けるようにオンディレイ時間ＤＴ
を設定している。
うな構成では、次のような問題点があった。すなわち、
従来の図４および図５に示すようにオンディレイ回路４
９，５０によって、一対のＰＷＭ波信号ＵＰとＵＮが同
時にオンとなるのを避けるようにオンディレイ時間ＤＴ
を設定している。
【００２１】そのため、信号Ｅの実際のＯＮ時間は、信
号ＵＰに於てオンディレイ時間分だけ短くなることにな
り、信号ＡＡのＯＮ時間がオンディレイ時間ＤＴより短
い場合には、パルスそのものが消失してしまうことにな
る。
号ＵＰに於てオンディレイ時間分だけ短くなることにな
り、信号ＡＡのＯＮ時間がオンディレイ時間ＤＴより短
い場合には、パルスそのものが消失してしまうことにな
る。
【００２２】つまり、これらスイッチング素子３４〜３
９の実際のオン時間も非常に短かくなってしまい、十分
な電力が出力されないという事態が生じる事があった。
９の実際のオン時間も非常に短かくなってしまい、十分
な電力が出力されないという事態が生じる事があった。
【００２３】本発明の課題は以上の問題に鑑みてなされ
たものであり、十分な電力を供給可能な電源装置を提供
する事にある。
たものであり、十分な電力を供給可能な電源装置を提供
する事にある。
【００２４】
【課題を解決するための手段】本発明は以上の課題を解
決するため、ＰＷＭ波を発生する際のオンディレイ回路
で消滅する範囲にある幅の狭いパルスを、消滅しない適
当な一定のパルスになるようにするパルス幅調整手段を
オンディレイ回路の前に設けた。
決するため、ＰＷＭ波を発生する際のオンディレイ回路
で消滅する範囲にある幅の狭いパルスを、消滅しない適
当な一定のパルスになるようにするパルス幅調整手段を
オンディレイ回路の前に設けた。
【００２５】
【作用】以上のように構成した事により、オンディレイ
回路で消滅する範囲にあるＰＷＭ波信号のパルスが適当
な幅を持つパルスとなるために、パワーコントロール用
スイッチング素子のオン時間を適度に伸ばす事が出来、
よって電力不足が生じるのを防いでいる。
回路で消滅する範囲にあるＰＷＭ波信号のパルスが適当
な幅を持つパルスとなるために、パワーコントロール用
スイッチング素子のオン時間を適度に伸ばす事が出来、
よって電力不足が生じるのを防いでいる。
【００２６】
【実施例】以下、図面に基づいて本発明の実施例につい
て説明する。
て説明する。
【００２７】本実施例における電源装置のスイッチング
部およびドライブ回路６０，６１の構成は図６および図
４に示す従来例の構成と同様であるので、その説明を省
略する。
部およびドライブ回路６０，６１の構成は図６および図
４に示す従来例の構成と同様であるので、その説明を省
略する。
【００２８】図１は本実施例における電源装置のＰＷＭ
波信号生成部を示す。このＰＷＭ波信号発生部はオンタ
イムディレイで消滅する幅の狭いパルスを消滅しないよ
うな一定のパルス幅にする。
波信号生成部を示す。このＰＷＭ波信号発生部はオンタ
イムディレイで消滅する幅の狭いパルスを消滅しないよ
うな一定のパルス幅にする。
【００２９】図１において、１は入力信号ａと同期をと
って一定のパルスを発生するモノマルチバイブレータを
用いたパルス幅調整回路であり、３および４はそのパル
ス幅ＴＷを決定するコンデンサＣＴと抵抗ＲＴで、抵抗
ＲＴはパルス幅を自由に調整できるように可変抵抗とし
ている。
って一定のパルスを発生するモノマルチバイブレータを
用いたパルス幅調整回路であり、３および４はそのパル
ス幅ＴＷを決定するコンデンサＣＴと抵抗ＲＴで、抵抗
ＲＴはパルス幅を自由に調整できるように可変抵抗とし
ている。
【００３０】パルス幅ＴＷは、ＣＴ，ＲＴにより次のよ
うな関係式となる。 ＴＷ＝ｋ＊ＲＴ＊ＣＴ ここで、ｋは定数であ
る。モノマルチバイブレータの出力Ｑと入力信号ａは、
ＯＲ回路２に入力される。図４はモノマルチバイブレー
タの真理値表をしめす。
うな関係式となる。 ＴＷ＝ｋ＊ＲＴ＊ＣＴ ここで、ｋは定数であ
る。モノマルチバイブレータの出力Ｑと入力信号ａは、
ＯＲ回路２に入力される。図４はモノマルチバイブレー
タの真理値表をしめす。
【００３１】以上のように構成した事により、正弦波と
三角波とをコンパレータ５４で比較する事によって生成
されたＰＷＭ波信号をパルス幅調整回路１に入力するこ
とにより、オンディレイ回路４９、５０で消滅する範囲
にある幅の狭いパルスに、予め一定の消滅しない幅を持
たせることが出来る。
三角波とをコンパレータ５４で比較する事によって生成
されたＰＷＭ波信号をパルス幅調整回路１に入力するこ
とにより、オンディレイ回路４９、５０で消滅する範囲
にある幅の狭いパルスに、予め一定の消滅しない幅を持
たせることが出来る。
【００３２】次に、この動作をさらに詳細に説明する。
図１において、コンパレータ５４からの入力パルスはパ
ルス幅調整回路１の端子Ｂ２に入力され、入力パルスの
立ち上がりと同期をとって一定幅ＴＷのパルスをＱより
出力する。このＱからの信号と入力信号ａは，ＯＲ回路
２を通すことにより、Ｑのパルス幅以下の入力信号ａの
パルスはＱのパルスと同じ幅となる。一方、Ｑのパルス
以上の入力信号ａのパルスは、そのままスルー出力とな
る。
図１において、コンパレータ５４からの入力パルスはパ
ルス幅調整回路１の端子Ｂ２に入力され、入力パルスの
立ち上がりと同期をとって一定幅ＴＷのパルスをＱより
出力する。このＱからの信号と入力信号ａは，ＯＲ回路
２を通すことにより、Ｑのパルス幅以下の入力信号ａの
パルスはＱのパルスと同じ幅となる。一方、Ｑのパルス
以上の入力信号ａのパルスは、そのままスルー出力とな
る。
【００３３】図４はパルス幅調整回路１のモノマルチバ
イブレータの動作を示す真理値表であり、このモノマル
チバイブレータはこの真理値表に従って動作を行なう。
イブレータの動作を示す真理値表であり、このモノマル
チバイブレータはこの真理値表に従って動作を行なう。
【００３４】図２は、図１に示す回路のＰＷＭ波信号Ｕ
Ｐを出力するまでの各信号のタイミングおよび信号ＵＰ
と信号ＵＮの波形を示す。ここでは、ＰＷＭ波信号ＵＰ
を出力するまでの動作について具体的に説明する。入力
パルス信号ａに対して出力パルス信号ｂは、モノマルチ
バイブレータの出力のパルス幅ＴＷ以上のパルス幅とな
っている。
Ｐを出力するまでの各信号のタイミングおよび信号ＵＰ
と信号ＵＮの波形を示す。ここでは、ＰＷＭ波信号ＵＰ
を出力するまでの動作について具体的に説明する。入力
パルス信号ａに対して出力パルス信号ｂは、モノマルチ
バイブレータの出力のパルス幅ＴＷ以上のパルス幅とな
っている。
【００３５】このパルスは、次のオンディレイ回路４
９、５０を通過させる事により、オンディレイＤＴ分だ
けＰＷＭ波信号ＵＰは短くなるので通常はＴＷをＤＴよ
り幾分長めに可変抵抗４により設定する。
９、５０を通過させる事により、オンディレイＤＴ分だ
けＰＷＭ波信号ＵＰは短くなるので通常はＴＷをＤＴよ
り幾分長めに可変抵抗４により設定する。
【００３６】
【発明の効果】以上のように本発明は、インバータ電源
のスイッチング部のＰＷＭ波信号生成において、コンパ
レータで生成されたＰＷＭ波をパルス幅調整回路によ
り、オンディレイ回路で消滅しない以上のパルス幅に保
つようにしている。これによって、スイッチング素子の
オン時間を確保する事が出来、スイッチング素子のオン
時間が短かくなり過ぎて十分な電力が出力されないとい
う事態を防ぐ事が出来る。
のスイッチング部のＰＷＭ波信号生成において、コンパ
レータで生成されたＰＷＭ波をパルス幅調整回路によ
り、オンディレイ回路で消滅しない以上のパルス幅に保
つようにしている。これによって、スイッチング素子の
オン時間を確保する事が出来、スイッチング素子のオン
時間が短かくなり過ぎて十分な電力が出力されないとい
う事態を防ぐ事が出来る。
【図１】本発明の実施例の要部を示す回路図
【図２】同実施例の動作を示すタイミングチャート
【図３】モノマルチバイブレータの動作を示す真理値表
【図４】図４は従来の電源装置の回路図
【図５】図５は同電源装置の動作の説明図
【図６】図６は同電源装置のスイッチング部の回路図
【図７】図７は電源装置の三角波発生回路の回路図
【図８】図８は従来のＰＷＭ波発生回路の動作を示す説
明図
明図
１ パルス幅調整回路 ２ ＯＲ回路 ３ コンデンサ ４ 可変抵抗 ３１ 全波整流回路 ３２ 三相交流電源 ３４ スイッチング素子 ３５ スイッチング素子 ３６ スイッチング素子 ３７ スイッチング素子 ３８ スイッチング素子 ３９ スイッチング素子 ４９ オンディレイ回路 ５０ オンディレイ回路 ５１ ＡＮＤ回路 ５２ ＡＮＤ回路 ５４ 比較器 ６０ ドライブ回路 ６１ ドライブ回路
Claims (1)
- 【請求項１】直流電源に第１および第２のスイッチング
素子を直列接続するとともに、前記第１および第２のス
イッチング素子の接続点の電圧を負荷装置へ供給するよ
うに構成したスイッチング部と、 基準交流電圧に同期してパルス幅が変化するＰＷＭ波信
号を生成し、このＰＷＭ波信号を二つのオンディレイ回
路に入力し、立上りおよび立下がりのタイミングが互い
にずれたＰＷＭ波信号ＵＰとＰＷＭ波信号ＵＮを出力す
るＰＷＭ波信号生成部と、 このＰＷＭ波信号ＵＰおよびＰＷＭ波信号ＵＮに従って
前記スイッチング部の第１のスイッチング素子と第２の
スイッチング素子とを交互にオンさせるドライブ回路と
を有し、 前記ＰＷＭ波信号生成部内に、生成されたＰＷＭ波信号
をオンディレイ回路に送る前にＰＷＭ波信号の最小パル
ス幅を設定するパルス幅調整回路を設けたことを特徴と
する電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202865A JPH0549263A (ja) | 1991-08-13 | 1991-08-13 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202865A JPH0549263A (ja) | 1991-08-13 | 1991-08-13 | 電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0549263A true JPH0549263A (ja) | 1993-02-26 |
Family
ID=16464481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3202865A Pending JPH0549263A (ja) | 1991-08-13 | 1991-08-13 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0549263A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109769B2 (en) | 2003-12-09 | 2006-09-19 | Nec Electronics Corporation | PWM signal generator |
| WO2007032238A1 (ja) * | 2005-09-13 | 2007-03-22 | Toshiba Carrier Corporation | 電力変換装置 |
| WO2017038174A1 (ja) * | 2015-09-03 | 2017-03-09 | ソニー株式会社 | 電源管理集積回路、電子装置、および、電源管理集積回路の制御方法 |
-
1991
- 1991-08-13 JP JP3202865A patent/JPH0549263A/ja active Pending
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