WO2017038174A1 - 電源管理集積回路、電子装置、および、電源管理集積回路の制御方法 - Google Patents

電源管理集積回路、電子装置、および、電源管理集積回路の制御方法 Download PDF

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WO2017038174A1
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return
power
processing unit
power management
integrated circuit
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PCT/JP2016/065883
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English (en)
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Inventor
朋広 松川
片山　靖
彰人 関谷
Original Assignee
ソニー株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power

Definitions

  • the present technology relates to a power management integrated circuit, an electronic device, and a method for controlling the power management integrated circuit.
  • the present invention relates to a power management integrated circuit, an electronic device, and a method for controlling the power management integrated circuit that control the amount of power supply.
  • a sleep function for shifting from a normal mode in which power consumption is relatively large to a sleep mode in which power consumption is relatively small is used.
  • an electronic device that shifts to a sleep mode in accordance with a user operation or the like and returns to a normal mode when any of a plurality of return factors occurs (see, for example, Patent Document 1).
  • the CPU Central Processing Unit
  • This power control unit is realized by a power management integrated circuit (PMIC: Power Management Integrated Circuit).
  • the CPU determines whether any of a plurality of return factors has occurred in the sleep mode.
  • the return factor is that a predetermined operation signal, a sensor signal, or communication data is input.
  • the CPU returns the state of the electronic device from the sleep mode to the normal mode, and performs processing according to the type of the return factor.
  • This technology was created in view of such a situation, and aims to reduce power consumption of a device including a CPU and a PMIC.
  • the present technology has been made to solve the above-described problems, and a first aspect thereof is restoration factor information indicating whether or not a restoration factor for returning from the power saving mode is generated and indicating the determination result.
  • a determination unit that generates the return factor, a holding unit that holds the return factor information, a power supply unit that supplies the power to the processing unit when the return factor occurs, and the processing unit that is supplied with the power is activated.
  • a power management integrated circuit including a communication unit that transmits the held return factor information to the processing unit, and a control method thereof. As a result, when a return factor occurs, power is supplied to the processing unit.
  • the determination unit may determine that one of the plurality of return factors has occurred when a predetermined input signal is input to the power management integrated circuit. As a result, when an input signal is input, power is supplied to the processing unit.
  • the predetermined input signal may include a signal input from a sensor to the power management integrated circuit. Thereby, when an input signal is input from the sensor, the power is supplied to the processing unit.
  • the predetermined input signal may include an operation signal generated by operating a switch for returning from the power saving mode.
  • the determination unit may generate a detection signal indicating the detection result by detecting whether the level of the input signal is higher than a certain level. This brings about the effect that power is supplied to the processing unit based on the detection signal.
  • the determination unit generates a predetermined internal signal over a period until a predetermined periodic signal rises a predetermined number of times from one of a rising edge and a falling edge of the detection signal
  • the holding unit may hold the return factor information including the internal signal in synchronization with the predetermined periodic signal. This brings about the effect that a high-level internal signal is generated over a period from one of the rising edge and falling edge of the input signal until the periodic signal rises a certain number of times.
  • the determination unit may receive the input signal using a communication standard of I2C (Inter-IntegratedIntegrCircuit) / SPI (Serial Peripheral Interface).
  • I2C Inter-IntegratedIntegrCircuit
  • SPI Serial Peripheral Interface
  • the determination unit may determine that one of the plurality of return factors has occurred when a predetermined set time has elapsed since the transition to the power saving mode.
  • the determination unit determines whether or not each of a plurality of return factors has occurred, and the power supply unit supplies the power when any of the plurality of return factors occurs. May be. As a result, the power is supplied to the processing unit when any of a plurality of return factors occurs.
  • a determination unit that determines presence / absence of occurrence of a return factor for returning from the power saving mode and generates return factor information indicating the determination result, and holding that holds the return factor information
  • a power supply unit that supplies the power to the processing unit when the return factor occurs, and communication that transmits the held return factor information to the processing unit when the processing unit supplied with the power is activated
  • a processing unit that is activated when the power is supplied and performs a predetermined process based on the return factor information.
  • 7 is a timing chart illustrating an example of an operation of the electronic device when an edge trigger is detected according to the first embodiment of the present technology.
  • 6 is a timing chart illustrating an example of an operation of the electronic device when a level trigger is detected according to the first embodiment of the present technology.
  • 3 is a flowchart illustrating an example of an operation of a processing unit according to the first embodiment of the present technology.
  • 7 is a flowchart illustrating an example of a sleep transition process according to the first embodiment of the present technology.
  • 7 is a flowchart illustrating an example of an operation of the power management integrated circuit according to the first embodiment of the present technology. It is a flowchart which shows an example of the return factor detection process in 1st Embodiment of this technique.
  • FIG. 1 is a block diagram illustrating a configuration example of the electronic device 100 according to the first embodiment.
  • a mobile device such as a mobile phone device or a smart watch is assumed.
  • the electronic device 100 includes a processing unit 110, a ROM (Read Only Memory) 120, a power management integrated circuit 200, an acceleration sensor 130, a power switch 141, and a return switch 142.
  • ROM Read Only Memory
  • the power management integrated circuit 200 manages the power supply of the entire electronic device 100.
  • the power management integrated circuit 200 supplies one of different voltages as the output voltage VOUT to the processing unit 110 using the power supply voltage VDD.
  • a power supply line is wired between the processing unit 110 and the power management integrated circuit 200 for each supplied voltage, and the power management integrated circuit 200 supplies the output voltage VOUT via the corresponding power supply line.
  • the power management integrated circuit 200 supplies one of the voltages V1 and V2 as the output voltage VOUT, two power lines are wired.
  • the power management integrated circuit 200 also supplies the output voltage VOUT to the acceleration sensor 130.
  • the power management integrated circuit 200 transmits a high level CPU enable to the processing unit 110.
  • This CPU enable is a signal indicating whether or not to interrupt power supply to all the circuits in the processing unit 110. For example, a low level is set for the CPU enable when the power supply is cut off, and a high level is set otherwise.
  • the power management integrated circuit 200 when the power management integrated circuit 200 receives a sleep mode transition instruction for instructing transition from the normal mode to the sleep mode from the processing unit 110, the power management integrated circuit 200 sets the CPU enable to the low level and supplies the output voltage VOUT to the processing unit 110. Stop.
  • the normal mode is a state in which power is supplied to each circuit such as the processing unit 110 and the power management integrated circuit 200.
  • the sleep mode is a state in which power supply to circuits other than the power management integrated circuit 200 and the acceleration sensor 130 is interrupted. By shutting off the power supply, all circuits other than the power management integrated circuit 200 and the acceleration sensor 130 are stopped.
  • the power management integrated circuit 200 determines whether or not each of a plurality of return factors to be shifted from the sleep mode to the normal mode has occurred. These return factors include, for example, input of signals from the acceleration sensor 130 and the return switch 142. The power management integrated circuit 200 generates and holds return factor information indicating whether or not each return factor has occurred.
  • the power management integrated circuit 200 supplies the output voltage VOUT to the processing unit 110, and then transmits a high level CPU enable. Then, the return factor information is transmitted to the processing unit 110 in accordance with a return factor information transmission command from the processing unit 110 that instructs transmission of the return factor information.
  • the processing unit 110 executes processing according to the type of the return factor that has occurred.
  • the processing unit 110 is activated when a high-level CPU enable is received from the power management integrated circuit 200 and acquires return factor information from the power management integrated circuit 200 by a return factor information transmission command. Based on the return factor information, the processing unit 110 executes a predetermined process.
  • the processing unit 110 determines whether or not to shift from the normal mode to the sleep mode. For example, when a predetermined operation is performed by the user or when no operation is performed by the user for a certain time, the processing unit 110 determines to enter the sleep mode. When the transition to the sleep mode is determined, the processing unit 110 generates a sleep mode transition command and transmits it to the power management integrated circuit 200. Then, all the power supply to the processing unit 110 is cut off by the low level CPU enable.
  • the ROM 120 holds a program executed by the processing unit 110. For example, a program is stored for each return factor.
  • a program is stored for each return factor.
  • the program P1 corresponding to the return factor WK1 and the program P2 corresponding to the return factor WK2 are stored in the ROM 120.
  • the acceleration sensor 130 measures acceleration. For example, the acceleration sensor 130 measures acceleration at a constant sampling period, and determines whether or not the measured value exceeds a predetermined acceleration threshold Ath. As described above, a sensor that performs a comparison between a measured value and a threshold in addition to the measurement of a physical quantity is called a smart sensor. The acceleration sensor 130 inputs a signal indicating whether or not the measured value exceeds the acceleration threshold Ath to the power management integrated circuit 200 as an acceleration sensor signal. Note that the sensor provided in the electronic device 100 is not limited to the acceleration sensor. Instead of the acceleration sensor 130, a gyro sensor, a temperature sensor, or the like may be provided.
  • the power switch 141 is a switch for turning on the electronic device 100.
  • the power switch 141 transitions from one of an on state and an off state to the other in accordance with a user operation.
  • the power management integrated circuit 200 turns on the electronic device 100.
  • the return switch 142 is a switch for shifting from the sleep mode to the normal mode.
  • the return switch 142 transitions from one of an on state and an off state to the other in accordance with a user operation.
  • the return switch 142 transitions to the on state in the sleep mode, the electronic device 100 transitions from the sleep mode to the normal mode.
  • FIG. 2 is a block diagram illustrating a configuration example of the processing unit 110 according to the first embodiment.
  • the processing unit 110 includes a real-time clock 111, a CPU 112, a PLL (phase locked loop) controller 113, and a communication unit 114.
  • PLL phase locked loop
  • the real time clock 111 measures time.
  • the real-time clock 111 includes a clock circuit, and clocks time using the power supply (VOUT) supplied from the power management integrated circuit 200 in the normal mode.
  • the real-time clock 111 stops during the sleep mode, and after returning from the sleep mode, obtains the current time from the return factor information and continues timing.
  • the CPU 112 executes processing according to the type of return factor that has occurred.
  • the CPU 112 determines whether or not to shift to the sleep mode based on a user operation or the like, and generates setting information and status information when the transition is made and transmits the setting information and status information to the power management integrated circuit 200 via the communication unit 114.
  • the setting information is information for setting the operation of the power management integrated circuit 200 in the sleep mode.
  • This setting information includes, for example, information indicating whether or not the occurrence of the return factor is determined for each return factor.
  • the status information is information indicating the status of the CPU 112 immediately before shifting to the sleep mode. Then, the CPU 112 generates a sleep mode transition instruction and transmits it to the power management integrated circuit 200.
  • the CPU 112 executes a predetermined boot process and receives return factor information and status information from the power management integrated circuit 200 via the communication unit 114. Then, the CPU 112 reads a program corresponding to the return factor from the ROM 120 and executes the program.
  • the communication unit 114 transmits and receives data such as a CPU enable, a sleep mode transition command, status information, setting information, and return factor information to and from the power management integrated circuit 200.
  • the PLL controller 113 includes a PLL, a crystal oscillator, and the like, and controls them to generate a system clock SYSCLK.
  • the PLL controller 113 When the high-level CPU enable is received from the power management integrated circuit 200 via the communication unit 114, the PLL controller 113 generates a system clock SYSCLK and supplies it to the CPU 112.
  • the PLL controller 113 stops generating the system clock SYSCLK.
  • FIG. 3 is a block diagram illustrating a configuration example of the power management integrated circuit 200 according to the first embodiment.
  • the power management integrated circuit 200 includes a power supply unit 211, a CPU enable generation unit 212, a communication unit 213, a clock unit 214, a return factor register 215, an oscillator 216, an acceleration sensor signal detection circuit 300, and a return operation detection circuit 400.
  • the power supply unit 211 supplies power to the processing unit 110.
  • the power supply unit 211 supplies the output voltage VOUT to the processing unit 110 using the power supply voltage VDD when the power switch 141 transitions from the off state to the on state.
  • the power supply unit 211 stops supplying the output voltage VOUT to the processing unit 110. When any of the recovery factors occurs, the power supply unit 211 resumes the supply of the output voltage VOUT.
  • the CPU enable generator 212 generates a CPU enable.
  • the CPU enable generation unit 212 supplies the generated CPU enable to the processing unit 110 via the communication unit 213.
  • the CPU enable is set to a low level in the initial state.
  • the CPU enable generation unit 212 monitors the output voltage VOUT from the power supply unit 211 and determines whether or not the voltage has exceeded a predetermined threshold voltage Vth. When the output voltage VOUT exceeds the threshold voltage Vth, the CPU enable generation unit 212 controls the CPU enable from the low level to the high level.
  • the CPU enable generation unit 212 controls the CPU enable from the high level to the low level.
  • the communication unit 213 transmits and receives data such as a CPU enable, a sleep mode transition command, status information, setting information, and return factor information to and from the processing unit 110.
  • Time measuring unit 214 measures time in the sleep mode.
  • the time measuring unit 214 starts measuring time.
  • the scheduled return time is a time for returning from the sleep mode to the normal mode, and is set, for example, as a relative time based on the time when the mode is shifted to the sleep mode.
  • the processing unit 110 may set the scheduled return time using an absolute time.
  • the timer unit 214 measures time in synchronization with the clock signal CLK from the oscillator 216, and determines whether or not the scheduled return time has elapsed. When the scheduled return time elapses, the timing unit 214 generates a high-level time-up flag and causes the return factor register 215 to hold it. This time-up flag is information indicating whether or not the scheduled return time has passed. For example, a high level is set when the scheduled return time has passed, and a low level is set otherwise.
  • the oscillator 216 generates a clock signal CLK having a predetermined frequency.
  • the acceleration sensor signal detection circuit 300 detects (determines) whether or not an acceleration sensor signal is input from the acceleration sensor 130.
  • the acceleration sensor signal detection circuit 300 generates an acceleration detection flag indicating a detection result, and stores the acceleration detection flag in the return factor register 215. For example, when an acceleration sensor signal is input, a high level is set for the acceleration detection flag, and when not, a low level is set.
  • the return operation detection circuit 400 detects (determines) whether or not the return operation signal generated by the return switch 142 by the operation from the off state to the on state is input.
  • the return operation detection circuit 400 generates a return operation detection flag indicating the detection result and causes the return factor register 215 to hold it. For example, the return operation detection flag is set to a high level when a return operation signal is input, and the low level is set otherwise.
  • the return factor register 215 fetches and holds status information, setting information, and return factor information in synchronization with the clock signal CLK.
  • the return factor register 215 supplies the held return factor information to the communication unit 213 and the power supply unit 211.
  • the return factor information includes a time-up flag, an acceleration detection flag, and a return operation detection flag. Each of these flags indicates whether or not a return factor corresponding to the flag has occurred.
  • three factors that is, a fixed time has elapsed since the transition to the sleep mode, an acceleration sensor signal is input, and the return switch 142 is operated correspond to the return factors.
  • the power supply unit 211 resumes the supply of the output voltage VOUT.
  • the return factor should just be two or more, and is not limited to three.
  • each of the timer unit 214, the acceleration sensor signal detection circuit 300, and the return operation detection circuit 400 in the power management integrated circuit 200 determines whether or not a corresponding return factor has occurred. Therefore, in the sleep mode, the processing unit 110 does not need to determine whether or not there is a return factor, and the power management integrated circuit 200 can cut off the power supply to the processing unit 110.
  • the circuit including the timer unit 214, the acceleration sensor signal detection circuit 300, and the return operation detection circuit 400 is an example of a determination unit described in the claims.
  • the power management integrated circuit 200 has to wait until the processing unit 110 starts up. Return factor information can be held in a register. Further, since the processing unit 110 only needs to read the return factor information without generating it, the processing time required for generating the return factor information is shortened compared to the configuration in which the processing unit 110 determines the type of the return factor. can do.
  • FIG. 4 is a diagram illustrating an example of data held in the return factor register 215 according to the first embodiment. As illustrated in the figure, the return factor register 215 holds status information, return factor information, and setting information.
  • the return factor information includes a return operation detection flag, an acceleration detection flag, and a time-up flag. When there are four or more return factors, flags corresponding to the fourth and subsequent return factors are further added.
  • the setting information includes acceleration detection setting information, return detection setting information, and time setting information.
  • the acceleration detection setting information is information indicating setting contents related to the detection of the acceleration sensor signal, and includes an acceleration detection enable and a trigger selection flag.
  • the acceleration detection enable is a flag indicating whether or not to detect the presence or absence of input of an acceleration sensor signal. A high level is set when the detection is performed, and a low level is set when the detection is not performed.
  • the trigger selection flag is information indicating whether the acceleration sensor signal is detected by edge trigger detection or level trigger detection. For example, a high level is set when an edge trigger is detected, and a low level is detected when a level trigger is detected. The level is set.
  • the edge trigger detection means that detection is performed from the rising edge of the acceleration sensor signal until the clock signal CLK rises a certain number of times.
  • level trigger detection means detecting whether or not the level of the acceleration sensor signal is higher than a certain level.
  • the return detection setting information is information indicating setting contents related to detection of the return operation signal, and includes an operation detection enable, a pull-up side trigger selection flag, and a pull-down side trigger selection flag.
  • the operation detection enable is a flag indicating whether or not to detect a return operation signal from the return switch 142. A high level is set when the detection is performed, and a low level is set otherwise.
  • the pull-up side trigger selection flag is information indicating whether to perform edge trigger detection or level trigger detection on the pull-up side. For example, when the edge detection trigger detection is performed, a high level is set. Is set to low level.
  • the pull-down trigger selection flag is information indicating whether to perform edge trigger detection or level trigger detection on the pull-down side. For example, a high level is set when edge trigger detection is performed, and a low level is set otherwise. Is set.
  • pulse-up side and “pull-down side” indicate positions where the return switch 142 is connected.
  • the return switch 142 is connected to the position where the return operation signal is pulled up from the low level to the high level by pressing, the rising edge is detected or the high level is detected in the detection of the return operation signal.
  • the return switch 142 is connected to the position where the return operation signal is pulled down from the high level to the low level by pressing, the falling edge is detected or the low level is detected in the detection of the return operation signal.
  • the time setting information includes the sleep transition time and the scheduled return time.
  • the sleep transition time indicates the time when the normal mode is shifted to the sleep mode.
  • the scheduled return time indicates the scheduled time for shifting from the sleep mode to the normal mode.
  • the processing unit 110 sets a predetermined initial value (for example, “0”) as the scheduled return time.
  • the electronic device 100 holds the status information, the return factor information, and the setting information in the same register (215). However, these may be distributed and held in a plurality of registers.
  • FIG. 5 is a circuit diagram illustrating a configuration example of the return operation detection circuit 400 according to the first embodiment.
  • the return operation detection circuit 400 includes an AND gate 410, an OR gate 411, selectors 412 and 413, edge extraction waveform shaping circuits 440 and 414, a level detection circuit 460, and a Schmitt inverter 415.
  • the return operation detection circuit 400 includes a filter 420 and 430, and a resistor 41 6 Contact and 418.
  • the filter 420 is a low-pass filter including a capacitor 421 and a resistor 422.
  • the filter 430 is a low-pass filter including a capacitor 431 and a resistor 432.
  • the return operation detection circuit 400 is provided with a pull-up side input terminal and a pull-down side input terminal as terminals for connecting the return switch 142.
  • the return switch 142 is connected to one of these input terminals, and the other input terminal is used in an open state, for example.
  • the terminal to which the return switch 142 is not connected may have its terminal voltage fixed at a high level (pull-up) or a low level (pull-down). In FIG. 5, for example, the return switch 142 is connected to the pull-up side input terminal.
  • One end of the resistor 416 is connected to the pull-up side input terminal and the filter 420, the other end is grounded.
  • the filter 420 reduces the noise of the return operation signal and supplies it to the level detection circuit 460.
  • the level detection circuit 460 detects whether or not the level of the return operation signal from the filter 420 exceeds a certain level threshold value Lth.
  • the level detection circuit 460 supplies a level detection signal indicating the detection result to the edge extraction waveform shaping circuit 440 and the selector 412.
  • the edge extraction waveform shaping circuit 440 extracts a rising edge of the level detection signal and generates a high level signal as an edge extraction signal over a certain period from the edge.
  • the edge extraction waveform shaping circuit 440 supplies an edge extraction signal to the selector 412.
  • the selector 412 selects either the edge extraction signal or the level detection signal according to the value of the pull-up side trigger selection flag, and outputs the selected signal to the OR gate 411.
  • the selector 412 selects an edge extraction signal when the pull-up side trigger selection flag is at a high level (edge trigger detection), and selects a level detection signal when the pull-up side trigger selection flag is at a low level (level trigger detection).
  • one end of the resistor 418 is connected to the power supply, and the other end is connected to the pull-down side input terminal and the filter 430.
  • the filter 430 reduces the noise of the return operation signal and supplies it to the Schmitt inverter 415.
  • the Schmitt inverter 415 inverts the return operation signal based on two different level thresholds Lth H and Lth L.
  • the Schmitt inverter 415 When the input signal (return operation signal) exceeds the level threshold Lth H , the Schmitt inverter 415 outputs a low level level detection signal.
  • the Schmitt inverter 415 When the input signal falls below the level threshold Lth L , the Schmitt inverter 415 outputs a high level level detection signal.
  • the level threshold Lth H is set to a value higher than Lth L.
  • the Schmitt inverter 415 operates with different threshold values when the output transitions to the low level and when the output transitions to the high level, so that chattering can be prevented in the detection of the return operation signal.
  • the configuration of the edge extraction waveform shaping circuit 414 is the same as that of the edge extraction waveform shaping circuit 440.
  • the selector 413 selects either the edge extraction signal or the level detection signal in accordance with the value of the pull-down trigger selection flag and outputs the selected signal to the OR gate 411.
  • the selector 413 selects an edge extraction signal when the pull-down trigger selection flag is at a high level (edge trigger detection), and selects a level detection signal when the pull-down trigger selection flag is at a low level (level trigger detection).
  • the OR gate 411 outputs a logical sum of selection signals from the selectors 412 and 413 to the AND gate 410.
  • the AND gate 410 outputs a logical product of the signal from the OR gate 411 and the operation detection enable to the return factor register 215 as a return operation detection flag.
  • FIG. 6 is a circuit diagram showing a configuration example of the level detection circuit 460 in the first embodiment.
  • the level detection circuit 460 includes resistors 463 and 464, MOS (Metal-Oxide-Semiconductor) transistors 462, 465, and 466, and a Schmitt inverter 461.
  • MOS transistor 462 for example, a P-type transistor is used, and as the MOS transistors 465 and 466, for example, an N-type transistor is used.
  • the resistor 464 and the MOS transistors 465 and 466 are inserted in series between the power supply and the ground terminal.
  • the operation detection enable is input to the gate of the MOS transistor 466, and the operation operation signal from the filter 420 is input to the gate of the MOS transistor 465.
  • a connection point between the resistor 464 and the MOS transistor 465 is connected to the resistor 463 and the Schmitt inverter 461.
  • the MOS transistor 462 is inserted between the power supply and the resistor 463.
  • the gate of the MOS transistor 462 is connected to the output terminal of the Schmitt inverter 461.
  • One end of the resistor 463 is connected to the MOS transistor 462, and the other end is connected to a connection point between the Schmitt inverter 461, the resistor 464, and the MOS transistor 465.
  • the input terminal of the Schmitt inverter 461 is connected to the resistor 463 and the connection point of the resistor 464 and the MOS transistor 465, and the output terminal is connected to the MOS transistor 462 and the edge extraction waveform shaping circuit 440.
  • the level detection circuit 460 can detect the input of a return operation signal having a voltage lower than the power supply voltage (VDD) of the power management integrated circuit 200. Further, when the operation detection enable is at the low level, the MOS transistor 466 is turned off, and the level detection signal is fixed at the low level. Thereby, current consumption can be reduced when the return operation signal is not detected.
  • VDD power supply voltage
  • FIG. 7 is a circuit diagram showing a configuration example of the edge extraction waveform shaping circuit 440 in the first embodiment.
  • the edge extraction waveform shaping circuit 440 includes delay units 441 and 445, flip-flops 442, 443, 444 and 447, and AND gates 446 and 448.
  • the flip-flop 447 holds the signal input to the input terminal D in synchronization with the signal input to the clock terminal.
  • the flip-flop 447 is a D-type flip-flop that includes an input terminal D, an output terminal Q, an inverted output terminal, a clock terminal, and a clear terminal CL.
  • the flip-flop 447 initializes the hold value to “0”.
  • the flip-flop 447 updates the hold value with the value of the input terminal in synchronization with the rising edge of the signal input to the clock terminal. Then, the flip-flop 447 outputs the hold value from the output terminal Q, and outputs the value obtained by inverting the hold value from the inverting output terminal.
  • the flip-flops 442, 443, and 444 are D-type flip-flop that includes an input terminal D, an output terminal Q, an inverted output terminal, a clock terminal, and a clear terminal CL.
  • the detection circuit enable is input to the input terminal D of the flip-flop 447, and the level detection signal from the level detection circuit 460 is input to the clock terminal.
  • An edge extraction signal is output from the output terminal Q of the flip-flop 447 to the selector 412, the delay unit 445, and the flip-flops 442, 443, and 444.
  • a signal obtained by inverting the signal from the AND gate 448 is input to the clear terminal CL of the flip-flop 447.
  • the delay unit 445 delays the edge extraction signal from the flip-flop 447 and inputs it to the flip-flop 444.
  • the delay unit 445 is provided to ensure the hold time of the flip-flop 444.
  • the AND gate 446 supplies a logical product of the operation detection enable and the clock signal CLK to the flip-flops 442, 443, and 444.
  • the input terminal D of the flip-flop 444 is connected to the delay unit 445, the output terminal Q is connected to the flip-flop 443, and the clock terminal is connected to the AND gate 446.
  • a signal obtained by inverting the edge extraction signal is input to the clear terminal CL of the flip-flop 444.
  • the input terminal D of the flip-flop 443 is connected to the flip-flop 444, the output terminal Q is connected to the flip-flop 442, and the clock terminal is connected to the AND gate 446.
  • a signal obtained by inverting the edge extraction signal is input to the clear terminal CL of the flip-flop 443.
  • the input terminal D of the flip-flop 442 is connected to the flip-flop 443, the inverted output terminal is connected to the delay unit 441, and the clock terminal is connected to the AND gate 446.
  • a signal obtained by inverting the edge extraction signal is input to the clear terminal CL of the flip-flop 442.
  • the delay unit 441 delays the signal from the flip-flop 442 and feeds it back to the AND gate 448 as a feedback signal.
  • the delay unit 441 is provided to ensure the hold time of the flip-flop 447.
  • the AND gate 448 supplies a logical product of the feedback signal from the delay unit 441 and the operation detection enable to the flip-flop 447.
  • a high level signal is generated as an edge extraction signal over a period from the rising edge of the level detection signal until the clock signal CLK rises three times.
  • the return factor register 215 operating in synchronization with the clock signal CLK can reliably capture the operation detection flag generated from the edge extraction signal.
  • the AND gate 446 does not pass the clock signal CLK when the detection circuit enable is at a low level. Therefore, when the processing unit 110 sets the return operation detection enable to a low level (no return operation signal is detected), the edge extraction waveform shaping circuit 440 minimizes the elements that are toggled by the clock signal CLK. , Current consumption can be reduced. In this manner, a circuit (AND gate 446) that stops the clock signal when it is not necessary is called a clock gating circuit.
  • the edge extraction waveform shaping circuit 440 may generate a high-level signal over a period until the clock signal CLK rises three times or more.
  • flip-flops having the number of stages corresponding to the length of the high-level period are provided. For example, when the clock signal CLK is set to a high level over a period until it rises n (n is an integer of 3 or more) times, the number of flip-flops between the delay unit 441 and the delay unit 445 is set to n. do it.
  • FIG. 8 is a circuit diagram showing a configuration example of the acceleration sensor signal detection circuit 300 according to the first embodiment.
  • the acceleration sensor signal detection circuit 300 includes an AND gate 310, a selector 320, an edge extraction waveform shaping circuit 330, a level detection circuit 340, a filter 350, and a resistor 360.
  • the AND gate 310 supplies the logical product of the selection signal from the selector 320 and the acceleration detection enable to the return factor register 215 as an acceleration detection flag.
  • FIG. 9 is a diagram for explaining a state of the power management integrated circuit 200 according to the first embodiment.
  • the power switch 141 is off, all the circuits in the power management integrated circuit 200 are stopped and turned off.
  • the power switch 141 when the power switch 141 is turned on and shifts to the normal mode, all the circuits in the power management integrated circuit 200 are activated and turned on.
  • the power supply unit 211, the CPU enable generation unit 212, and the communication unit 213 are stopped and turned off, and the remaining circuits are turned on. Become.
  • the processing unit 110 in the sleep mode, the processing unit 110 is stopped and a part of the circuits in the power management integrated circuit 200 is also stopped. Therefore, power consumption can be significantly reduced as compared with the normal mode.
  • FIG. 10 is a sequence diagram illustrating an example of the operation of the electronic device when the power is turned on according to the first embodiment.
  • the power management integrated circuit 200 starts supplying power to the processing unit 110 (step S902), and sets the CPU enable to a high level (step S903). ).
  • the processing unit 110 executes a boot process (step S904), and receives return factor information and status information from the power management integrated circuit 200 by a return factor information transmission command (step S905). ). At this time, initial values are set in the return factor information and the status information. Then, the processing unit 110 shifts to the normal mode and performs processing based on the received information (step S906).
  • FIG. 11 is a sequence diagram illustrating an example of the operation of the electronic device 100 when shifting to the sleep mode according to the first embodiment. This operation starts when the user performs an operation for shifting to the sleep mode.
  • the processing unit 110 determines the transition to the sleep mode (step S911), generates status information and setting information, and transmits them to the power management integrated circuit 200 (step S912).
  • the power management integrated circuit 200 holds the received status information and the like (step S914). Further, the processing unit 110 generates a sleep transition command and transmits it to the power management integrated circuit 200 (step S913), and the power management integrated circuit 200 that has received the command sets the CPU enable to a low level (step S915).
  • the power supply to the processing unit 110 is cut off and all the circuits are stopped (step S916). Then, the power management integrated circuit 200 stops power supply to the processing unit 110 (step S917). Thereby, the electronic device 100 shifts to the sleep mode.
  • FIG. 12 is a sequence diagram illustrating an example of the operation of the electronic device 100 at the time of return in the first embodiment. This operation starts when the sleep mode is entered and any of the return factors occurs.
  • the power management integrated circuit 200 detects that a return factor has occurred (step S921), and holds a flag corresponding to the return factor in the return factor register 215 (step S922). Then, the power management integrated circuit 200 starts power supply to the processing unit 110 (step S923), and sets the CPU enable to the high level (step S924).
  • the processing unit 110 When the CPU enable becomes high level, the processing unit 110 performs boot processing (step S925). Then, the processing unit 110 receives the return factor information and the status information from the power management integrated circuit 200 by the return factor information transmission command (step S926). And the process part 110 transfers to normal mode, performs the process according to a return factor, and transmits a reset signal (step S927).
  • the reset factor register 215 is initialized by this reset signal (step S928).
  • FIG. 13 is a timing chart showing an example of the operation of the electronic device when an edge trigger is detected in the first embodiment.
  • the return switch 142 is turned on at time T1 in the sleep mode.
  • the time T1 is a period other than the timing at which the clock signal CLK rises.
  • the time when the return switch 142 is pressed is very short, and the return switch 142 is turned off before the time T2 when the clock signal CLK rises after the time T1.
  • the edge extraction waveform shaping circuit 440 generates a high level signal as an edge extraction signal from the rising edge of the return operation signal until the clock signal CLK rises three times. As a result, a high-level edge extraction signal (internal signal) is generated over a period from time T1 when the return operation signal rises to time T4 when the clock signal CLK rises three times after T1.
  • the return factor register 215 captures and holds a return operation detection flag generated from the edge extraction signal in synchronization with the clock signal CLK. For example, when the clock signal CLK rises at time T2 after T1, the return factor register 215 captures and holds a high level return operation detection flag. With this flag, the electronic apparatus 100 shifts to the sleep mode at time T3.
  • the return factor register 215 initializes the return operation detection flag to a low level.
  • the edge extraction waveform shaping circuit 440 generates an internal signal (edge extraction signal) over a period from when the operation signal is input until the clock signal CLK rises a certain number of times. Therefore, the subsequent-stage return factor register 215 can reliably capture the return operation detection flag based on the internal signal. Thus, even when a return operation signal is input at a timing different from the rising edge of the clock signal CLK, the power management integrated circuit 200 can reliably detect the input of the return signal and suppress erroneous detection. it can.
  • FIG. 14 is a timing chart showing an example of the operation of the electronic device 100 when the level trigger is detected in the first embodiment. It is assumed that the return switch 142 is turned on at time T6 in the sleep mode. Here, the time T6 is assumed to be a period other than the timing at which the clock signal CLK rises. Further, it is assumed that the return switch 142 is turned off before the clock signal CLK rises after the time T6.
  • the level detection circuit 460 detects whether or not the level of the return operation signal is higher than a certain level, and generates a level detection signal at time T6.
  • the return factor register 215 captures and holds the return operation detection flag generated from the level detection signal in synchronization with the clock signal CLK. Since the time T6 is different from the rising timing of the clock signal CLK, the high level level detection flag is not captured at this time T6.
  • the return switch 142 is turned on immediately before time T7 when the clock signal CLK rises, and is turned off immediately after time T7.
  • the level detection circuit 460 generates a high level detection signal before and after the time T7. Since time T7 is the rising timing of the clock signal CLK, the return factor register 215 captures and holds the high level return operation detection flag.
  • the processing unit 110 may set level trigger detection to reduce power consumption when the remaining battery level of the electronic device 100 is lower than a predetermined amount, and may set edge trigger detection otherwise. .
  • FIG. 15 is a flowchart illustrating an example of the operation of the processing unit 110 according to the first embodiment. This operation starts when the processing unit 110 receives a high-level CPU enable or when the power switch 141 is operated to be in an ON state. At the start time, the electronic device 100 shifts to the normal mode.
  • the processing unit 110 executes a boot process (step S951), and receives status information and return factor information from the return factor register 215 (step S952). Then, the processing unit 110 determines whether or not the acceleration detection flag in the return factor information is “1” (step S953). When the acceleration detection flag is “1” (step S953: Yes), the processing unit 110 executes processing such as counting the number of steps (step S954). In addition, the process part 110 may perform the process which acquires position information based on the received information from GPS (Global * Positioning * System) module in step S954, for example, other than the count of steps.
  • GPS Global * Positioning * System
  • step S953 determines whether or not the time-up flag is “1” (step S955).
  • step S955 Yes
  • the processing unit 110 outputs an alarm (step S956).
  • step S955 determines whether or not the operation detection flag is “1” (step S957).
  • step S957 Yes
  • the processing unit 110 restores the status before return based on the status information (step S958).
  • step S957 When the operation detection flag is “0” (step S957: No), or after step S954, S956, or S958, the processing unit 110 determines whether or not a transition factor for shifting from the normal mode to the sleep mode has occurred. Is determined (step S959). When the shift factor does not occur (step S959: No), the processing unit 110 repeats step S959. On the other hand, when a shift factor occurs (step S959: Yes), the processing unit 110 executes a sleep shift process for shifting from the normal mode to the sleep mode (step S960). After step S960, the processing unit 110 ends the operation.
  • FIG. 16 is a flowchart illustrating an example of a sleep transition process according to the first embodiment.
  • the processing unit 110 generates status information and setting information and transmits them to the power management integrated circuit 200 (step S961), and then generates and transmits a sleep transition instruction (step S962).
  • the processing unit 110 determines whether the CPU enable is “1” (step S963). When the CPU enable is “1” (step S963: Yes), the processing unit 110 repeats step S963. On the other hand, when the CPU enable becomes “0” (step S963: No), the power supply to the processing unit 110 is cut off, all the circuits are stopped (step S964), and the sleep transition process is ended.
  • FIG. 17 is a flowchart illustrating an example of the operation of the power management integrated circuit 200 according to the first embodiment. This operation starts when the power switch 141 is operated to the on state.
  • the power management integrated circuit 200 starts power supply to the processing unit 110 (step S971). Thereby, the electronic apparatus 100 shifts to the normal mode. Then, when the output voltage VOUT exceeds the threshold voltage Vth, the power management integrated circuit 200 sets the CPU enable to “1” (step S972) and transmits it to the processing unit 110 (step S973). Further, the power management integrated circuit 200 receives the status information and the setting information from the processing unit 110 and holds them (step S974).
  • the power management integrated circuit 200 determines whether or not a sleep transition instruction has been received from the processing unit 110 (step S975). When the sleep transition instruction is received (step S975: Yes), the power management integrated circuit 200 sets the CPU enable to “0” (step S976) and transmits it to the processing unit 110 (step S977). Then, the power management integrated circuit 200 stops power supply to the processing unit 110 (step S978). Thereby, the electronic device 100 shifts to the sleep mode. In the sleep mode, the power management integrated circuit 200 executes a recovery factor detection process for detecting a recovery factor (step S980).
  • step S975: No When the sleep transition command has not been received (step S975: No), or after step S980, the power management integrated circuit 200 repeatedly executes step S975 and subsequent steps.
  • FIG. 18 is a flowchart illustrating an example of a return factor detection process according to the first embodiment.
  • the power management integrated circuit 200 determines whether or not the occurrence of any return factor is detected (step S981). When no return factor has occurred (step S981: No), the power management integrated circuit 200 repeats step S981. On the other hand, when any return factor occurs (step S981: Yes), the power management integrated circuit 200 holds a flag indicating the generated return factor (step S982) and starts supplying power to the processing unit 110. (Step S983). When the output voltage VOUT exceeds the threshold voltage Vth, the power management integrated circuit 200 sets the CPU enable to “1” (step S984) and transmits it to the processing unit 110 (step S985). Thereby, the electronic device 100 shifts from the sleep mode to the normal mode. After step S985, the power management integrated circuit 200 ends the return factor detection process.
  • the processing unit 110 since the power management integrated circuit 200 determines whether or not there is an occurrence for each return factor, the processing unit 110 needs to determine whether or not there is a return factor in the sleep mode. The power of the processing unit 110 can be shut off. Thereby, compared with the structure which the process part 110 determines the presence or absence of a return factor in sleep mode, the power consumption of the electronic device 100 can be reduced. Further, since the power management integrated circuit 200 holds the return factor information and transmits the return factor information in response to the return factor information transmission command, it takes time until the processing unit 110 outputs the return factor information transmission command. Even if necessary, the processing unit 110 can reliably acquire the return factor information.
  • the power management integrated circuit 200 detects the presence / absence of a signal input from one sensor (acceleration sensor 130) as a return factor.
  • the power management integrated circuit 200 includes a plurality of sensors. The presence or absence of signal input may be detected.
  • the power management integrated circuit 200 according to the modification of the first embodiment is different from the first embodiment in that the presence / absence of signal input is detected for each of a plurality of sensors.
  • FIG. 19 is a block diagram illustrating a configuration example of the electronic device 100 according to a modification example of the first embodiment of the present technology.
  • the electronic device 100 of this modification is different from the first embodiment in that it further includes a pulse sensor 131.
  • the pulse sensor 131 detects the presence or absence of a user's pulse.
  • the pulse sensor 131 transmits a pulse sensor signal indicating the detection result to the power management integrated circuit 200.
  • the sensor provided in the electronic device 100 is not limited to the pulse sensor. Instead of the pulse sensor 131, a gyro sensor, a temperature sensor, or the like may be provided.
  • the number of sensors provided in the electronic device 100 is not limited to two, and three or more sensors may be provided.
  • FIG. 20 is a block diagram illustrating a configuration example of the power management integrated circuit 200 according to the modification of the first embodiment.
  • the power management integrated circuit 200 of this modification is different from the first embodiment in that it further includes a pulse sensor signal receiving unit 217.
  • the pulse sensor signal receiving unit 217 receives a pulse sensor signal. This pulse sensor signal is transmitted and received via, for example, an I2C / SPI communication interface.
  • the pulse sensor signal receiving unit 217 causes the return factor register 215 to hold a pulse detection flag indicating a detection result of the pulse based on the received pulse sensor signal. In this pulse detection flag, for example, a high level is set when there is a pulse, and a low level is set when there is no pulse.
  • a plurality of slaves can be connected to one master. Therefore, a receiving circuit in the electronic device 100 is a master and a sensor is a slave. A signal can be received.
  • the processing unit 110 When the processing unit 110 returns by the pulse detection flag, for example, the processing unit 110 performs processing for generating a pulse measurement history, processing the measurement history as a graph, and displaying the graph on the display unit.
  • FIG. 21 is a diagram illustrating an example of data held in the return factor register 215 according to the modification of the first embodiment.
  • the return factor information further includes a pulse detection flag.
  • the setting information further includes pulse detection setting information.
  • the pulse detection setting information includes a pulse detection enable indicating whether or not to detect a pulse, detection period information indicating a period during which a pulse is detected, and the like.
  • the power management integrated circuit 200 determines the signal input from each of the plurality of sensors as a return factor, so that the signal from one sensor It is possible to return with a variety of return factors than when the input is used as a return factor. Further, since the power management integrated circuit 200 receives a sensor signal using the I2C / SPI communication standard, it is possible to add a sensor without increasing the number of receiving circuits, and to improve expandability.
  • the processing procedure described in the above embodiment may be regarded as a method having a series of these procedures, and a program for causing a computer to execute these series of procedures or a recording medium storing the program. You may catch it.
  • a recording medium for example, a CD (Compact Disc), an MD (MiniDisc), a DVD (Digital Versatile Disc), a memory card, a Blu-ray disc (Blu-ray (registered trademark) Disc), or the like can be used.
  • this technique can also take the following structures.
  • a determination unit that determines whether or not a return factor to be returned from the power saving mode is generated and generates return factor information indicating the determination result;
  • a holding unit for holding the return factor information;
  • a power supply unit that supplies the power to the processing unit when the return factor occurs;
  • a power management integrated circuit comprising: a communication unit that transmits the held return factor information to the processing unit when the processing unit supplied with the power is activated.
  • the determination unit generates a predetermined internal signal over a period from a rising edge or a falling edge of the detection signal until a predetermined periodic signal rises a certain number of times,
  • the determination unit determines that any of the plurality of return factors has occurred when a predetermined set time has elapsed since the transition to the power saving mode.
  • a power management integrated circuit according to claim 1. The determination unit determines the presence or absence of occurrence for each of a plurality of return factors, The power management integrated circuit according to any one of (1) to (7), wherein the power supply unit supplies the power when any of the plurality of return factors occurs.
  • a determination unit that determines whether or not a return factor to be returned from the power saving mode is generated and generates return factor information indicating the determination result;
  • a holding unit for holding the return factor information;
  • a power supply unit that supplies the power to the processing unit when the return factor occurs;
  • a communication unit that transmits the retained return factor information to the processing unit when the processing unit supplied with the power is activated, and a predetermined unit based on the return factor information that is activated when the power is supplied.
  • An electronic device comprising a processing unit for performing.

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Abstract

ＣＰＵおよびＰＭＩＣを備える装置の消費電力を低減する。　電源管理集積回路は、判定部、保持部、電源供給部、および、通信部を具備する。判定部は、省電力モードから復帰させる復帰要因の発生の有無を判定して当該判定結果を示す復帰要因情報を生成する。保持部は、復帰要因情報を保持する。電源供給部は、復帰要因が発生すると前記処理部に前記電源を供給する。通信部は、電源が供給された処理部が起動すると保持された復帰要因情報を処理部へ送信する。

Description

電源管理集積回路、電子装置、および、電源管理集積回路の制御方法
　本技術は、電源管理集積回路、電子装置、および、電源管理集積回路の制御方法に関する。詳しくは、電力供給量を制御する電源管理集積回路、電子装置、および、電源管理集積回路の制御方法に関する。
　従来より、様々な電子装置において消費電力を低減する観点から、電力消費量が比較的多い通常モードから電力消費量の比較的少ないスリープモードへ移行させるスリープ機能が用いられている。例えば、ユーザの操作などに従ってスリープモードに移行し、複数の復帰要因のいずれかが発生すると通常モードに復帰する電子装置が提案されている（例えば、特許文献１参照。）。この電子装置では、スリープモードにおいて、装置内のＣＰＵ（Central Processing Unit）および電源制御部以外の回路への電源供給を停止する。この電源制御部は、電源管理集積回路（ＰＭＩＣ：Power Management Integrated Circuit）などにより実現される。そして、ＣＰＵは、スリープモードにおいて複数の復帰要因のいずれかが発生したか否かを判断する。復帰要因は、所定の操作信号、センサ信号、および、通信データのいずれかが入力されたことなどである。いずれかの復帰要因が発生すると、ＣＰＵは、電子装置の状態をスリープモードから通常モードへ復帰させ、復帰要因の種類に応じた処理を行う。
特開２０１１－２４８７８８号公報
　しかしながら、上述の電子装置では、スリープモードにおいてＣＰＵが、復帰要因の発生の有無を判断しているため、ＣＰＵへの電源供給を停止することができない。このため、消費電力を十分に低減することができないという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、ＣＰＵおよびＰＭＩＣを備える装置の消費電力を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、省電力モードから復帰させる復帰要因の発生の有無を判定して当該判定結果を示す復帰要因情報を生成する判定部と、前記復帰要因情報を保持する保持部と、前記復帰要因が発生すると前記処理部に前記電源を供給する電源供給部と、前記電源が供給された前記処理部が起動すると前記保持された復帰要因情報を前記処理部へ送信する通信部とを具備する電源管理集積回路、および、その制御方法である。これにより、復帰要因が発生すると処理部に電源が供給されるという作用をもたらす。
　また、この第１の側面において、上記判定部は、上記電源管理集積回路に所定の入力信号が入力された場合に上記複数の復帰要因のいずれかが発生したと判定してもよい。これにより、入力信号が入力されると処理部に電源が供給されるという作用をもたらす。
　また、この第１の側面において、上記所定の入力信号は、センサから上記電源管理集積回路に入力された信号を含んでもよい。これにより、センサから入力信号が入力されると処理部に電源が供給されるという作用をもたらす。
　また、この第１の側面において、上記所定の入力信号は、上記省電力モードから復帰させるスイッチの操作により生成された操作信号を含んでもよい。これにより、スイッチの操作により生成された操作信号が入力されると処理部に電源が供給されるという作用をもたらす。
　また、この第１の側面において、上記判定部は、上記入力信号のレベルが一定より高いか否かを検出して当該検出結果を示す検出信号を生成してもよい。これにより、検出信号に基づいて処理部に電源が供給されるという作用をもたらす。
　また、この第１の側面において、上記判定部は、上記検出信号の立上りエッジおよび立下りエッジの一方から所定の周期信号が一定回数立ち上がるまでの期間に亘って所定の内部信号を生成し、上記保持部は、上記所定の周期信号に同期して上記内部信号を含む上記復帰要因情報を保持してもよい。これにより、入力信号の立上りエッジおよび立下りエッジの一方から周期信号が一定回数立ち上がるまでの期間に亘ってハイレベルの内部信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記判定部は、Ｉ２Ｃ（Inter-Integrated Circuit）／ＳＰＩ（Serial Peripheral Interface)の通信規格を用いて上記入力信号を受信してもよい。これにより、判定部がＩ２Ｃ／ＳＰＩの通信規格を用いて入力信号を受信すると処理部に電源が供給されるという作用をもたらす。
　また、この第１の側面において、上記判定部は、上記省電力モードに移行したときから一定の設定時間が経過したときに上記複数の復帰要因のいずれかが発生したと判定してもよい。これにより、省電力モードに移行したときから一定の設定時間が経過したときに処理部に電源が供給されるという作用をもたらす。
　また、この第１の側面において、上記判定部は、複数の復帰要因のそれぞれについて発生の有無を判定し、上記電源供給部は、上記複数の復帰要因のいずれかが発生すると上記電源を供給してもよい。これにより、複数の復帰要因のいずれかが発生すると処理部に電源が供給されるという作用をもたらす。
　また、本技術の第２の側面は、省電力モードから復帰させる復帰要因の発生の有無を判定して当該判定結果を示す復帰要因情報を生成する判定部と、前記復帰要因情報を保持する保持部と、前記復帰要因が発生すると前記処理部に前記電源を供給する電源供給部と、前記電源が供給された前記処理部が起動すると前記保持された復帰要因情報を前記処理部へ送信する通信部と前記電源が供給されると起動して前記復帰要因情報に基づいて所定の処理を行う処理部とを具備する電子装置である。これにより、復帰要因が発生すると処理部に電源が供給されるという作用をもたらす。
　本技術によれば、ＣＰＵおよびＰＭＩＣを備える装置の消費電力を低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態における電源管理集積回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における復帰要因レジスタに保持されるデータの一例を示す図である。 本技術の第１の実施の形態における復帰操作検出回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるレベル検出回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるエッジ抽出波形整形回路の一構成例を示す回路図である。 本技術の第１の実施の形態における加速度センサ信号検出回路の一構成例を示す回路図である。 本技術の第１の実施の形態における電源管理集積回路の状態を説明するための図である。 本技術の第１の実施の形態における電源投入時の電子装置の動作の一例を示すシーケンス図である。 本技術の第１の実施の形態におけるスリープモードへの移行時の電子装置の動作の一例を示すシーケンス図である。 本技術の第１の実施の形態における復帰時の電子装置の動作の一例を示すシーケンス図である。 本技術の第１の実施の形態におけるエッジトリガ検出時の電子装置の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるレベルトリガ検出時の電子装置の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における処理部の動作の一例を示すフローチャートである。 本技術の第１の実施の形態におけるスリープ移行処理の一例を示すフローチャートである。 本技術の第１の実施の形態における電源管理集積回路の動作の一例を示すフローチャートである。 本技術の第１の実施の形態における復帰要因検出処理の一例を示すフローチャートである。 本技術の第１の実施の形態の変形例における電子装置の一構成例を示すブロック図である。 本技術の第１の実施の形態の変形例における電源管理集積回路の一構成例を示すブロック図である。 本技術の第１の実施の形態の変形例における復帰要因レジスタに保持されるデータの一例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（電源管理集積回路が復帰要因の有無を判定する例）
　２．変形例
　＜１．第１の実施の形態＞
　［電子装置の構成例］
　図１は、第１の実施の形態における電子装置１００の一構成例を示すブロック図である。電子装置１００としては、携帯電話装置やスマートウォッチなどのモバイル機器が想定される。この電子装置１００は、処理部１１０、ＲＯＭ（Read Only Memory）１２０、電源管理集積回路２００、加速度センサ１３０、電源スイッチ１４１および復帰スイッチ１４２を備える。
　電源管理集積回路２００は、電子装置１００全体の電源を管理するものである。この電源管理集積回路２００は、ユーザの操作により電源スイッチ１４１がオフ状態からオン状態に遷移すると、電源電圧ＶＤＤを用いて処理部１１０に、互いに異なる電圧のいずれかを出力電圧ＶＯＵＴとして供給する。ここで、処理部１１０と電源管理集積回路２００との間には、供給する電圧ごとに電源線が配線されており、電源管理集積回路２００は、対応する電源線を介して出力電圧ＶＯＵＴを供給する。例えば、電源管理集積回路２００がＶ１およびＶ２の電圧のいずれかを出力電圧ＶＯＵＴとして供給する際には、２つの電源線が配線される。また、電源管理集積回路２００は、加速度センサ１３０にも出力電圧ＶＯＵＴを供給する。
　そして、出力電圧ＶＯＵＴが一定値を超えると電源管理集積回路２００は、ハイレベルのＣＰＵイネーブルを処理部１１０に送信する。このＣＰＵイネーブルは、処理部１１０内部の回路全てへの電源供給を遮断するか否かを示す信号である。例えば、電源供給を遮断する場合にＣＰＵイネーブルにローレベルが設定され、そうでない場合にハイレベルが設定される。
　また、電源管理集積回路２００は、通常モードからスリープモードへの移行を指示するスリープモード移行命令を処理部１１０から受信すると、ＣＰＵイネーブルをローレベルにし、出力電圧ＶＯＵＴの処理部１１０への供給を停止する。ここで、通常モードは、処理部１１０や電源管理集積回路２００などの各回路に電源が供給される状態である。一方、スリープモードは、電源管理集積回路２００および加速度センサ１３０以外の回路への電源供給が遮断された状態である。この電源供給の遮断により、電源管理集積回路２００および加速度センサ１３０以外の回路は、全て停止する。
　スリープモードにおいて電源管理集積回路２００は、スリープモードから通常モードへ移行させる複数の復帰要因のそれぞれについて発生の有無を判定する。これらの復帰要因は、例えば、加速度センサ１３０や復帰スイッチ１４２からの信号の入力を含む。電源管理集積回路２００は、復帰要因ごとに発生の有無を示す復帰要因情報を生成して保持する。
　復帰要因のいずれかが発生すると、電源管理集積回路２００は、出力電圧ＶＯＵＴを処理部１１０に供給し、次に、ハイレベルのＣＰＵイネーブルを送信する。そして、復帰要因情報の送信を指示する処理部１１０からの復帰要因情報送信命令に従って、復帰要因情報を処理部１１０に送信する。
　処理部１１０は、発生した復帰要因の種類に応じた処理を実行するものである。この処理部１１０は、ハイレベルのＣＰＵイネーブルを電源管理集積回路２００から受信すると起動し、復帰要因情報送信命令により電源管理集積回路２００から復帰要因情報を取得する。この復帰要因情報に基づいて処理部１１０は、所定の処理を実行する。
　また、処理部１１０は、通常モードからスリープモードへ移行するか否かを判定する。例えば、ユーザにより所定の操作が行われた場合や、一定時間に亘ってユーザにより操作が行われない場合などに、処理部１１０は、スリープモードへの移行を決定する。スリープモードへの移行を決定すると処理部１１０は、スリープモード移行命令を生成して電源管理集積回路２００に送信する。そして、ローレベルのＣＰＵイネーブルにより、処理部１１０への電源供給は全て遮断される。
　ＲＯＭ１２０は、処理部１１０により実行されるプログラムを保持するものである。例えば、復帰要因ごとにプログラムが格納される。復帰要因ＷＫ１およびＷＫ２のいずれかが発生し、復帰する場合には、例えば、復帰要因ＷＫ１に対応するプログラムＰ１と復帰要因ＷＫ２に対応するプログラムＰ２とがＲＯＭ１２０に格納される。
　加速度センサ１３０は、加速度を測定するものである。この加速度センサ１３０は、例えば、一定のサンプリング周期で加速度を測定し、その測定値が所定の加速度閾値Ａｔｈを超えたか否かを判定する。このように、物理量の測定の他、測定値と閾値との比較も行うセンサは、スマートセンサと呼ばれる。加速度センサ１３０は、測定値が加速度閾値Ａｔｈを超えたか否かを示す信号を加速度センサ信号として電源管理集積回路２００に入力する。なお、電子装置１００に設けるセンサは、加速度センサに限定されない。加速度センサ１３０の代わりに、ジャイロセンサや温度センサなどを設けてもよい。
　電源スイッチ１４１は、電子装置１００に電源を投入するためのスイッチである。この電源スイッチ１４１は、ユーザの操作に従ってオン状態およびオフ状態の一方から他方に遷移する。電源スイッチ１４１がオン状態に遷移すると、電源管理集積回路２００により、電子装置１００に電源が投入される。
　復帰スイッチ１４２は、スリープモードから通常モードに移行させるためのスイッチである。この復帰スイッチ１４２は、ユーザの操作に従ってオン状態およびオフ状態の一方から他方に遷移する。スリープモードにおいて復帰スイッチ１４２がオン状態に遷移すると、電子装置１００は、スリープモードから通常モードに移行する。
　［処理部の構成例］
　図２は、第１の実施の形態における処理部１１０の一構成例を示すブロック図である。この処理部１１０は、リアルタイムクロック１１１、ＣＰＵ１１２、ＰＬＬ（phase locked loop）コントローラ１１３および通信部１１４を備える。
　リアルタイムクロック１１１は、時刻を計時するものである。このリアルタイムクロック１１１は、計時回路を備え、通常モードにおいて電源管理集積回路２００から供給された電源（ＶＯＵＴ）を用いて時刻を計時する。また、リアルタイムクロック１１１は、スリープモード中は停止し、スリープモードから復帰後に、復帰要因情報から現在時刻を取得して計時を継続する。
　ＣＰＵ１１２は、発生した復帰要因の種類に応じた処理を実行するものである。このＣＰＵ１１２は、ユーザの操作などに基づいてスリープモードへ移行するか否かを判断し、移行する際に設定情報およびステータス情報を生成して電源管理集積回路２００に通信部１１４を介して送信する。ここで、設定情報は、スリープモードにおける電源管理集積回路２００の動作を設定する情報である。この設定情報は、例えば、復帰要因ごとに、その復帰要因の発生の有無を判定するか否かを示す情報を含む。また、ステータス情報は、スリープモードへ移行する直前のＣＰＵ１１２のステータスを示す情報である。そして、ＣＰＵ１１２は、スリープモード移行命令を生成して電源管理集積回路２００に送信する。
　また、ＰＬＬコントローラ１１３からシステムクロックＳＹＳＣＬＫが供給されるとＣＰＵ１１２は、所定のブート処理を実行し、通信部１１４を介して電源管理集積回路２００から復帰要因情報およびステータス情報を受信する。そして、ＣＰＵ１１２は、復帰要因に対応するプログラムをＲＯＭ１２０から読み出し、そのプログラムを実行する。
　通信部１１４は、電源管理集積回路２００との間でＣＰＵイネーブル、スリープモード移行命令、ステータス情報、設定情報および復帰要因情報などのデータを送受信するものである。
　ＰＬＬコントローラ１１３は、ＰＬＬおよび水晶発振器などを備え、それらを制御してシステムクロックＳＹＳＣＬＫを生成するものである。このＰＬＬコントローラ１１３は、ハイレベルのＣＰＵイネーブルを電源管理集積回路２００から通信部１１４を介して受信すると、システムクロックＳＹＳＣＬＫを生成してＣＰＵ１１２に供給する。一方、ローレベルのＣＰＵイネーブルを電源管理集積回路２００から受信すると、ＰＬＬコントローラ１１３は、システムクロックＳＹＳＣＬＫの生成を停止する。
　［電源管理集積回路の構成例］
　図３は、第１の実施の形態における電源管理集積回路２００の一構成例を示すブロック図である。この電源管理集積回路２００は、電源供給部２１１、ＣＰＵイネーブル生成部２１２、通信部２１３、計時部２１４、復帰要因レジスタ２１５、発振器２１６、加速度センサ信号検出回路３００および復帰操作検出回路４００を備える。
　電源供給部２１１は、処理部１１０に電源を供給するものである。この電源供給部２１１は、電源スイッチ１４１がオフ状態からオン状態に遷移すると電源電圧ＶＤＤを用いて処理部１１０に出力電圧ＶＯＵＴを供給する。
　また、ＣＰＵイネーブル生成部２１２によりＣＰＵイネーブルがハイレベルからローレベルに制御されると、電源供給部２１１は、処理部１１０への出力電圧ＶＯＵＴの供給を停止する。そして、復帰要因のいずれかが発生すると電源供給部２１１は、出力電圧ＶＯＵＴの供給を再開する。
　ＣＰＵイネーブル生成部２１２は、ＣＰＵイネーブルを生成するものである。このＣＰＵイネーブル生成部２１２は、生成したＣＰＵイネーブルを通信部２１３を介して処理部１１０に供給する。ここで、ＣＰＵイネーブルは、初期状態においてローレベルに設定される。ＣＰＵイネーブル生成部２１２は、電源供給部２１１からの出力電圧ＶＯＵＴを監視し、その電圧が所定の閾値電圧Ｖｔｈを超えたか否かを判断する。出力電圧ＶＯＵＴが閾値電圧Ｖｔｈを超えると、ＣＰＵイネーブル生成部２１２は、ＣＰＵイネーブルをローレベルからハイレベルに制御する。
　また、ＣＰＵイネーブル生成部２１２は、通信部２１３を介して処理部１１０からスリープモード移行命令を受信すると、ＣＰＵイネーブルをハイレベルからローレベルに制御する。
　通信部２１３は、処理部１１０との間で、ＣＰＵイネーブル、スリープモード移行命令、ステータス情報、設定情報および復帰要因情報などのデータを送受信するものである。
　計時部２１４は、スリープモードにおいて時刻を計時するものである。この計時部２１４は、処理部１１０により復帰要因レジスタ２１５に復帰予定時刻が設定され、かつ、通信部２１３を介して処理部１１０からスリープモード移行命令を受信すると、時刻の計時を開始する。ここで、復帰予定時刻は、スリープモードから通常モードに復帰する時刻であり、例えば、スリープモードに移行した時刻を基準とした相対時刻により設定される。なお、処理部１１０は、復帰予定時刻を絶対時刻により設定してもよい。
　計時部２１４は、発振器２１６からのクロック信号ＣＬＫに同期して時刻を計時し、復帰予定時刻を経過したか否かを判定する。復帰予定時刻を経過すると計時部２１４は、ハイレベルのタイムアップフラグを生成して復帰要因レジスタ２１５に保持させる。このタイムアップフラグは、復帰予定時刻を経過した否かを示す情報であり、例えば、復帰予定時刻を経過したときにハイレベルが設定され、そうでない場合にローレベルが設定される。発振器２１６は、所定の周波数のクロック信号ＣＬＫを生成するものである。
　加速度センサ信号検出回路３００は、加速度センサ信号が加速度センサ１３０から入力されたか否かを検出（判定）するものである。この加速度センサ信号検出回路３００は、検出結果を示す加速度検出フラグを生成し、復帰要因レジスタ２１５に保持させる。例えば、加速度センサ信号が入力された場合にこの加速度検出フラグにハイレベルが設定され、そうでない場合にローレベルが設定される。
　復帰操作検出回路４００は、オフ状態からオン状態への操作により復帰スイッチ１４２で生成された復帰操作信号が入力されたか否かを検出（判定）するものである。この復帰操作検出回路４００は、検出結果を示す復帰操作検出フラグを生成し、復帰要因レジスタ２１５に保持させる。例えば、復帰操作信号が入力された場合に復帰操作検出フラグがハイレベルに設定され、そうでない場合にローレベルが設定される。
　復帰要因レジスタ２１５は、ステータス情報、設定情報、および、復帰要因情報をクロック信号ＣＬＫに同期して取り込んで保持するものである。この復帰要因レジスタ２１５は、保持した復帰要因情報を通信部２１３および電源供給部２１１に供給する。ここで、復帰要因情報は、タイムアップフラグ、加速度検出フラグおよび復帰操作検出フラグを含む。これらのフラグのそれぞれは、そのフラグに対応する復帰要因が発生したか否かを示す。すなわち、電子装置１００では、スリープモードに移行してから一定時間が経過したこと、加速度センサ信号が入力されたこと、復帰スイッチ１４２が操作されたことの３つが復帰要因に該当する。フラグのいずれかがハイレベルに制御される（すなわち、復帰要因が発生する）と、電源供給部２１１は、出力電圧ＶＯＵＴの供給を再開する。なお、復帰要因は２つ以上であればよく、３つに限定されない。
　上述したように、電源管理集積回路２００内の計時部２１４、加速度センサ信号検出回路３００および復帰操作検出回路４００のそれぞれが、対応する復帰要因が発生したか否かを判定する。このため、スリープモードにおいて処理部１１０は、復帰要因の有無の判定を行う必要がなく、電源管理集積回路２００は処理部１１０への電源供給を遮断することができる。なお、計時部２１４、加速度センサ信号検出回路３００および復帰操作検出回路４００を含む回路は、特許請求の範囲に記載の判定部の一例である。
　また、処理部１１０に電源供給を開始してから起動するまでに若干の時間を要するが、復帰要因レジスタ２１５を設けたため、電源管理集積回路２００は、処理部１１０が起動するまでの間、そのレジスタに復帰要因情報を保持しておくことができる。また、処理部１１０は、この復帰要因情報を生成せずに読み出すだけでよいため、復帰要因の種類を処理部１１０が判断する構成と比較して、復帰要因情報の生成に要する処理時間を短縮することができる。
　図４は、第１の実施の形態における復帰要因レジスタ２１５に保持されるデータの一例を示す図である。同図に例示するように復帰要因レジスタ２１５には、ステータス情報、復帰要因情報および設定情報が保持される。
　復帰要因情報は、復帰操作検出フラグ、加速度検出フラグ、および、タイムアップフラグを含む。なお、復帰要因が４つ以上の場合には、４つ目以降の復帰要因に対応するフラグがさらに追加される。
　設定情報は、加速度検出設定情報、復帰検出設定情報および時刻設定情報を含む。加速度検出設定情報は、加速度センサ信号の検出に関する設定内容を示す情報であり、加速度検出イネーブルおよびトリガ選択フラグを含む。加速度検出イネーブルは、加速度センサ信号の入力の有無の検出を行うか否かを示すフラグであり、その検出を行う場合にハイレベルが設定され、そうでない場合にローレベルが設定される。トリガ選択フラグは、エッジトリガ検出およびレベルトリガ検出のいずれにより加速度センサ信号の検出を行うかを示す情報であり、例えば、エッジトリガ検出の場合にハイレベルが設定され、レベルトリガ検出の場合にローレベルが設定される。ここで、エッジトリガ検出は、加速度センサ信号の立上りエッジから、クロック信号ＣＬＫが一定回数立ち上がるまでの間に亘って検出を行うことを意味する。一方、レベルトリガ検出は、加速度センサ信号のレベルが一定より高いか否かを検出することを意味する。
　復帰検出設定情報は、復帰操作信号の検出に関する設定内容を示す情報であり、操作検出イネーブル、プルアップ側トリガ選択フラグおよびプルダウン側トリガ選択フラグを含む。操作検出イネーブルは、復帰スイッチ１４２からの復帰操作信号の検出を行うか否かを示すフラグであり、その検出を行う場合にハイレベルが設定され、そうでない場合にローレベルが設定される。プルアップ側トリガ選択フラグは、プルアップ側でエッジトリガ検出およびレベルトリガ検出のいずれかを行うかを示す情報であり、例えば、エッジ検出トリガ検出を行う場合にハイレベルが設定され、そうでない場合にローレベルが設定される。プルダウン側トリガ選択フラグは、プルダウン側でエッジトリガ検出およびレベルトリガ検出のいずれかを行うかを示す情報であり、例えば、エッジトリガ検出を行う場合にハイレベルが設定され、そうでない場合にローレベルが設定される。
　ここで、「プルアップ側」および「プルダウン側」は、復帰スイッチ１４２が接続された位置を示す。押下により、復帰操作信号がローレベルからハイレベルにプルアップする位置に復帰スイッチ１４２が接続された場合には、復帰操作信号の検出において立上りエッジの検出や、ハイレベルの検出が行われる。一方、押下により、復帰操作信号がハイレベルからローレベルにプルダウンする位置に復帰スイッチ１４２が接続された場合には、復帰操作信号の検出において立下りエッジの検出や、ローレベルの検出が行われる。
　時刻設定情報は、スリープ移行時刻および復帰予定時刻を含む。スリープ移行時刻は、通常モードからスリープモードに移行した時刻を示す。復帰予定時刻は、スリープモードから通常モードに移行する予定時刻を示す。スリープモードに移行してから一定時間が経過したことを復帰要因としない場合には、処理部１１０により復帰予定時刻に所定の初期値（例えば、「０」）が設定される。
　なお、電子装置１００は、ステータス情報、復帰要因情報および設定情報を同じレジスタ（２１５）に保持しているが、これらを複数のレジスタに分散して保持してもよい。
　［復帰操作検出回路の構成例］
　図５は、第１の実施の形態における復帰操作検出回路４００の一構成例を示す回路図である。この復帰操作検出回路４００は、ＡＮＤゲート４１０と、ＯＲゲート４１１と、セレクタ４１２および４１３と、エッジ抽出波形整形回路４４０および４１４と、レベル検出回路４６０とシュミットインバータ４１５とを備える。また、復帰操作検出回路４００は、フィルタ４２０および４３０と、抵抗４１６および４１８とを備える。フィルタ４２０は、コンデンサ４２１および抵抗４２２を備えるローパスフィルタである。また、フィルタ４３０は、コンデンサ４３１および抵抗４３２を備えるローパスフィルタである。これらのローパスフィルタにより、復帰操作信号においてノイズが除去され、ノイズによる誤動作を防止することができる。
　また、復帰操作検出回路４００には、復帰スイッチ１４２を接続するための端子としてプルアップ側入力端子およびプルダウン側入力端子が設けられる。これらの入力端子のうち、いずれかに復帰スイッチ１４２が接続され、他方の入力端子は、例えば、オープンの状態で用いられる。なお、復帰スイッチ１４２を接続しない方の端子は、その端子電圧をハイレベル（プルアップ）またはローレベル（プルダウン）の状態に固定してもよい。図５においては、例えば、プルアップ側入力端子に復帰スイッチ１４２が接続されている。
　抵抗４１６の一端は、プルアップ側入力端子およびフィルタ４２０に接続され、他端は接地される。
　フィルタ４２０は、復帰操作信号のノイズを低減してレベル検出回路４６０に供給するものである。
　レベル検出回路４６０は、フィルタ４２０からの復帰操作信号のレベルが一定のレベル閾値Ｌｔｈを超えるか否かを検出するものである。このレベル検出回路４６０は検出結果を示すレベル検出信号をエッジ抽出波形整形回路４４０およびセレクタ４１２に供給する。
　エッジ抽出波形整形回路４４０は、レベル検出信号の立上りエッジを抽出し、そのエッジから一定期間に亘ってハイレベルの信号をエッジ抽出信号として生成するものである。このエッジ抽出波形整形回路４４０は、エッジ抽出信号をセレクタ４１２に供給する。
　セレクタ４１２は、プルアップ側トリガ選択フラグの値に応じて、エッジ抽出信号およびレベル検出信号のいずれかを選択してＯＲゲート４１１に選択信号として出力するものである。このセレクタ４１２は、プルアップ側トリガ選択フラグがハイレベル（エッジトリガ検出）の場合にエッジ抽出信号を選択し、ローレベル（レベルトリガ検出）の場合にレベル検出信号を選択する。
　プルダウン側において抵抗４１８の一端は電源に接続され、他端はプルダウン側入力端子およびフィルタ４３０に接続される。フィルタ４３０は、復帰操作信号のノイズを低減してシュミットインバータ４１５に供給するものである。
　シュミットインバータ４１５は、異なる２つのレベル閾値ＬｔｈＨおよびＬｔｈＬに基づいて復帰操作信号を反転するものである。入力信号（復帰操作信号）がレベル閾値ＬｔｈＨを超えると、シュミットインバータ４１５はローレベルのレベル検出信号を出力する。また、入力信号がレベル閾値ＬｔｈＬを下回ると、シュミットインバータ４１５はハイレベルのレベル検出信号を出力する。ここで、レベル閾値ＬｔｈＨは、ＬｔｈＬより高い値に設定される。このように、出力がローレベルへ遷移する場合と、ハイレベルへ遷移する場合とにおいて異なる閾値でシュミットインバータ４１５が動作することにより、復帰操作信号の検出において、チャタリングを防止することができる。
　エッジ抽出波形整形回路４１４の構成は、エッジ抽出波形整形回路４４０と同様である。セレクタ４１３は、プルダウン側トリガ選択フラグの値に応じて、エッジ抽出信号およびレベル検出信号のいずれかを選択してＯＲゲート４１１に選択信号として出力するものである。このセレクタ４１３は、プルダウン側トリガ選択フラグがハイレベル（エッジトリガ検出）の場合にエッジ抽出信号を選択し、ローレベル（レベルトリガ検出）の場合にレベル検出信号を選択する。
　ＯＲゲート４１１は、セレクタ４１２および４１３のそれぞれからの選択信号の論理和をＡＮＤゲート４１０に出力するものである。
　ＡＮＤゲート４１０は、ＯＲゲート４１１からの信号と、操作検出イネーブルとの論理積の信号を復帰操作検出フラグとして復帰要因レジスタ２１５に出力するものである。
　［レベル検出回路の構成例］
　図６は、第１の実施の形態におけるレベル検出回路４６０の一構成例を示す回路図である。このレベル検出回路４６０は、抵抗４６３および４６４と、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ４６２、４６５および４６６と、シュミットインバータ４６１とを備える。ＭＯＳトランジスタ４６２として、例えば、Ｐ型のトランジスタが用いられ、ＭＯＳトランジスタ４６５および４６６として、例えば、Ｎ型のトランジスタが用いられる。
　抵抗４６４とＭＯＳトランジスタ４６５および４６６とは、電源と接地端子との間に直列に挿入される。ＭＯＳトランジスタ４６６のゲートには、操作検出イネーブルが入力され、ＭＯＳトランジスタ４６５のゲートには、フィルタ４２０からの操作操作信号が入力される。また、抵抗４６４とＭＯＳトランジスタ４６５との接続点は、抵抗４６３およびシュミットインバータ４６１に接続される。
　ＭＯＳトランジスタ４６２は、電源と抵抗４６３との間に挿入される。このＭＯＳトランジスタ４６２のゲートは、シュミットインバータ４６１の出力端子に接続される。
　抵抗４６３の一端は、ＭＯＳトランジスタ４６２に接続され、他端は、シュミットインバータ４６１と抵抗４６４およびＭＯＳトランジスタ４６５の接続点とに接続される。
　シュミットインバータ４６１の入力端子は、抵抗４６３と、抵抗４６４およびＭＯＳトランジスタ４６５の接続点とに接続され、出力端子は、ＭＯＳトランジスタ４６２およびエッジ抽出波形整形回路４４０に接続される。
　このような構成により、レベル検出回路４６０は、電源管理集積回路２００の電源電圧（ＶＤＤ）よりも低い電圧の復帰操作信号の入力を検出することができる。また、操作検出イネーブルがローレベルの場合にＭＯＳトランジスタ４６６がオフ状態になって、レベル検出信号をローレベルに固定する。これにより、復帰操作信号の検出を行わない場合に、消費電流を低減することができる。
　［エッジ抽出波形整形回路の構成例］
　図７は、第１の実施の形態におけるエッジ抽出波形整形回路４４０の一構成例を示す回路図である。このエッジ抽出波形整形回路４４０は、遅延部４４１および４４５と、フリップフロップ４４２、４４３、４４４および４４７と、ＡＮＤゲート４４６および４４８とを備える。
　フリップフロップ４４７は、クロック端子に入力された信号に同期して、入力端子Ｄに入力された信号を保持するものである。このフリップフロップ４４７は、入力端子Ｄ、出力端子Ｑ、反転出力端子、クロック端子およびクリア端子ＣＬを備えるＤ型フリップフロップである。クリア端子ＣＬにハイレベルが入力されると、フリップフロップ４４７は保持値を「０」に初期化する。また、フリップフロップ４４７は、クロック端子に入力された信号の立上りに同期して、入力端子の値により保持値を更新する。そして、フリップフロップ４４７は、出力端子Ｑから保持値を出力し、反転出力端子から保持値を反転した値を出力する。フリップフロップ４４２、４４３および４４４についても同様である。
　フリップフロップ４４７の入力端子Ｄには、検出回路イネーブルが入力され、クロック端子にはレベル検出回路４６０からのレベル検出信号が入力される。また、フリップフロップ４４７の出力端子Ｑからはエッジ抽出信号が、セレクタ４１２と、遅延部４４５と、フリップフロップ４４２、４４３および４４４とに出力される。フリップフロップ４４７のクリア端子ＣＬには、ＡＮＤゲート４４８からの信号を反転した信号が入力される。
　遅延部４４５は、フリップフロップ４４７からのエッジ抽出信号を遅延させてフリップフロップ４４４に入力するものである。この遅延部４４５は、フリップフロップ４４４のホールドタイムを確保するために設けられる。
　ＡＮＤゲート４４６は、操作検出イネーブルおよびクロック信号ＣＬＫの論理積をフリップフロップ４４２、４４３および４４４に供給するものである。
　フリップフロップ４４４の入力端子Ｄは遅延部４４５に接続され、出力端子Ｑは、フリップフロップ４４３に接続され、クロック端子はＡＮＤゲート４４６に接続される。また、フリップフロップ４４４のクリア端子ＣＬには、エッジ抽出信号を反転した信号が入力される。
　フリップフロップ４４３の入力端子Ｄはフリップフロップ４４４に接続され、出力端子Ｑは、フリップフロップ４４２に接続され、クロック端子はＡＮＤゲート４４６に接続される。また、フリップフロップ４４３のクリア端子ＣＬには、エッジ抽出信号を反転した信号が入力される。
　フリップフロップ４４２の入力端子Ｄはフリップフロップ４４３に接続され、反転出力端子は、遅延部４４１に接続され、クロック端子はＡＮＤゲート４４６に接続される。また、フリップフロップ４４２のクリア端子ＣＬには、エッジ抽出信号を反転した信号が入力される。
　遅延部４４１は、フリップフロップ４４２からの信号を遅延させて、帰還信号としてＡＮＤゲート４４８に帰還させるものである。この遅延部４４１は、フリップフロップ４４７のホールドタイムを確保するために設けられる。
　ＡＮＤゲート４４８は、遅延部４４１からの帰還信号と操作検出イネーブルとの論理積をフリップフロップ４４７に供給するものである。
　上述の構成により、レベル検出信号の立上りエッジから、クロック信号ＣＬＫが３回に亘って立ち上がるまでの期間に亘ってハイレベルの信号がエッジ抽出信号として生成される。これにより、クロック信号ＣＬＫに同期して動作する復帰要因レジスタ２１５は、エッジ抽出信号から生成された操作検出フラグを確実に取り込むことができる。また、ＡＮＤゲート４４６は、検出回路イネーブルがローレベルの際に、クロック信号ＣＬＫを通過させない。このため、処理部１１０が復帰操作検出イネーブルをローレベルに設定した（復帰操作信号の検出を行わない）場合に、エッジ抽出波形整形回路４４０はクロック信号ＣＬＫによりトグルする素子を最小限に抑えるため、消費電流を低減することができる。このように、必要のないときにクロック信号を止める回路（ＡＮＤゲート４４６）は、クロックゲーティング回路と呼ばれる。
　なお、エッジ抽出波形整形回路４４０は、３回以上の回数に亘ってクロック信号ＣＬＫが立ち上がるまでの期間に亘ってハイレベルの信号を生成してもよい。この場合には、ハイレベルの期間の長さに応じた段数のフリップフロップが設けられる。例えば、クロック信号ＣＬＫがｎ（ｎは３以上の整数）回立ち上がるまでの期間に亘ってハイレベルにする場合には、遅延部４４１と遅延部４４５との間のフリップフロップの段数をｎ段にすればよい。
［加速度センサ信号検出回路の構成例］
　図８は、第１の実施の形態における加速度センサ信号検出回路３００の一構成例を示す回路図である。この加速度センサ信号検出回路３００は、ＡＮＤゲート３１０、セレクタ３２０、エッジ抽出波形整形回路３３０、レベル検出回路３４０、フィルタ３５０、抵抗３６０を備える。
　図８におけるＡＮＤゲート３１０以外の回路の構成は、図５におけるセレクタ４１２、エッジ抽出波形整形回路４４０、レベル検出回路４６０、フィルタ４２０、抵抗４１６からなる回路と同様である。
　ＡＮＤゲート３１０は、セレクタ３２０からの選択信号と加速度検出イネーブルとの論理積を加速度検出フラグとして復帰要因レジスタ２１５に供給するものである。
　図９は、第１の実施の形態における電源管理集積回路２００の状態を説明するための図である。電源スイッチ１４１がオフ状態の場合には、電源管理集積回路２００内の回路の全てが停止し、オフ状態になる。
　また、電源スイッチ１４１がオン状態で通常モードに移行した場合には電源管理集積回路２００内の回路の全てが起動し、オン状態になる。そして、電源スイッチ１４１がオン状態でスリープモードに移行した場合には、電源供給部２１１、ＣＰＵイネーブル生成部２１２、および、通信部２１３が停止してオフ状態になり、残りの回路がオン状態になる。このように、スリープモードにおいては、処理部１１０が停止するほか、電源管理集積回路２００内の一部の回路も停止するため、通常モードと比較して消費電力を大幅に低減することができる。
　［電子装置の動作例］
　図１０は、第１の実施の形態における電源投入時の電子装置の動作の一例を示すシーケンス図である。ユーザの操作により電源スイッチ１４１がオン状態に移行すると（ステップＳ９０１）、電源管理集積回路２００は、処理部１１０への電源供給を開始し（ステップＳ９０２）、ＣＰＵイネーブルをハイレベルにする（ステップＳ９０３）。
　ＣＰＵイネーブルがハイレベルに制御されると、処理部１１０は、ブート処理を実行し（ステップＳ９０４）、復帰要因情報送信命令により復帰要因情報およびステータス情報を電源管理集積回路２００から受信する（ステップＳ９０５）。この時点では、復帰要因情報およびステータス情報には初期値が設定されている。そして、処理部１１０は、通常モードに移行して、受信した情報に基づいて処理を行う（ステップＳ９０６）。
　図１１は、第１の実施の形態におけるスリープモードへの移行時の電子装置１００の動作の一例を示すシーケンス図である。この動作は、ユーザがスリープモードへ移行させるための操作を行った場合などに開始する。
　処理部１１０は、スリープモードへの移行を決定し（ステップＳ９１１）、ステータス情報および設定情報を生成して電源管理集積回路２００へ送信する（ステップＳ９１２）。電源管理集積回路２００は、受信したステータス情報等を保持する（ステップＳ９１４）。また、処理部１１０は、スリープ移行命令を生成して電源管理集積回路２００に送信し（ステップＳ９１３）、その命令を受信した電源管理集積回路２００は、ＣＰＵイネーブルをローレベルにする（ステップＳ９１５）。
　ＣＰＵイネーブルがローレベルになると、処理部１１０への電供供給は遮断され、全ての回路が停止する（ステップＳ９１６）。そして、電源管理集積回路２００は、処理部１１０への電源供給を停止する（ステップＳ９１７）。これにより、電子装置１００は、スリープモードに移行する。
　図１２は、第１の実施の形態における復帰時の電子装置１００の動作の一例を示すシーケンス図である。この動作は、スリープモードに移行し、復帰要因のいずれかが発生したときに開始する。
　電源管理集積回路２００は、復帰要因が発生したことを検出し（ステップＳ９２１）、その復帰要因に対応するフラグを復帰要因レジスタ２１５に保持する（ステップＳ９２２）。そして、電源管理集積回路２００は、処理部１１０への電源供給を開始し（ステップＳ９２３）、ＣＰＵイネーブルをハイレベルにする（ステップＳ９２４）。
　ＣＰＵイネーブルがハイレベルになると、処理部１１０は、ブート処理を行う（ステップＳ９２５）。そして、処理部１１０は、復帰要因情報送信命令により復帰要因情報およびステータス情報を電源管理集積回路２００から受信する（ステップＳ９２６）。そして、処理部１１０は、通常モードに移行して復帰要因に応じた処理を実行し、リセット信号を送信する（ステップＳ９２７）。このリセット信号により、復帰要因レジスタ２１５が初期化される（ステップＳ９２８）。
　図１３は、第１の実施の形態におけるエッジトリガ検出時の電子装置の動作の一例を示すタイミングチャートである。スリープモードにおける時刻Ｔ１において、復帰スイッチ１４２がオン状態に移行したものとする。ここで、時刻Ｔ１は、クロック信号ＣＬＫが立ち上がるタイミング以外の期間であるものとする。また、復帰スイッチ１４２を押下した時間は非常に短く、時刻Ｔ１の次にクロック信号ＣＬＫが立ち上がる時刻Ｔ２の前に、復帰スイッチ１４２がオフ状態に移行したものとする。
　エッジ抽出波形整形回路４４０は、その復帰操作信号の立上りエッジから、クロック信号ＣＬＫが３回立ち上がるまでの間に亘って、ハイレベルの信号をエッジ抽出信号として生成する。この結果、復帰操作信号が立ち上がった時刻Ｔ１から、そのＴ１以降にクロック信号ＣＬＫが３回立ち上がった時刻Ｔ４までの期間に亘ってハイレベルのエッジ抽出信号（内部信号）が生成される。
　また、復帰要因レジスタ２１５は、クロック信号ＣＬＫに同期して、エッジ抽出信号から生成された復帰操作検出フラグを取り込んで保持する。例えば、Ｔ１以降に時刻Ｔ２でクロック信号ＣＬＫが立ち上がると、復帰要因レジスタ２１５は、ハイレベルの復帰操作検出フラグを取り込んで保持する。このフラグにより時刻Ｔ３に電子装置１００は、スリープモードに移行する。
　そして、処理部１１０が時刻Ｔ５でリセット信号を供給すると、復帰要因レジスタ２１５は、復帰操作検出フラグをローレベルに初期化する。
　このように、エッジトリガ検出では操作信号の入力時からクロック信号ＣＬＫが一定回数立ち上がるまでの期間に亘って、エッジ抽出波形整形回路４４０が内部信号（エッジ抽出信号）を生成する。このため、その後段の復帰要因レジスタ２１５は、その内部信号に基づく復帰操作検出フラグを確実に取り込むことができる。これにより、クロック信号ＣＬＫの立上りと異なるタイミングで復帰操作信号が入力された場合であっても、電源管理集積回路２００は、その復帰信号の入力を確実に検出して誤検出を抑制することができる。
　図１４は、第１の実施の形態におけるレベルトリガ検出時の電子装置１００の動作の一例を示すタイミングチャートである。スリープモードにおける時刻Ｔ６において、復帰スイッチ１４２がオン状態に移行したものとする。ここで、時刻Ｔ６は、クロック信号ＣＬＫが立ち上がるタイミング以外の期間であるものとする。また、時刻Ｔ６の次にクロック信号ＣＬＫが立ち上がる前に、復帰スイッチ１４２がオフ状態に移行したものとする。
　レベル検出回路４６０は、復帰操作信号のレベルが一定より高いか否かを検出し、時刻Ｔ６でレベル検出信号を生成する。
　また、復帰要因レジスタ２１５は、クロック信号ＣＬＫに同期して、レベル検出信号から生成された復帰操作検出フラグを取り込んで保持する。時刻Ｔ６は、クロック信号ＣＬＫの立上りのタイミングと異なるため、この時刻Ｔ６ではハイレベルのレベル検出フラグが取り込まれない。
　次にクロック信号ＣＬＫが立ち上がった時刻Ｔ７の直前に復帰スイッチ１４２がオン状態に移行し、その時刻Ｔ７の直後にオフ状態に遷移したものとする。この場合にレベル検出回路４６０は、時刻Ｔ７の前後でハイレベルのレベル検出信号を生成する。また、時刻Ｔ７は、クロック信号ＣＬＫの立上りのタイミングであるため、復帰要因レジスタ２１５は、ハイレベルの復帰操作検出フラグを取り込んで保持する。
　このように、レベルトリガ検出ではクロック信号ＣＬＫの立上りと異なるタイミング（時刻Ｔ６など）で操作信号が入力された場合に、電子装置１００は、その入力を検出することができない。しかしながら、エッジ抽出波形整形回路４４０を動作させる必要はなくなる。このため、例えば、図７のトリガゲーティング（ＡＮＤゲート４４６）にさらにトリガ選択フラグを入力する構成とすれば、エッジ抽出波形整形回路４４０のクロック信号ＣＬＫに同期した動作を停止させて消費電力を低減することができる。したがって、処理部１１０は、例えば、電子装置１００のバッテリの残量が所定量より低い場合に消費電力低減のためにレベルトリガ検出を設定し、そうでない場合にはエッジトリガ検出を設定すればよい。
　図１５は、第１の実施の形態における処理部１１０の動作の一例を示すフローチャートである。この動作は、ハイレベルのＣＰＵイネーブルを処理部１１０が受信した場合、または、電源スイッチ１４１がオン状態に操作された場合に開始する。開始時点で電子装置１００は通常モードに移行する。
　処理部１１０は、ブート処理を実行し（ステップＳ９５１）、ステータス情報および復帰要因情報を復帰要因レジスタ２１５から受信する（ステップＳ９５２）。そして、処理部１１０は、復帰要因情報内の加速度検出フラグが「１」であるか否かを判断する（ステップＳ９５３）。加速度検出フラグが「１」の場合に（ステップＳ９５３：Ｙｅｓ）、処理部１１０は、歩数の計数などの処理を実行する（ステップＳ９５４）。なお、処理部１１０は、ステップＳ９５４で、歩数の計数以外の処理、例えば、ＧＰＳ（Global Positioning System）モジュールからの受信情報に基づいて位置情報を取得する処理を行ってもよい。
　一方、加速度検出フラグが「０」の場合に（ステップＳ９５３：Ｎｏ）、処理部１１０は、タイムアップフラグが「１」であるか否かを判断する（ステップＳ９５５）。タイムアップフラグが「１」である場合に（ステップＳ９５５：Ｙｅｓ）、処理部１１０は、アラームを出力する（ステップＳ９５６）。
　一方、タイムアップフラグが「０」である場合に（ステップＳ９５５：Ｎｏ）、処理部１１０は、操作検出フラグが「１」であるか否かを判断する（ステップＳ９５７）。操作検出フラグが「１」の場合に（ステップＳ９５７：Ｙｅｓ）、処理部１１０は、ステータス情報に基づいて復帰前のステータスを復元する（ステップＳ９５８）。
　操作検出フラグが「０」の場合（ステップＳ９５７：Ｎｏ）、もしくは、ステップＳ９５４、Ｓ９５６、または、Ｓ９５８の後に、処理部１１０は、通常モードからスリープモードに移行させる移行要因が発生したか否かを判断する（ステップＳ９５９）。移行要因が発生しない場合に（ステップＳ９５９：Ｎｏ）、処理部１１０は、ステップＳ９５９を繰り返す。一方、移行要因が発生した場合に（ステップＳ９５９：Ｙｅｓ）、処理部１１０は、通常モードからスリープモードへ移行するためのスリープ移行処理を実行する（ステップＳ９６０）。ステップＳ９６０の後に処理部１１０は、動作を終了する。
　図１６は、第１の実施の形態におけるスリープ移行処理の一例を示すフローチャートである。処理部１１０は、ステータス情報および設定情報を生成して電源管理集積回路２００に送信し（ステップＳ９６１）、次いでスリープ移行命令を生成して送信する（ステップＳ９６２）。
　スリープモードにおいて処理部１１０は、ＣＰＵイネーブルが「１」であるか否かを判断する（ステップＳ９６３）。ＣＰＵイネーブルが「１」である場合に（ステップＳ９６３：Ｙｅｓ）、処理部１１０はステップＳ９６３を繰り返す。一方、ＣＰＵイネーブルが「０」になると（ステップＳ９６３：Ｎｏ）、処理部１１０への電源供給が遮断され、全ての回路が停止し（ステップＳ９６４）、スリープ移行処理を終了する。
　図１７は、第１の実施の形態における電源管理集積回路２００の動作の一例を示すフローチャートである。この動作は、電源スイッチ１４１がオン状態に操作されたときに開始する。
　電源管理集積回路２００は、処理部１１０への電源供給を開始する（ステップＳ９７１）。これにより、電子装置１００は通常モードに移行する。そして、電源管理集積回路２００は、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈを超えるとＣＰＵイネーブルを「１」にし（ステップＳ９７２）、処理部１１０に送信する（ステップＳ９７３）。また、電源管理集積回路２００は、ステータス情報および設定情報を処理部１１０から受信して保持する（ステップＳ９７４）。
　電源管理集積回路２００は、スリープ移行命令を処理部１１０から受信したか否かを判断する（ステップＳ９７５）。スリープ移行命令を受信した場合に（ステップＳ９７５：Ｙｅｓ）、電源管理集積回路２００は、ＣＰＵイネーブルを「０」にし（ステップＳ９７６）、処理部１１０に送信する（ステップＳ９７７）。そして、電源管理集積回路２００は、処理部１１０への電源供給を停止する（ステップＳ９７８）。これにより、電子装置１００はスリープモードに移行する。スリープモードにおいて、電源管理集積回路２００は、復帰要因を検出するための復帰要因検出処理を実行する（ステップＳ９８０）。
　スリープ移行命令を受信していない場合（ステップＳ９７５：Ｎｏ）、または、ステップＳ９８０の後に電源管理集積回路２００は、ステップＳ９７５以降を繰り返し実行する。
　図１８は、第１の実施の形態における復帰要因検出処理の一例を示すフローチャートである。電源管理集積回路２００は、いずれかの復帰要因の発生を検出したか否かを判断する（ステップＳ９８１）。復帰要因がいずれも発生していない場合に（ステップＳ９８１：Ｎｏ）、電源管理集積回路２００は、ステップＳ９８１を繰り返す。一方、いずれかの復帰要因が生じた場合に（ステップＳ９８１：Ｙｅｓ）、電源管理集積回路２００は、発生した復帰要因を示すフラグを保持し（ステップＳ９８２）、処理部１１０への電源供給を開始する（ステップＳ９８３）。電源管理集積回路２００は、出力電圧ＶＯＵＴが閾値電圧Ｖｔｈを超えるとＣＰＵイネーブルを「１」にし（ステップＳ９８４）、処理部１１０に送信する（ステップＳ９８５）。これにより、電子装置１００はスリープモードから通常モードに移行する。ステップＳ９８５の後に電源管理集積回路２００は、復帰要因検出処理を終了する。
　このように、本技術の第１の実施の形態によれば、電源管理集積回路２００が復帰要因ごとに発生の有無を判定するため、スリープモードにおいて処理部１１０が復帰要因の有無を判定する必要がなくなり、処理部１１０の電源を遮断することができる。これにより、スリープモードにおいて処理部１１０が復帰要因の有無を判定する構成と比較して、電子装置１００の消費電力を低減することができる。また、電源管理集積回路２００が復帰要因情報を保持しておき、その復帰要因情報を復帰要因情報送信命令に応じて送信するため、処理部１１０が復帰要因情報送信命令を出力するまでに時間を要しても処理部１１０は復帰要因情報を確実に取得することができる。
　＜２．変形例＞
　上述の第１の実施の形態では、電源管理集積回路２００は、１つのセンサ（加速度センサ１３０）からの信号入力の有無を復帰要因として検出していたが、複数のセンサを備え、センサごとに信号入力の有無を検出してもよい。第１の実施の形態の変形例における電源管理集積回路２００は、複数のセンサのそれぞれについて信号入力の有無を検出する点において第１の実施の形態と異なる。
　図１９は、本技術の第１の実施の形態の変形例における電子装置１００の一構成例を示すブロック図である。この変形例の電子装置１００は、脈拍センサ１３１をさらに備える点において第１の実施の形態と異なる。
　脈拍センサ１３１は、ユーザの脈拍の有無を検出するものである。この脈拍センサ１３１は、検出結果を示す脈拍センサ信号を電源管理集積回路２００に送信する。なお、電子装置１００に設けるセンサは、脈拍センサに限定されない。脈拍センサ１３１の代わりに、ジャイロセンサや温度センサなどを設けてもよい。また、電子装置１００に設けるセンサの個数は、２つに限定されず、３つ以上のセンサを設けてもよい。
　図２０は、第１の実施の形態の変形例における電源管理集積回路２００の一構成例を示すブロック図である。この変形例の電源管理集積回路２００は、脈拍センサ信号受信部２１７をさらに備える点において第１の実施の形態と異なる。
　脈拍センサ信号受信部２１７は、脈拍センサ信号を受信するものである。この脈拍センサ信号は、例えば、Ｉ２Ｃ／ＳＰＩの通信インターフェースを介して送受信される。脈拍センサ信号受信部２１７は、受信した脈拍センサ信号に基づいて、脈拍の検出結果を示す脈拍検出フラグを復帰要因レジスタ２１５に保持させる。この脈拍検出フラグには、例えば、脈拍があった場合にハイレベルが設定され、脈拍の無い場合にローレベルが設定される。なお、Ｉ２Ｃ／ＳＰＩの通信規格では、１つのマスタに複数のスレーブを接続することができるため、電子装置１００内の受信回路をマスタ、センサをスレーブとして、１つの受信回路で複数のセンサからの信号を受信することができる。このようにＩ２Ｃ／ＳＰＩを用いれば、センサの個数を増加させても受信回路を増加させなくてもよいため、規格上の上限までセンサを容易に追加することができ、電子装置１００の拡張性を向上させることができる。
　処理部１１０は、脈拍検出フラグにより復帰した場合に、例えば、脈拍の測定履歴を生成する処理や、その測定履歴をグラフにして表示部に表示する処理などを行う。
　図２１は、第１の実施の形態の変形例における復帰要因レジスタ２１５に保持されるデータの一例を示す図である。復帰要因情報は、脈拍検出フラグをさらに含む。また、設定情報は、脈拍検出設定情報をさらに含む。脈拍検出設定情報は、脈拍を検出するか否かを示す脈拍検出イネーブルや、脈拍を検出する期間を示す検出期間情報などを含む。
　このように、本技術の第１の実施の形態の変形例によれば、電源管理集積回路２００は、複数のセンサのそれぞれからの信号入力を復帰要因として判定するため、１つのセンサからの信号入力を復帰要因とする場合よりも多様な復帰要因で復帰することができる。また、電源管理集積回路２００は、Ｉ２Ｃ／ＳＰＩの通信規格を用いてセンサ信号を受信するため、受信回路を増加せずにセンサを追加することができ、拡張性を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）省電力モードから復帰させる復帰要因の発生の有無を判定して当該判定結果を示す復帰要因情報を生成する判定部と、
　前記復帰要因情報を保持する保持部と、
　前記復帰要因が発生すると前記処理部に前記電源を供給する電源供給部と、
　前記電源が供給された前記処理部が起動すると前記保持された復帰要因情報を前記処理部へ送信する通信部と
を具備する電源管理集積回路。
（２）前記判定部は、前記電源管理集積回路に所定の入力信号が入力された場合に前記複数の復帰要因のいずれかが発生したと判定する
前記（１）記載の電源管理集積回路。
（３）前記所定の入力信号は、センサから前記電源管理集積回路に入力された信号を含む
前記（２）記載の電源管理集積回路。
（４）前記所定の入力信号は、前記省電力モードから復帰させるスイッチの操作により生成された操作信号を含む
前記（２）または（３）記載の電源管理集積回路。
（５）前記判定部は、前記入力信号のレベルが一定より高いか否かを検出して当該検出結果を示す検出信号を生成する
前記（２）から（４）のいずれかに記載の電源管理修正回路。
（６）前記判定部は、前記検出信号の立上りエッジおよび立下りエッジの一方から所定の周期信号が一定回数立ち上がるまでの期間に亘って所定の内部信号を生成し、
　前記保持部は、前記所定の周期信号に同期して前記内部信号を含む前記復帰要因情報を保持する
前記（５）のいずれかに記載の電源管理集積回路。
（７）前記判定部は、Ｉ２Ｃ／ＳＰＩの通信規格を用いて前記入力信号を受信する
前記（２）から（６）のいずれかに記載の電源管理集積回路。
（８）前記判定部は、前記省電力モードに移行したときから一定の設定時間が経過したときに前記複数の復帰要因のいずれかが発生したと判定する
前記（１）から（７）のいずれかに記載の電源管理集積回路。
（９）前記判定部は、複数の復帰要因のそれぞれについて発生の有無を判定し、
　前記電源供給部は、前記複数の復帰要因のいずれかが発生すると前記電源を供給する
前記（１）から（７）のいずれかに記載の電源管理集積回路。
（１０）省電力モードから復帰させる復帰要因の発生の有無を判定して当該判定結果を示す復帰要因情報を生成する判定部と、
　前記復帰要因情報を保持する保持部と、
　前記復帰要因が発生すると前記処理部に前記電源を供給する電源供給部と、
　前記電源が供給された前記処理部が起動すると前記保持された復帰要因情報を前記処理部へ送信する通信部と
　前記電源が供給されると起動して前記復帰要因情報に基づいて所定の処理を行う処理部と
を具備する電子装置。
（１１）省電力モードから復帰させる復帰要因の発生の有無を判定して当該判定結果を示す復帰要因情報を生成する判定手順と、
　前記復帰要因情報を保持部に保持する保持手順と、
　前記複数の復帰要因のいずれかが発生すると前記処理部に前記電源を供給する電源供給手順と、
　前記復帰要因が発生すると前記処理部に前記電源を供給する電源供給部と、
　前記電源が供給された前記処理部が起動すると前記保持された復帰要因情報を前記処理部へ送信する通信手順と
を具備する電源管理集積回路の制御方法。
　１００　電子装置
　１１０　処理部
　１１１　リアルタイムクロック
　１１２　ＣＰＵ
　１１３　ＰＬＬコントローラ
　１１４　通信部
　１２０　ＲＯＭ
　１３０　加速度センサ
　１３１　脈拍センサ
　１４１　電源スイッチ
　１４２　復帰スイッチ
　２００　電源管理集積回路
　２１１　電源供給部
　２１２　ＣＰＵイネーブル信号生成部
　２１３　通信部
　２１４　計時部
　２１５　復帰要因レジスタ
　２１６　発振器
　２１７　脈拍センサ信号受信部
　３００　加速度センサ信号検出回路
　３１０、４１０、４４６、４４８　ＡＮＤゲート
　３２０、４１２、４１３　セレクタ
　３３０、４１４、４４０　エッジ抽出波形整形回路
　３４０、４６０　レベル検出回路
　３５０、４２０、４３０　フィルタ
　３５１、４２１、４３１　コンデンサ
　３５２、３６０、４１６、４１８、４２２、４３２、４６３、４６４　抵抗
　４００　復帰操作検出回路
　４１１　ＯＲゲート
　４１５、４６１　シュミットインバータ
　４４１、４４５　遅延部
　４４２、４４３、４４４、４４７　フリップフロップ
　４６２、４６５、４６６　ＭＯＳトランジスタ

Claims (11)

  1. 　省電力モードから復帰させる復帰要因の発生の有無を判定して当該判定結果を示す復帰要因情報を生成する判定部と、
    　前記復帰要因情報を保持する保持部と、
    　前記復帰要因が発生すると前記処理部に前記電源を供給する電源供給部と、
    　前記電源が供給された前記処理部が起動すると前記保持された復帰要因情報を前記処理部へ送信する通信部と
    を具備する電源管理集積回路。
  2. 　前記判定部は、前記電源管理集積回路に所定の入力信号が入力された場合に前記複数の復帰要因のいずれかが発生したと判定する
    請求項１記載の電源管理集積回路。
  3. 　前記所定の入力信号は、センサから前記電源管理集積回路に入力された信号を含む
    請求項２記載の電源管理集積回路。
  4. 　前記所定の入力信号は、前記省電力モードから復帰させるスイッチの操作により生成された操作信号を含む
    請求項２記載の電源管理集積回路。
  5. 　前記判定部は、前記入力信号のレベルが一定より高いか否かを検出して当該検出結果を示す検出信号を生成する
    請求項２記載の電源管理修正回路。
  6. 　前記判定部は、前記検出信号の立上りエッジおよび立下りエッジの一方から所定の周期信号が一定回数立ち上がるまでの期間に亘って所定の内部信号を生成し、
    　前記保持部は、前記所定の周期信号に同期して前記内部信号を含む前記復帰要因情報を保持する
    請求項５記載の電源管理集積回路。
  7. 　前記判定部は、Ｉ２Ｃ／ＳＰＩの通信規格を用いて前記入力信号を受信する
    請求項２記載の電源管理集積回路。
  8. 　前記判定部は、前記省電力モードに移行したときから一定の設定時間が経過したときに前記複数の復帰要因のいずれかが発生したと判定する
    請求項１記載の電源管理集積回路。
  9. 　前記判定部は、複数の復帰要因のそれぞれについて発生の有無を判定し、
    　前記電源供給部は、前記複数の復帰要因のいずれかが発生すると前記電源を供給する
    請求項１記載の電源管理集積回路。
  10. 　省電力モードから復帰させる復帰要因の発生の有無を判定して当該判定結果を示す復帰要因情報を生成する判定部と、
    　前記復帰要因情報を保持する保持部と、
    　前記復帰要因が発生すると前記処理部に前記電源を供給する電源供給部と、
    　前記電源が供給された前記処理部が起動すると前記保持された復帰要因情報を前記処理部へ送信する通信部と
    　前記電源が供給されると起動して前記復帰要因情報に基づいて所定の処理を行う処理部と
    を具備する電子装置。
  11. 　省電力モードから復帰させる復帰要因の発生の有無を判定して当該判定結果を示す復帰要因情報を生成する判定手順と、
    　前記復帰要因情報を保持部に保持する保持手順と、
    　前記複数の復帰要因のいずれかが発生すると前記処理部に前記電源を供給する電源供給手順と、
    　前記復帰要因が発生すると前記処理部に前記電源を供給する電源供給部と、
    　前記電源が供給された前記処理部が起動すると前記保持された復帰要因情報を前記処理部へ送信する通信手順と
    を具備する電源管理集積回路の制御方法。
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