JP3829442B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置 Download PDFInfo
- Publication number
- JP3829442B2 JP3829442B2 JP32639197A JP32639197A JP3829442B2 JP 3829442 B2 JP3829442 B2 JP 3829442B2 JP 32639197 A JP32639197 A JP 32639197A JP 32639197 A JP32639197 A JP 32639197A JP 3829442 B2 JP3829442 B2 JP 3829442B2
- Authority
- JP
- Japan
- Prior art keywords
- gain
- data
- input
- converter
- moving average
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、オーバーサンプリングを用いてΔΣ型のＡ／Ｄ変換を行う際に入力ゲインを調整して広いダイナミックレンジでＡ／Ｄ変換を行うのに好適なＡ／Ｄ変換装置に関する。
【０００２】
【従来の技術】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換器においては、その精度を向上する目的で、いわゆるフローティング方式が採用されることがある。このフローティング方式のＡ／Ｄ変換器にあっては、変換後のデジタル信号に基づいて、入力アナログ信号のゲインを調整する。図１１に、従来のフローティング方式に係わるＡ／Ｄ変換システムのブロック図を示す。
【０００３】
この図において、１００は入力アナログ信号Ｓinが供給される入力ゲインコントロール回路であって、制御信号Ｃに基づいて入力ゲインを調整する。２００は、入力ゲインコントロール回路１００に接続されるＡ／Ｄ変換器であって、回路１００の出力信号をアナログ信号からデジタル信号に変換する。３００はＡ／Ｄ変換器２００の後段に設けられたＣＰＵであって、このＣＰＵ３００は、コントロールプログラムを図示せぬ作業用のメインメモリにロードして、このプログラムに基づいて、デジタル信号の値が所定範囲内になるように制御信号Ｃを生成する。
【０００４】
以上の構成により、入力アナログ信号Ｓinのレベルがある値を越えると、ＣＰＵ３００はこれを検知して入力ゲインを減少させるように制御信号Ｃを生成する。一方、入力アナログ信号Ｓinのレベルがある値を下回ると、ＣＰＵ３００はこれを検知して、入力ゲインを増加させるように制御信号Ｃを制御する。これにより、Ａ／Ｄ変換器２００の入力信号のレベルが所定範囲内になるように調整している。例えば、入力ゲインを４段階で切り換えるとすれば、８ビット精度のＡ／Ｄ変換器２００を用いて、１０ビット精度のＡ／Ｄ変換器を実現することできる。
【０００５】
【発明が解決しようとする課題】
ところで、このようなＡ／Ｄ変換システムにおいては、Ａ／Ｄ変換器２００の入力レベルを適正に保つためにＣＰＵ３００とプログラムを用いて制御信号Ｃを生成していたので、以下に述べる問題がある。
まず、入力ゲインを制御するために、ＣＰＵ３００とプログラムを格納するためのメモリが必要となり、構成が複雑になる。
また、ＣＰＵ３００で演算処理を行うため、制御信号Ｃの生成に時間がかかり、レスポンスが良くない。例えば、入力アナログ信号が急峻に立ち上がった場合に、演算処理に時間がかかると、入力アナログ信号の変化に追随して制御信号Ｃを生成することができず、信号波形がクリップされてしまうことがある。
また、Ａ／Ｄ変換器２００の出力ビット数を増やした場合、ＣＰＵ３００の演算処理に負荷が生じる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、簡易な構成で、入力アナログ信号の入力ゲインを適切に切り換えることにより、広いダイナミックレンジを確保できるＡ／Ｄ変換装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載の発明にあっては、入力信号のゲインを制御信号に基づいて調整する入力ゲイン調整部と、前記入力ゲイン調整部によってゲイン調整された前記入力信号を予め定められたオーバーサンプリング周波数でオーバーサンプリングし、１ビットのデータに変換して出力するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から連続して出力されるｎ個のデータの移動平均を示す移動平均データを算出する移動平均算出部と、前記移動平均算出部によって算出された移動平均データに基づいて、ゲイン調整された前記入力信号のレベルが一定の範囲内に収まるように前記制御信号を生成するゲインコントロール部とを備え、前記ｎの値は、前記移動平均データに含まれるノイズ成分の最大値が前記Ａ／Ｄ変換部の量子化雑音の半分以下となるように、前記オーバーサンプリング周波数と、前記入力信号の信号帯域を用いて求められた数値よりも大きい整数値に設定されていることを特徴とする。
【０００８】
また、請求項２に記載の発明にあっては、入力信号のゲインを制御信号に基づいて調整する入力ゲイン調整部と、前記入力ゲイン調整部によってゲイン調整された前記入力信号をオーバーサンプリングし、１ビットのデータに変換して出力するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から出力されたデータに基づいて、前記入力信号の波高値を検出する検出部と、前記検出部によって検出された波高値に基づいて、ゲイン調整された前記入力信号のレベルが一定の範囲内に収まるように前記制御信号を生成するゲインコントロール部と、前記制御信号に基づいて生成された前記データの重み付け係数を記憶する記憶部とを備え、前記ゲインコントロール部は、ゲインを下げる方向には応答性を速く、ゲインを上げる方向には応答性を遅くするように前記制御信号を生成し、当該Ａ／Ｄ変換装置の後段に設けられたデータ処理回路において、前記Ａ／Ｄ変換部から出力されるデータと、当該データに対応して前記記憶手段に記憶されている重み付け係数とに基づいて、多ビットのデジタルデータを生成することを特徴とする。
【０００９】
また、請求項３に記載の発明にあっては、入力信号のゲインを制御信号に基づいて調整する入力ゲイン調整部と、前記入力ゲイン調整部によってゲイン調整された前記入力信号をオーバーサンプリングし、１ビットのデータに変換して出力するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から出力されたデータの移動平均を示す移動平均データを算出する移動平均算出部と、前記移動平均算出部によって算出された移動平均データに基づいて、ゲイン調整された前記入力信号のレベルが一定の範囲内に収まるように前記制御信号を生成するゲインコントロール部とを備え、前記ゲインコントロール部は、ゲインを下げる方向には応答性を速く、ゲインを上げる方向には応答性を遅くするように前記制御信号を生成することを特徴とする。
【００１１】
また、請求項４に記載の発明にあっては、前記制御信号に基づいて生成された前記データの重み付け係数を記憶する記憶部を備え、当該Ａ／Ｄ変換装置の後段に設けられたデータ処理回路において、前記Ａ／Ｄ変換部から出力されるデータと、当該データに対応して前記記憶手段に記憶されている重み付け係数とに基づいて、多ビットのデジタルデータを生成することを特徴とする。
【００１２】
【発明の実施の形態】
１．実施形態の構成
以下、図面を参照しつつ、本発明の一実施形態に係わるΔΣ型Ａ／Ｄ変換器の構成を説明する。
１−１：全体構成
まず、本実施形態に係わるΔΣ型Ａ／Ｄ変換器のブロック図を図１に示す。図において、１はゲインコントロール付きＡ／Ｄ変換器であって、入力アナログ信号Ｓinのレベルを調整する入力ゲイン調整部と１ビットＡ／Ｄ変換器から構成される。この１ビットＡ／Ｄ変換器においては、オーバーサンプリングを行うことにより、シェーピングノイズを加えつつ１ビットのビットストリームデータＤを生成している。例えば、入力アナログ信号Ｓinの帯域が、２４ＫＨｚであったとすると、６ＭＨｚあるいは１２ＭＨｚといったサンプリング周波数でＡ／Ｄ変換を行う。
【００１３】
次に、２はゲインコントロール回路であって、ビットストリームデータＤに基づいて、ゲイン調整された入力アナログ信号Ｓinの波高値を検出する。すなわち、この例にあっては、１ビットのビットストリームデータＤを多ビットのデータに変換することなく、ビットストリームデータＤからゲイン調整された入力アナログ信号Ｓinの波高値を直接検出している。このため、多ビットへの変換処理を省略することができる。また、ゲインコントロール回路２は検出された波高値に基づいて、入力ゲインを制御する制御信号CONTを生成し、制御信号CONTをゲインコントロール付きＡ／Ｄ変換器１に供給する。
【００１４】
次に、３は重み付けレジスタであって、そこにはビットストリームデータＤと制御信号CONTが供給されるようになっており、制御信号CONTに基づいて入力ゲインに対応した重み付け係数Ｋが格納される。
【００１５】
以上の構成により、ゲインコントロール付きＡ／Ｄ変換器１が入力アナログ信号ＳinをオーバーサンプリングしてビットストリームデータＤを生成すると、ゲインコントロール回路２は、ビットストリームデータＤに基づいてゲイン調整された入力アナログ信号Ｓinの波高値を検出し、これに基づいて制御信号CONTを生成する。ゲインコントロール付きＡ／Ｄ変換器１は、この制御信号CONTに基づいて、入力アナログ信号Ｓinのフロントエンドにおける入力ゲインを調整する。これにより、入力アナログ信号Ｓinのレベルが大きくなると入力ゲインが下げられ、入力アナログ信号Ｓinのレベルが小さくなると入力ゲインが上げられ、この結果、Ａ／Ｄ変換される信号のレベルが一定の範囲内に収まるようになる。
【００１６】
１−２：ゲインコントロール付きＡ／Ｄ変換器の構成
次に、ゲインコントロール付きＡ／Ｄ変換器１の構成例について、３つの態様を取り上げ説明する。
１−２−１：第１の態様
第１の態様は、フィードバック抵抗の値を切り換えることにより、ゲインの調整を行うものである。図２は、第１の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。同図に示すようにゲインコントロール付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレータ１１５、抵抗１１１，１１４，１１６〜１１９、コンデンサ１１２，１１３、スイッチ１２０，１２１から構成される。
【００１７】
オペアンプ１１０の負入力端子には、抵抗１１１を介して入力アナログ信号Ｓinが供給され、また、その正入力端子には基準電圧Ｖrefが供給されるようになっている。また、オペアンプ１１０の負入力端子と出力端子との間には、コンデンサ１１２，１１３が接続されており、さらに、コンデンサ１１２とコンデンサ１１３の接続点は、抵抗１１４を介して接地されている。したがって、オペアンプ１１０、コンデンサ１１２，１１３および抵抗１１１，１１４は２次のローパスフィルタを構成している。
【００１８】
また、オペアンプ１１０の出力端子は、コンパレータ１１５の入力端子と接続されている。コンパレータ１１５は、クロック信号ＣＫに同期して、入力された信号のレベルを所定のスッレッシュホールドレベルと比較して１ビットのビットストリームデータＤを生成する。このビットストリームデータＤの出力は、最終的に出力されるデジタル信号のサンプリング周波数のＮ倍のビットレート（例えば、６４倍、１２８倍）で行われる。なお、この例では、ビットストリームデータＤを用いて、各種の波形処理が行われるが、最終的には、デシメーションフィルタ（図示せず）によって、ビットストリームデータＤを多ビットのデジタル信号に変換するとともに間引き処理を施して、サンプリング周波数に対応したデジタル信号として出力されるようになっている。
【００１９】
また、スイッチ１２１の端子１２１ａには、正の基準電圧（例えば、５Ｖ）が供給され、一方、その端子１２１ｂには、負の基準電圧（例えば、０Ｖ）が供給されるようになっている。また、スイッチ１２１の切換動作は、その制御端子に供給されるビットストリームデータＤによって制御される。具体的には、ビットストリームデータＤが「１」を示す場合には端子１２１ａが選択され、一方、ビットストリームデータＤが「０」を示す場合には端子１２１ｂが選択されるようになっている。これにより、ビットストリームデータＤの値に応じて正または負の基準電圧が選択される。
【００２０】
また、スイッチ１２０は、スイッチ１２０Ａ〜１２０Ｄから構成されており、スイッチ１２０Ａ〜１２０Ｄの一方の各端子は、抵抗１１６〜１１９に各々接続されており、他方の各端子はスイッチ１２１の端子１２１ｃと接続されている。また、スイッチ１２０Ａ〜１２０Ｄの開閉動作は、制御信号CONTによって制御されるようになっている。ここで、抵抗１１６〜１１９の抵抗値の比は、１：２：４：８になるように設定されている。したがって、制御信号CONTによって、フィードバック抵抗の抵抗値を切り換えることができ、コンパレータ１１５に入力される信号のゲインを調整することが可能となる。この例では、スイッチ１２０Ａ〜１２０Ｄの開閉動作を適宜制御することにより、１６段階のゲイン調整が可能となる。
【００２１】
以上の構成により、制御信号CONTによって、入力アナログ信号Ｓinを増幅するゲインを切り換えつつ、オーバーサンプリングを行って、２次のノイズシェーピングを施すことが可能となる。
【００２２】
１−２−２：第２の態様
第２の態様は、帰還電流の値を切り換えることにより、重み付けを切り換えるものである。
図３は、第２の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。同図に示すようにゲインコントロール付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレータ１１５、抵抗１１１，１１４、コンデンサ１１２，１１３、制御部１２２、電流切換部１２３から構成されている。
【００２３】
制御部１２２は、ビットストリームデータＤと制御信号CONTに基づいて、電流切換信号ａ〜ｄ，／ａ〜／ｄを生成する。なお、バーの記号として「／」を用いることにする。具体的には、ビットストリームデータＤが「１」であるならば、制御信号CONTに応じて電流切換信号ａ〜ｄの少なくとも１つをアクティブとし、ビットストリームデータＤが「０」であるならば、制御信号CONTに応じて電流切換信号／ａ〜／ｄの少なくとも１つをアクティブとしている。
【００２４】
また、電流切換部１２３は電流源Ｉoutと、ＰチャンネルＦＥＴｐ１〜ｐ９とＮチャンネルＦＥＴｎ１〜ｎ９から構成されている。ＰチャンネルＦＥＴｐ１とｐ２〜ｐ５はカレントミラー回路を構成しており、また、ＮチャンネルＦＥＴｎ１とｎ２〜ｎ５も同様にカレントミラー回路を構成している。ここで、ＰチャンネルＦＥＴｐ１のゲート幅と、ＰチャンネルＦＥＴｐ２〜ｐ５の各ゲート幅は、例えば、１：１：２：４：８の比率となるように形成され、また、ＮチャンネルＦＥＴｎ１のゲート幅と、ｎチャンネルＦＥＴｎ２〜ｎ５の各ゲート幅は、例えば、１：１：２：４：８の比率となるように形成される。カレントミラー回路においては、ゲート幅に応じた電流が流れるので、電流源Ｉoutを流れる電流値をｉとすれば、ＰチャンネルＦＥＴｐ２〜ｐ５に流れる電流値は、各々ｉ，２ｉ，４ｉ，８ｉとなる。また同様に、ＮチャンネルＦＥＴｎ２〜ｎ５に流れる電流値は、各々ｉ，２ｉ，４ｉ，８ｉとなる。
【００２５】
ところで、ＰチャンネルＦＥＴｐ６〜ｐ９とＮチャンネルＦＥＴｎ６〜ｎ９は、スイッチとして作用し、電流切換信号ａ〜ｄ，／ａ〜／ｄに応じて、オン状態とオフ状態が切り替わるようになっている。したがって、例えば、電流切換信号ｂをアクティブとし、他の電流切換信号を非アクティブにすると、２ｉの電流が電流切換部１２３から流れ出る。また、電流切換信号／ｂおよび／ｃをアクティブとし、他の電流切換信号を非アクティブにすれば、６ｉの電流が電流切換部１２３に流れ込む。このように、電流切換信号ａ〜ｄ，／ａ〜／ｄを適宜選択することにより、フィードバックする電流値を切り換えることができるから、入力ゲインを１６段階で調整可能である。
【００２６】
このようにして、第２の態様にあっては、制御信号CONTに基づいて、フィードバックする電流値を切り換えるようにしたので、入力アナログ信号Ｓinを増幅するゲインを切り換えつつ、オーバーサンプリングを行って、２次のノイズシェーピングを施すことが可能となる。
【００２７】
ところで、ゲインコントロール付きＡ／Ｄ変換器１をＩＣ化する場合、第１の態様では各種の抵抗を用意してこれを切り換えるため、ＩＣの内部に精度の良い抵抗を形成する必要がある。これらの抵抗に要するマスク面積はＦＥＴと比較して極めて大きい。したがって、第２の態様のように、ＦＥＴによって電流切換部１２３を構成し、電流をフィードバックすることによって、ゲインコントロール付きＡ／Ｄ変換器１全体のマスク面積を減少させることができる。
【００２８】
１−２−３：第３の態様
第３の態様は、帰還するパルスの数を切り換えることにより、重み付けを切り換えるものである。
図４は、第３の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。同図に示すようにゲインコントロール付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレータ１１５、抵抗１１１，１１４，１２４、コンデンサ１１２，１１３、パルス制御部１２５から構成されている。
【００２９】
ここで、パルス制御部１２５は、ビットストリームデータＤが「１」であるならば、正極性のパルスを制御信号CONTに応じた数だけ生成出力し、ビットストリームデータＤが「０」であるならば、負極性のパルスを制御信号CONTに応じた数だけ生成出力する。
【００３０】
例えば、クロック信号ＣＫが図５（ａ）に示すものであり、メインクロック信号ＣＫｍが図５（ｂ）に示すものであるとする。なお、メインクロック信号ＣＫｍは、図示せぬ水晶発振器で生成され、クロック信号ＣＫは、メインクロック信号ＣＫｍを分周することによって生成されるようになっている。したがって、クロック信号ＣＫとメインクロック信号ＣＫｍは同期している。ここで、制御信号CONTが「１」を示す場合には、パルス制御部１２５の出力信号は図５（ｃ）に示す波形となり、制御信号CONTが「２」を示す場合には、パルス制御部１２５の出力信号は図５（ｄ）に示す波形となる。すなわち、メインクロック信号ＣＫｍに同期したパルスが、制御信号CONTで指示される数だけフィードバックされる。
【００３１】
この場合、制御の対象となるのはパルスの数であり、個々のパルス幅は、メインクロック信号ＣＫｍのパルス幅によって定まる。メインクロック信号ＣＫｍは、上述したように水晶発振器で生成されるので、そのパルス幅は極めて精度がよい。したがって、この例によれば、フィードバック量を高い精度で制御することが可能となる。
【００３２】
このように、第３の態様にあっては、制御信号CONTに基づいて、フィードバックするパルス数を切り換えるようにしたので、入力アナログ信号Ｓinを増幅するゲインを切り換えつつ、オーバーサンプリングを行って、２次のノイズシェーピングを施すことが可能となる。
【００３３】
１−３：ゲインコントロール回路の構成
次に、ゲインコントロール回路２の構成を説明する。図６はゲインコントロール回路２のブロック図である。図において、２１０は、移動平均算出部であって、ビットストリームデータＤに基づいて、移動平均データＤ’を算出する。具体的には、ビットストリームデータＤのデータ値「１」を「１」に、そのデータ値「０」を「−１」に対応付けて、対応付けたｎ個の値を加算して移動平均データＤ’を生成している。
【００３４】
この例のように、２次のノイズシェーピングを施す１ビットＡ／Ｄ変換器において、入力アナログ信号Ｓinの信号帯域を２４ＫＨｚ、２５６倍のオーバーサンプリングを行うとすれば、ビットストリームデータＤの周波数特性は、図７に示すものとなる。図中の斜線部分はノイズ成分Ｓ（ｆ）であり、次式で与えられる。
【数１】
【００３５】
また、移動平均算出部２１０において、ｎ個のビットストリームデータＤに基づいて移動平均データＤ’を算出すれば、移動平均処理の伝達関数Ｈ（ｆ）は、次式で与えられる。
【数２】
【００３６】
したがって、移動平均データＤ’に含まれるノイズ成分Ｎ（ｆ）は、数１，数２より、次式で与えられる。
【数３】
【００３７】
ところで、ゲインコントロール回路２は、移動平均データＤ’のピーク値がＡＤ受信信号レベルの飽和レベルを越えるか否かを検出して、あるダイナミックレンジに収まるように制御信号CONTを生成するので、ノイズ成分Ｎ（ｆ）は、受信信号のピーク値の半分以下であればよい。ここで、１ビット量子化器の場合、信号の最大値は量子化雑音ｒと等しい。
したがって、ノイズ成分Ｎ（ｆ）は次式の条件を満たす必要がある。
【数４】
【００３８】
また、
｜ＳＩＮ（ｎｆ・２π／ｆｓ）｜＜１
｜ＳＩＮ4（ｎｆ／ｆｓ）｜＜１
であるから、数４から次式が導かれる。
ｎ＞１６ｆｓ／πｆ
ここで、ｆ＝ｆｓ／２のときノイズ成分Ｎ（ｆ）は最大値となるから、この値を上記した式に代入すると、
ｎ＞３２／π≒１０．２
となる。したがって、移動平均を算出する際に用いるビットストリームデータＤの個数ｎを１１以上に設定すれば良いことになる。
【００３９】
例えば、ｎ＝１６とした場合、０Ｈｚに対する２４ＫＨｚの減衰量は、０．１６％（−０．０１４ｄＢ）となる。この場合には、信号帯域（０Ｈｚ〜２４ＫＨｚ）の周波数特性を十分平坦に保ちつつ、ピーク値を検出することができる。そこで、この例にあっては、ｎ＝１６に設定し、移動平均算出部２１０は１６個のビットストリームデータＤに基づいて移動平均データＤ’を算出している。
【００４０】
このように、移動平均算出部２１０では、オーバーサンプリング周波数と入力アナログ信号Ｓinの信号帯域とに応じて、移動平均を算出する際の元になるビットストリームデータＤの個数ｎを設定したので、シェーピングノイズを十分抑圧するとともに入力アナログ信号Ｓinの信号帯域における周波数特性を平坦にすることができる。この結果、移動平均算出部２１０は、制御信号CONTを生成するのに十分な精度をもって、ゲイン調整された入力アナログ信号Ｓinの波高値を移動平均データＤ’として検出することができる。
【００４１】
次に、図６に示す２２０は最大値検出部であって、所定時間内の移動平均データＤ’の最大値を検出し、これを予め定められれた第１の閾値Ｒ１と比較する。そして、検出された最大値が第１の閾値Ｒ１より大きい場合には、ゲインダウンを指示する減衰制御信号Ｃ１を生成する。一方、検出された最大値が第１の閾値Ｒ１より小さい場合には、その値を出力する。ここで、第１の閾値Ｒ１は、入力アナログ信号Ｓinのスルーレートとゲインコントロール制御系の応答性とを考慮して定められており、飽和レベルよりも低い値に設定されている。
【００４２】
次に、２３０は最大値保持レジスタであって、最大値検出部２２０から出力される最大値を一定個数保持する。したがって、この最大値保持レジスタ２３０を参照すれば、過去の所定期間内における移動平均データＤ’の最大値変化を検知することができる。
【００４３】
次に、２４０は判定回路あって、ゲインアップを指示するか否かを判定する。具体的には、最大値レジスタ２３０の内容を読み出し、これを第２の閾値Ｒ２と比較することにより、一定時間、最大値が第２の閾値Ｒ２を越えることが無かった場合にのみ、ゲインアップを指示する増加制御信号Ｃ２を生成するとともに、最大値レジスタ２３０の内容をリセットする。一方、一定時間の内、最大値が第２の閾値Ｒ２を越えることがあった場合には、増加制御信号Ｃ２を生成することなく現在の入力ゲインを維持する。
【００４４】
すなわち、移動平均データＤ’の値が、ある時間連続して第２の閾値Ｒ２を下回った場合にのみ、増加制御信号Ｃ２が生成される。したがって、入力ゲインを減少させる場合は、第１の閾値Ｒ１を上回ると直ちにゲイン制御が行われ、一方、入力ゲインを増加させる場合には、所定時間連続して第２の閾値Ｒ２を下回るとゲイン制御が行われる。
【００４５】
このように、入力ゲインを減少させる方向と入力ゲインを増加させる方向で応答性を異なるように設定したのは、以下の理由による。まず、入力ゲインを減少させる場合には、ゲイン切換に伴うノイズが混入する可能性があるものの、入力アナログ信号Ｓinのレベルが大きすぎて、波形がクリップするといった不都合は生じない。一方、入力ゲインを増加させる場合に、ゲイン増加前と比較して大レベルの入力アナログ信号Ｓinが入来すると、信号波形がクリップしてしまう可能性がある。この場合には、ダイナミックレンジを越える情報は失われてしまうので、回復することができず、大きな歪みとなってしまう。そこで、この例にあっては、入力ゲインを減少させる方向の応答性は速くなるように減衰制御信号Ｃ１を生成し、一方、入力ゲインを増加させる方向の応答性は遅くなるように増加制御信号Ｃ２を生成し、これらの信号を制御信号CONTとして、ゲインコントロール付きＡ／Ｄ変換器１と重み付けレジスタ３とに出力している。
【００４６】
１−４：重み付けレジスタの構成
次に、重み付けレジスタ３について説明する。重み付けレジスタ３には、制御信号CONTが供給され、制御信号CONTに応じた重み付け係数Ｋが格納される。具体的には、初期状態で予め定められた重み付け係数Ｋが格納されており、制御信号CONTに応じて重み付け係数Ｋを変更するようになっている。
【００４７】
ここで、重み付け係数Ｋは入力ゲインＧの逆数として与えられる。すなわち。入力ゲインＧが大きくなれば重み付け係数Ｋは小さくなり、逆に、入力ゲインＧが小さくなれば重み付け係数Ｋは大きくなる。
【００４８】
したがって、重み付けレジスタ３を参照することによって、入力ゲインＧに応じた重み付け係数Ｋを検知できる。このため、本システムの後段に用いられるデータ処理回路においては、重み付けレジスタ３の内容を参照してデータ処理を行う。例えば、演算処理を重み付け係数Ｋに対して行って、処理済みの重み付け係数Ｋとこれに対応するビットストリームデータＤに基づいて、最終的に出力する多ビットのデジタルデータを生成することが行われる。
【００４９】
２．実施形態の動作
次に、本実施形態の動作を図面を参照しつつ説明する。図８は本実施形態に係わるΔΣ型Ａ／Ｄ変換器の動作を示すフローチャートである。
まず、ΔΣ型Ａ／Ｄ変換器に電源電圧が供給されると、ゲインコントロール付きＡ／Ｄ変換器１のゲイン切換および重み付けレジスタ３に格納される重み付け係数Ｋが、初期状態にプリセットされる（ステップＳ１）。この例にあっては、ゲインコントロール付きＡ／Ｄ変換器１においてゲイン切換をＧ１，Ｇ２，Ｇ３，Ｇ４（Ｇ１＜Ｇ２＜Ｇ３＜Ｇ４）といったように４段階で行うものとする。また、重み付け係数Ｋも４段階用意され、それらの値は、Ｋ１＝１／Ｇ１，Ｋ２＝１／Ｇ２，Ｋ３＝１／Ｇ３，Ｋ４＝１／Ｇ４とする。ここで、初期状態にあっては、例えば、入力ゲインＧ１と重み付け係数Ｋ１を選択する。このように、最小の入力ゲインを選択するのは、始めから入力アナログ信号Ｓinのレベルが大きい場合に、大きなゲインで増幅すると、波形がクリップされて情報が失われるおそれがあるが、最小の入力ゲインに設定しておけば、波形がクリップされることはなく確実にＡ／Ｄ変換が行われるからである。
【００５０】
次に、ゲインコントロール付きＡ／Ｄ変換器１は、入力ゲインＧ１で入力アナログ信号Ｓinを増幅するとともに、オーバーサンプリングを施してビットストリームデータＤを生成する（ステップＳ２）。この場合、２次のノイズシェーピングが行われ、ノイズ成分が入力アナログ信号Ｓinの周波数帯域よりも高域に発生する。例えば、２５６倍のオーバーサンプリングを行うものとすれば、図７に示すようにノイズ成分Ｓ（ｆ）は、ｆｓ／２(=6.144MHz)をピーク周波数とする特性を示す。
【００５１】
この後、ゲインコントロール回路２の内部に設けられた移動平均算出部２１０は、１６個のビットストリームデータＤに基づいて、移動平均データＤ’を算出する（ステップＳ３）。例えば、図９に示すようにビットストリームデータＤが、…Ｄ１，Ｄ２，Ｄ３，…Ｄ１６，Ｄ１７，Ｄ１８…といったように生成されるものとすると、時刻ｔ１においてはＤ１〜Ｄ１６に基づいて移動平均データＤ’が生成され、次の時刻ｔ２においてはＤ２〜Ｄ１７に基づいて移動平均データＤ’が生成され、さらに、時刻ｔ３においてＤ３〜Ｄ１８に基づいて移動平均データＤ’が生成される。すなわち、ビットストリームデータＤを１個づつずらしながら、１６個の平均値を算出する。
【００５２】
次に、移動平均データＤ’が最大値検出部２２０に供給されると、最大値検出部２２０は所定期間中の移動平均データＤ’に基づいてその最大値を検出し（ステップＳ４）、検出された最大値が第１の閾値Ｒ１を越えるか否かを判定する（ステップＳ５）。最大値が第１の閾値Ｒ１を越える場合は、判定結果はＹＥＳとなり、最大値検出部２２０は減衰制御信号Ｃ１を生成する。ただし、初期状態においては、入力ゲインの設定が最小の入力ゲインＧ１となるように設定されているので、入力アナログ信号Ｓinの増幅率は低く抑えられている。したがって、初期状態において最大値が第１の閾値Ｒ１を越えるようなことはなく、初期状態からある程度の時間が経過して、入力ゲインの値が、Ｇ２以上に切り換わった状態で減衰制御信号Ｃ１が生成される。
【００５３】
ここで、減衰制御信号Ｃ１がゲインコントロール付きＡ／Ｄ変換器１に供給されると、入力ゲインの切換処理がなされる（ステップＳ７）。この場合、検出された最大値が、第１の閾値Ｒ１を越えると直ちに入力ゲインを下げる方向にゲイン切換が行われるので、短時間のうちに入力アナログ信号Ｓinのレベルを減衰させることができる。したがって、入力アナログ信号Ｓinの波高値が急峻に立ち上がる場合であっても、信号波形がクリップされて情報が失われることはない。
【００５４】
また、減衰制御信号Ｃ１が重み付けレジスタ３に供給されると、そこに格納されている重み付け係数Ｋが更新され（ステップＳ８）、ステップＳ５に戻る。例えば、現在の重み付け係数ＫがＫ３である場合に、減衰制御信号Ｃ１が供給されると、重み付け係数がＫ３からＫ２に更新される。
【００５５】
一方、ステップＳ５において、最大値検出部２２０において、検出された最大値が第１の閾値Ｒ１を越えない場合には、判定結果はＮＯとなり、ステップＳ９に進んで、検出された最大値が最大値保持レジスタ２３０に格納される。
【００５６】
この後、判定回路２４０は、最大値保持レジスタ２３０の内容を参照し、所定時間継続して最大値が第２の閾値Ｒ２を下回ったか否かを判定する（ステップＳ１０）。所定時間継続して最大値が第２の閾値Ｒ２を下回った場合には、移動平均データＤ’の値が、継続して小レベルにとどまっていることになるので、急にそのレベルが大きくなる可能性は低く、むしろＳＮ比を改善するために、入力ゲインを大きな値に切り換えることが適切である。このため、判定回路２４０は、最大値保持レジスタ２３０の内容をリセットするとともに（ステップＳ１１）、増加制御信号Ｃ２を生成する（ステップＳ１２）。
【００５７】
この後、増加制御信号Ｃ２をゲインコントロール付きＡ／Ｄ変換器１が検知すると、入力ゲインが増大する方向にゲイン切換処理が行われるとともに（ステップＳ７）、重み付け係数Ｋの更新がなされ（ステップＳ８）、ステップＳ５に戻って、処理を繰り返す。また、ステップＳ１０において、所定時間継続して最大値が第２の閾値Ｒ２を下回らない場合には、判定結果はＮＯとなり、ステップＳ５に戻る。
【００５８】
例えば、移動平均データＤ’の最大値が図１０に示すものであり、増加制御信号Ｃ２を生成する条件である第２の閾値Ｒ２を下回る所定時間をＴｒとする。また、図に示す時刻ｔ４において入力ゲインＧ２が選択されているものとする。この例のように、時刻ｔ５において移動平均データＤ’の最大値が第２の閾値Ｒ２を下回り、この状態が維持されたまま所定時間Ｔｒ経過して時刻ｔ６に至ると、判定回路２４０は増加制御信号Ｃ２を生成する。増加制御信号Ｃ２をゲインコントロール付きＡ／Ｄ変換器１が検知すると、入力ゲインを増加させる方向に入力ゲインの切り換えが行われる。これにより、時刻ｔ６において入力ゲインがＧ２からＧ３に変化すると、ゲイン変化に応じて移動平均データＤ’の最大値が増加する。
【００５９】
この後、移動平均データＤ’の最大値は減少し時刻ｔ７において再び第２の閾値Ｒ２を下回り、時刻ｔ８において第２の閾値Ｒ２を上回る。この場合、時刻ｔ７から時刻ｔ８までの時間Ｔａは、所定時間Ｔｒと比較して短い。このため、時刻ｔ８において、増加制御信号Ｃ２は生成されず入力ゲインＧ３が維持される。
【００６０】
この後、移動平均データＤ’の最大値が増加して時刻ｔ９に至ると、最大値が第１の閾値Ｒ１に等しくなる。すると、減衰制御信号Ｃ１が生成され、入力ゲインを減少させる方向に入力ゲインの切り換えが行われる。これにより、時刻ｔ９において入力ゲインがＧ３からＧ２に変化すると、ゲイン変化に応じて移動平均データＤ’の最大値が減少する。
【００６１】
このように、移動平均データＤ’の変化に応じてゲイン切換が行われるので、ダイナミックレンジを拡大するとともに、高い精度でＡ／Ｄ変換を行うことができる。
【００６２】
３．まとめ
以上、説明したように本実施形態によれば、移動平均算出部２１０において、所定数のビットストリームデータＤの移動平均を算出し、これにより入力アナログ信号Ｓinの波高値を求めたので、オーバーサンプリング方式の１ビットＡ／Ｄ変換において、簡易な構成で入力アナログ信号Ｓinの入力ゲインを調整することができる。
【００６３】
また、移動平均を算出する際に用いるビットストリームデータＤの数は、オーバーサンプリング周波数と入力アナログ信号Ｓinの信号帯域とに応じて定めたので、シェーピングノイズを十分抑圧するとともに、入力アナログ信号Ｓinの信号帯域における周波数特性を平坦にすることができる。
【００６４】
また、移動平均データＤ’に基づく入力ゲインの制御は、簡易な論理回路で構成することができるので、ＣＰＵとコントロールプログラムとを用いる従来の方式と比較して、構成を簡略化することができ、しかも、応答性を改善することができる。この結果、入力アナログ信号Ｓinが急峻に立ち上がった場合でも余裕をもって入力ゲインを減衰させる制御を行うことができ、制御が間に合わず、信号がクリップされるといったことがない。さらに、本実施形態に係わるΔΣ型Ａ／Ｄ変換器を使用するＣＰＵ等は、ゲイン制御を意識する必要がなく、単に得られたビットストリームデータＤの処理を行えばよい。これにより、例えば、後段でプログラムを用いて波形処理を行う場合には、ゲイン制御を考慮することなく波形処理のプログラムを作成することができる。
【００６５】
また、本実施形態に係わるゲイン制御においては、入力ゲインを減少させる方向の応答性を速くなるように設定したので、入力アナログ信号Ｓinが急峻に立ち上がった場合には、直ちに入力ゲインを減少させて信号がクリップすることを回避することができる。一方、入力ゲインを増加させる方向の応答性を遅くなるように設定したので、一旦、入力アナログ信号Ｓinのレベルが減少して第２の閾値Ｒ２を下回ったとしても、これが所定時間継続しない限り入力ゲインの切換は行われない。したがって、瞬間的に入力アナログ信号Ｓinのレベルが第２の閾値Ｒ２を割り込んでも直ぐには入力ゲインを増加させる方向にゲイン切換が行われないで、この後、入力アナログ信号Ｓinが急峻に立ち上がった場合に、信号がクリップされることがない。この結果、クリップによって情報が失われることがないので、歪みがない波形をデジタル信号として取り込むことができる。
【００６６】
また、重み付けレジスタ３には、入力ゲインＧに応じた重み付け係数Ｋを格納したので、この重み付けレジスタ３を参照することにより、入力ゲインＧを正確にデイジタル信号に反映させることができる。
【００６７】
４．変形例
以上、本発明に係わる実施形態を説明したが、本発明は上述した実施形態に限定されるものではなく、以下に述べる各種の変形が可能である。
▲１▼上述した実施形態としては、入力アナログ信号Ｓinの信号帯域として音声信号帯域を一例として説明したが、本発明はこれに限定されるものではなく、映像信号帯域であってもよい。
【００６８】
▲２▼上述した実施形態にあっては、入力アナログ信号Ｓinの波高値を算出するために、ビットストリームデータＤの移動平均を算出したが、これは、ビットストリームデータＤを多ビットのデジタルデータに変換する処理を省略することにより、簡易な構成で入力ゲインの調整を行うことを目的とするものであった。したがって、本発明は移動平均に限定されるものではなく、適当な周波数特性を持つフィルタを移動平均算出部２１０の替わりに用いてもよい。要は、ビットストリームデータＤに基づいて、ゲイン調整された入力アナログ信号Ｓinの波高値を検出できる検出手段であればどのようなものを用いてもよい。
【００６９】
▲３▼上述した実施形態において、図４に示すゲインコントロール付きＡ／Ｄ変換器１においては、制御信号CONTに応じた正パルスの数および負のパルス数を電圧の形式でフィードバックしたが、これを電流の形式でフィードバックするようにしてもよい。また、パルス数の替わりに、制御信号CONTに応じたパルス幅を有する信号を生成し、これを電圧または電流の形式でフィードバックするようにしてもよい。
【００７０】
▲４▼上述した実施形態においては、移動平均データＤ’の最大値が所定時間継続して、第２の閾値Ｒ２を下回ると、判定回路２４０は増加制御信号Ｃ２を生成するようにしたが、移動平均データＤ’の値が所定時間継続して第２の閾値Ｒ２を下回ると、増加制御信号Ｃ２を生成するようにしてもよい。また、第２の閾値Ｒ２よりもレベルの低い第３の閾値Ｒ３を設定し、第３の閾値Ｒ３を移動平均データＤ’が下回った場合には、第２の閾値Ｒ２を下回ってから所定時間経過前であっても増加制御信号Ｃ２を生成するようにしてもよい。この場合は、入力アナログ信号Ｓinのレベルが急峻に立ち下がる場合のＳＮ比を改善することができる。
【００７１】
【発明の効果】
上述したように本発明に係る発明特定事項によれば、オバーサンプリングによって得られた１ビットのデータから移動平均を算出することにより、入力信号の波高値を算出し、これを用いて入力信号のゲインを調整したので、簡易な構成で、Ａ／Ｄ変換のダイナミックレンジを拡大するとともに高い精度でＡ／Ｄ変換を行うことができる。
また、ゲインを上げる方向と下げる方向とでゲイン切換の応答性を異なるようにしたので、信号波形がクリップによって失われることがない。
【図面の簡単な説明】
【図１】 本実施形態に係わるΔΣ型Ａ／Ｄ変換器のブロック図である。
【図２】 同実施形態の第１の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。
【図３】 同実施形態の第２の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。
【図４】 同実施形態の第３の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。
【図５】 同実施形態の第３の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の各部の波形を示すタイミングチャートである。
【図６】 同実施形態に係わるゲインコントロール回路２のブロック図である。
【図７】 同実施形態に係わるビットストリームデータＤの周波数特性を示す図である。
【図８】 同実施形態に係わるΔΣ型Ａ／Ｄ変換器の動作を示すフローチャートである。
【図９】 同実施形態に係わるビットストリームデータＤと移動平均データＤ’の関係を示す図である。
【図１０】 同実施形態に係わる移動平均データＤ’の最大値とゲイン切換の関係を示す図である。
【図１１】 従来のフローティング方式に係わるＡ／Ｄ変換システムのブロック図である。
【符号の説明】
１…ゲインコントロール付きＡ／Ｄ変換器（入力ゲイン調整部、Ａ／Ｄ変換部）、２…ゲインコントロール部、３…重み付けレジスタ（記憶部）、２１０…移動平均算出部（検出部）、Ｓin…入力アナログ信号（入力信号）、CONT…制御信号、Ｄ…ビットストリームデータ（データ）、Ｄ’…移動平均データ。
【発明の属する技術分野】
本発明は、オーバーサンプリングを用いてΔΣ型のＡ／Ｄ変換を行う際に入力ゲインを調整して広いダイナミックレンジでＡ／Ｄ変換を行うのに好適なＡ／Ｄ変換装置に関する。
【０００２】
【従来の技術】
アナログ信号をデジタル信号に変換するＡ／Ｄ変換器においては、その精度を向上する目的で、いわゆるフローティング方式が採用されることがある。このフローティング方式のＡ／Ｄ変換器にあっては、変換後のデジタル信号に基づいて、入力アナログ信号のゲインを調整する。図１１に、従来のフローティング方式に係わるＡ／Ｄ変換システムのブロック図を示す。
【０００３】
この図において、１００は入力アナログ信号Ｓinが供給される入力ゲインコントロール回路であって、制御信号Ｃに基づいて入力ゲインを調整する。２００は、入力ゲインコントロール回路１００に接続されるＡ／Ｄ変換器であって、回路１００の出力信号をアナログ信号からデジタル信号に変換する。３００はＡ／Ｄ変換器２００の後段に設けられたＣＰＵであって、このＣＰＵ３００は、コントロールプログラムを図示せぬ作業用のメインメモリにロードして、このプログラムに基づいて、デジタル信号の値が所定範囲内になるように制御信号Ｃを生成する。
【０００４】
以上の構成により、入力アナログ信号Ｓinのレベルがある値を越えると、ＣＰＵ３００はこれを検知して入力ゲインを減少させるように制御信号Ｃを生成する。一方、入力アナログ信号Ｓinのレベルがある値を下回ると、ＣＰＵ３００はこれを検知して、入力ゲインを増加させるように制御信号Ｃを制御する。これにより、Ａ／Ｄ変換器２００の入力信号のレベルが所定範囲内になるように調整している。例えば、入力ゲインを４段階で切り換えるとすれば、８ビット精度のＡ／Ｄ変換器２００を用いて、１０ビット精度のＡ／Ｄ変換器を実現することできる。
【０００５】
【発明が解決しようとする課題】
ところで、このようなＡ／Ｄ変換システムにおいては、Ａ／Ｄ変換器２００の入力レベルを適正に保つためにＣＰＵ３００とプログラムを用いて制御信号Ｃを生成していたので、以下に述べる問題がある。
まず、入力ゲインを制御するために、ＣＰＵ３００とプログラムを格納するためのメモリが必要となり、構成が複雑になる。
また、ＣＰＵ３００で演算処理を行うため、制御信号Ｃの生成に時間がかかり、レスポンスが良くない。例えば、入力アナログ信号が急峻に立ち上がった場合に、演算処理に時間がかかると、入力アナログ信号の変化に追随して制御信号Ｃを生成することができず、信号波形がクリップされてしまうことがある。
また、Ａ／Ｄ変換器２００の出力ビット数を増やした場合、ＣＰＵ３００の演算処理に負荷が生じる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、簡易な構成で、入力アナログ信号の入力ゲインを適切に切り換えることにより、広いダイナミックレンジを確保できるＡ／Ｄ変換装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載の発明にあっては、入力信号のゲインを制御信号に基づいて調整する入力ゲイン調整部と、前記入力ゲイン調整部によってゲイン調整された前記入力信号を予め定められたオーバーサンプリング周波数でオーバーサンプリングし、１ビットのデータに変換して出力するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から連続して出力されるｎ個のデータの移動平均を示す移動平均データを算出する移動平均算出部と、前記移動平均算出部によって算出された移動平均データに基づいて、ゲイン調整された前記入力信号のレベルが一定の範囲内に収まるように前記制御信号を生成するゲインコントロール部とを備え、前記ｎの値は、前記移動平均データに含まれるノイズ成分の最大値が前記Ａ／Ｄ変換部の量子化雑音の半分以下となるように、前記オーバーサンプリング周波数と、前記入力信号の信号帯域を用いて求められた数値よりも大きい整数値に設定されていることを特徴とする。
【０００８】
また、請求項２に記載の発明にあっては、入力信号のゲインを制御信号に基づいて調整する入力ゲイン調整部と、前記入力ゲイン調整部によってゲイン調整された前記入力信号をオーバーサンプリングし、１ビットのデータに変換して出力するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から出力されたデータに基づいて、前記入力信号の波高値を検出する検出部と、前記検出部によって検出された波高値に基づいて、ゲイン調整された前記入力信号のレベルが一定の範囲内に収まるように前記制御信号を生成するゲインコントロール部と、前記制御信号に基づいて生成された前記データの重み付け係数を記憶する記憶部とを備え、前記ゲインコントロール部は、ゲインを下げる方向には応答性を速く、ゲインを上げる方向には応答性を遅くするように前記制御信号を生成し、当該Ａ／Ｄ変換装置の後段に設けられたデータ処理回路において、前記Ａ／Ｄ変換部から出力されるデータと、当該データに対応して前記記憶手段に記憶されている重み付け係数とに基づいて、多ビットのデジタルデータを生成することを特徴とする。
【０００９】
また、請求項３に記載の発明にあっては、入力信号のゲインを制御信号に基づいて調整する入力ゲイン調整部と、前記入力ゲイン調整部によってゲイン調整された前記入力信号をオーバーサンプリングし、１ビットのデータに変換して出力するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部から出力されたデータの移動平均を示す移動平均データを算出する移動平均算出部と、前記移動平均算出部によって算出された移動平均データに基づいて、ゲイン調整された前記入力信号のレベルが一定の範囲内に収まるように前記制御信号を生成するゲインコントロール部とを備え、前記ゲインコントロール部は、ゲインを下げる方向には応答性を速く、ゲインを上げる方向には応答性を遅くするように前記制御信号を生成することを特徴とする。
【００１１】
また、請求項４に記載の発明にあっては、前記制御信号に基づいて生成された前記データの重み付け係数を記憶する記憶部を備え、当該Ａ／Ｄ変換装置の後段に設けられたデータ処理回路において、前記Ａ／Ｄ変換部から出力されるデータと、当該データに対応して前記記憶手段に記憶されている重み付け係数とに基づいて、多ビットのデジタルデータを生成することを特徴とする。
【００１２】
【発明の実施の形態】
１．実施形態の構成
以下、図面を参照しつつ、本発明の一実施形態に係わるΔΣ型Ａ／Ｄ変換器の構成を説明する。
１−１：全体構成
まず、本実施形態に係わるΔΣ型Ａ／Ｄ変換器のブロック図を図１に示す。図において、１はゲインコントロール付きＡ／Ｄ変換器であって、入力アナログ信号Ｓinのレベルを調整する入力ゲイン調整部と１ビットＡ／Ｄ変換器から構成される。この１ビットＡ／Ｄ変換器においては、オーバーサンプリングを行うことにより、シェーピングノイズを加えつつ１ビットのビットストリームデータＤを生成している。例えば、入力アナログ信号Ｓinの帯域が、２４ＫＨｚであったとすると、６ＭＨｚあるいは１２ＭＨｚといったサンプリング周波数でＡ／Ｄ変換を行う。
【００１３】
次に、２はゲインコントロール回路であって、ビットストリームデータＤに基づいて、ゲイン調整された入力アナログ信号Ｓinの波高値を検出する。すなわち、この例にあっては、１ビットのビットストリームデータＤを多ビットのデータに変換することなく、ビットストリームデータＤからゲイン調整された入力アナログ信号Ｓinの波高値を直接検出している。このため、多ビットへの変換処理を省略することができる。また、ゲインコントロール回路２は検出された波高値に基づいて、入力ゲインを制御する制御信号CONTを生成し、制御信号CONTをゲインコントロール付きＡ／Ｄ変換器１に供給する。
【００１４】
次に、３は重み付けレジスタであって、そこにはビットストリームデータＤと制御信号CONTが供給されるようになっており、制御信号CONTに基づいて入力ゲインに対応した重み付け係数Ｋが格納される。
【００１５】
以上の構成により、ゲインコントロール付きＡ／Ｄ変換器１が入力アナログ信号ＳinをオーバーサンプリングしてビットストリームデータＤを生成すると、ゲインコントロール回路２は、ビットストリームデータＤに基づいてゲイン調整された入力アナログ信号Ｓinの波高値を検出し、これに基づいて制御信号CONTを生成する。ゲインコントロール付きＡ／Ｄ変換器１は、この制御信号CONTに基づいて、入力アナログ信号Ｓinのフロントエンドにおける入力ゲインを調整する。これにより、入力アナログ信号Ｓinのレベルが大きくなると入力ゲインが下げられ、入力アナログ信号Ｓinのレベルが小さくなると入力ゲインが上げられ、この結果、Ａ／Ｄ変換される信号のレベルが一定の範囲内に収まるようになる。
【００１６】
１−２：ゲインコントロール付きＡ／Ｄ変換器の構成
次に、ゲインコントロール付きＡ／Ｄ変換器１の構成例について、３つの態様を取り上げ説明する。
１−２−１：第１の態様
第１の態様は、フィードバック抵抗の値を切り換えることにより、ゲインの調整を行うものである。図２は、第１の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。同図に示すようにゲインコントロール付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレータ１１５、抵抗１１１，１１４，１１６〜１１９、コンデンサ１１２，１１３、スイッチ１２０，１２１から構成される。
【００１７】
オペアンプ１１０の負入力端子には、抵抗１１１を介して入力アナログ信号Ｓinが供給され、また、その正入力端子には基準電圧Ｖrefが供給されるようになっている。また、オペアンプ１１０の負入力端子と出力端子との間には、コンデンサ１１２，１１３が接続されており、さらに、コンデンサ１１２とコンデンサ１１３の接続点は、抵抗１１４を介して接地されている。したがって、オペアンプ１１０、コンデンサ１１２，１１３および抵抗１１１，１１４は２次のローパスフィルタを構成している。
【００１８】
また、オペアンプ１１０の出力端子は、コンパレータ１１５の入力端子と接続されている。コンパレータ１１５は、クロック信号ＣＫに同期して、入力された信号のレベルを所定のスッレッシュホールドレベルと比較して１ビットのビットストリームデータＤを生成する。このビットストリームデータＤの出力は、最終的に出力されるデジタル信号のサンプリング周波数のＮ倍のビットレート（例えば、６４倍、１２８倍）で行われる。なお、この例では、ビットストリームデータＤを用いて、各種の波形処理が行われるが、最終的には、デシメーションフィルタ（図示せず）によって、ビットストリームデータＤを多ビットのデジタル信号に変換するとともに間引き処理を施して、サンプリング周波数に対応したデジタル信号として出力されるようになっている。
【００１９】
また、スイッチ１２１の端子１２１ａには、正の基準電圧（例えば、５Ｖ）が供給され、一方、その端子１２１ｂには、負の基準電圧（例えば、０Ｖ）が供給されるようになっている。また、スイッチ１２１の切換動作は、その制御端子に供給されるビットストリームデータＤによって制御される。具体的には、ビットストリームデータＤが「１」を示す場合には端子１２１ａが選択され、一方、ビットストリームデータＤが「０」を示す場合には端子１２１ｂが選択されるようになっている。これにより、ビットストリームデータＤの値に応じて正または負の基準電圧が選択される。
【００２０】
また、スイッチ１２０は、スイッチ１２０Ａ〜１２０Ｄから構成されており、スイッチ１２０Ａ〜１２０Ｄの一方の各端子は、抵抗１１６〜１１９に各々接続されており、他方の各端子はスイッチ１２１の端子１２１ｃと接続されている。また、スイッチ１２０Ａ〜１２０Ｄの開閉動作は、制御信号CONTによって制御されるようになっている。ここで、抵抗１１６〜１１９の抵抗値の比は、１：２：４：８になるように設定されている。したがって、制御信号CONTによって、フィードバック抵抗の抵抗値を切り換えることができ、コンパレータ１１５に入力される信号のゲインを調整することが可能となる。この例では、スイッチ１２０Ａ〜１２０Ｄの開閉動作を適宜制御することにより、１６段階のゲイン調整が可能となる。
【００２１】
以上の構成により、制御信号CONTによって、入力アナログ信号Ｓinを増幅するゲインを切り換えつつ、オーバーサンプリングを行って、２次のノイズシェーピングを施すことが可能となる。
【００２２】
１−２−２：第２の態様
第２の態様は、帰還電流の値を切り換えることにより、重み付けを切り換えるものである。
図３は、第２の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。同図に示すようにゲインコントロール付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレータ１１５、抵抗１１１，１１４、コンデンサ１１２，１１３、制御部１２２、電流切換部１２３から構成されている。
【００２３】
制御部１２２は、ビットストリームデータＤと制御信号CONTに基づいて、電流切換信号ａ〜ｄ，／ａ〜／ｄを生成する。なお、バーの記号として「／」を用いることにする。具体的には、ビットストリームデータＤが「１」であるならば、制御信号CONTに応じて電流切換信号ａ〜ｄの少なくとも１つをアクティブとし、ビットストリームデータＤが「０」であるならば、制御信号CONTに応じて電流切換信号／ａ〜／ｄの少なくとも１つをアクティブとしている。
【００２４】
また、電流切換部１２３は電流源Ｉoutと、ＰチャンネルＦＥＴｐ１〜ｐ９とＮチャンネルＦＥＴｎ１〜ｎ９から構成されている。ＰチャンネルＦＥＴｐ１とｐ２〜ｐ５はカレントミラー回路を構成しており、また、ＮチャンネルＦＥＴｎ１とｎ２〜ｎ５も同様にカレントミラー回路を構成している。ここで、ＰチャンネルＦＥＴｐ１のゲート幅と、ＰチャンネルＦＥＴｐ２〜ｐ５の各ゲート幅は、例えば、１：１：２：４：８の比率となるように形成され、また、ＮチャンネルＦＥＴｎ１のゲート幅と、ｎチャンネルＦＥＴｎ２〜ｎ５の各ゲート幅は、例えば、１：１：２：４：８の比率となるように形成される。カレントミラー回路においては、ゲート幅に応じた電流が流れるので、電流源Ｉoutを流れる電流値をｉとすれば、ＰチャンネルＦＥＴｐ２〜ｐ５に流れる電流値は、各々ｉ，２ｉ，４ｉ，８ｉとなる。また同様に、ＮチャンネルＦＥＴｎ２〜ｎ５に流れる電流値は、各々ｉ，２ｉ，４ｉ，８ｉとなる。
【００２５】
ところで、ＰチャンネルＦＥＴｐ６〜ｐ９とＮチャンネルＦＥＴｎ６〜ｎ９は、スイッチとして作用し、電流切換信号ａ〜ｄ，／ａ〜／ｄに応じて、オン状態とオフ状態が切り替わるようになっている。したがって、例えば、電流切換信号ｂをアクティブとし、他の電流切換信号を非アクティブにすると、２ｉの電流が電流切換部１２３から流れ出る。また、電流切換信号／ｂおよび／ｃをアクティブとし、他の電流切換信号を非アクティブにすれば、６ｉの電流が電流切換部１２３に流れ込む。このように、電流切換信号ａ〜ｄ，／ａ〜／ｄを適宜選択することにより、フィードバックする電流値を切り換えることができるから、入力ゲインを１６段階で調整可能である。
【００２６】
このようにして、第２の態様にあっては、制御信号CONTに基づいて、フィードバックする電流値を切り換えるようにしたので、入力アナログ信号Ｓinを増幅するゲインを切り換えつつ、オーバーサンプリングを行って、２次のノイズシェーピングを施すことが可能となる。
【００２７】
ところで、ゲインコントロール付きＡ／Ｄ変換器１をＩＣ化する場合、第１の態様では各種の抵抗を用意してこれを切り換えるため、ＩＣの内部に精度の良い抵抗を形成する必要がある。これらの抵抗に要するマスク面積はＦＥＴと比較して極めて大きい。したがって、第２の態様のように、ＦＥＴによって電流切換部１２３を構成し、電流をフィードバックすることによって、ゲインコントロール付きＡ／Ｄ変換器１全体のマスク面積を減少させることができる。
【００２８】
１−２−３：第３の態様
第３の態様は、帰還するパルスの数を切り換えることにより、重み付けを切り換えるものである。
図４は、第３の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。同図に示すようにゲインコントロール付きＡ／Ｄ変換器１は、オペアンプ１１０、コンパレータ１１５、抵抗１１１，１１４，１２４、コンデンサ１１２，１１３、パルス制御部１２５から構成されている。
【００２９】
ここで、パルス制御部１２５は、ビットストリームデータＤが「１」であるならば、正極性のパルスを制御信号CONTに応じた数だけ生成出力し、ビットストリームデータＤが「０」であるならば、負極性のパルスを制御信号CONTに応じた数だけ生成出力する。
【００３０】
例えば、クロック信号ＣＫが図５（ａ）に示すものであり、メインクロック信号ＣＫｍが図５（ｂ）に示すものであるとする。なお、メインクロック信号ＣＫｍは、図示せぬ水晶発振器で生成され、クロック信号ＣＫは、メインクロック信号ＣＫｍを分周することによって生成されるようになっている。したがって、クロック信号ＣＫとメインクロック信号ＣＫｍは同期している。ここで、制御信号CONTが「１」を示す場合には、パルス制御部１２５の出力信号は図５（ｃ）に示す波形となり、制御信号CONTが「２」を示す場合には、パルス制御部１２５の出力信号は図５（ｄ）に示す波形となる。すなわち、メインクロック信号ＣＫｍに同期したパルスが、制御信号CONTで指示される数だけフィードバックされる。
【００３１】
この場合、制御の対象となるのはパルスの数であり、個々のパルス幅は、メインクロック信号ＣＫｍのパルス幅によって定まる。メインクロック信号ＣＫｍは、上述したように水晶発振器で生成されるので、そのパルス幅は極めて精度がよい。したがって、この例によれば、フィードバック量を高い精度で制御することが可能となる。
【００３２】
このように、第３の態様にあっては、制御信号CONTに基づいて、フィードバックするパルス数を切り換えるようにしたので、入力アナログ信号Ｓinを増幅するゲインを切り換えつつ、オーバーサンプリングを行って、２次のノイズシェーピングを施すことが可能となる。
【００３３】
１−３：ゲインコントロール回路の構成
次に、ゲインコントロール回路２の構成を説明する。図６はゲインコントロール回路２のブロック図である。図において、２１０は、移動平均算出部であって、ビットストリームデータＤに基づいて、移動平均データＤ’を算出する。具体的には、ビットストリームデータＤのデータ値「１」を「１」に、そのデータ値「０」を「−１」に対応付けて、対応付けたｎ個の値を加算して移動平均データＤ’を生成している。
【００３４】
この例のように、２次のノイズシェーピングを施す１ビットＡ／Ｄ変換器において、入力アナログ信号Ｓinの信号帯域を２４ＫＨｚ、２５６倍のオーバーサンプリングを行うとすれば、ビットストリームデータＤの周波数特性は、図７に示すものとなる。図中の斜線部分はノイズ成分Ｓ（ｆ）であり、次式で与えられる。
【数１】
また、移動平均算出部２１０において、ｎ個のビットストリームデータＤに基づいて移動平均データＤ’を算出すれば、移動平均処理の伝達関数Ｈ（ｆ）は、次式で与えられる。
【数２】
したがって、移動平均データＤ’に含まれるノイズ成分Ｎ（ｆ）は、数１，数２より、次式で与えられる。
【数３】
ところで、ゲインコントロール回路２は、移動平均データＤ’のピーク値がＡＤ受信信号レベルの飽和レベルを越えるか否かを検出して、あるダイナミックレンジに収まるように制御信号CONTを生成するので、ノイズ成分Ｎ（ｆ）は、受信信号のピーク値の半分以下であればよい。ここで、１ビット量子化器の場合、信号の最大値は量子化雑音ｒと等しい。
したがって、ノイズ成分Ｎ（ｆ）は次式の条件を満たす必要がある。
【数４】
また、
｜ＳＩＮ（ｎｆ・２π／ｆｓ）｜＜１
｜ＳＩＮ4（ｎｆ／ｆｓ）｜＜１
であるから、数４から次式が導かれる。
ｎ＞１６ｆｓ／πｆ
ここで、ｆ＝ｆｓ／２のときノイズ成分Ｎ（ｆ）は最大値となるから、この値を上記した式に代入すると、
ｎ＞３２／π≒１０．２
となる。したがって、移動平均を算出する際に用いるビットストリームデータＤの個数ｎを１１以上に設定すれば良いことになる。
【００３９】
例えば、ｎ＝１６とした場合、０Ｈｚに対する２４ＫＨｚの減衰量は、０．１６％（−０．０１４ｄＢ）となる。この場合には、信号帯域（０Ｈｚ〜２４ＫＨｚ）の周波数特性を十分平坦に保ちつつ、ピーク値を検出することができる。そこで、この例にあっては、ｎ＝１６に設定し、移動平均算出部２１０は１６個のビットストリームデータＤに基づいて移動平均データＤ’を算出している。
【００４０】
このように、移動平均算出部２１０では、オーバーサンプリング周波数と入力アナログ信号Ｓinの信号帯域とに応じて、移動平均を算出する際の元になるビットストリームデータＤの個数ｎを設定したので、シェーピングノイズを十分抑圧するとともに入力アナログ信号Ｓinの信号帯域における周波数特性を平坦にすることができる。この結果、移動平均算出部２１０は、制御信号CONTを生成するのに十分な精度をもって、ゲイン調整された入力アナログ信号Ｓinの波高値を移動平均データＤ’として検出することができる。
【００４１】
次に、図６に示す２２０は最大値検出部であって、所定時間内の移動平均データＤ’の最大値を検出し、これを予め定められれた第１の閾値Ｒ１と比較する。そして、検出された最大値が第１の閾値Ｒ１より大きい場合には、ゲインダウンを指示する減衰制御信号Ｃ１を生成する。一方、検出された最大値が第１の閾値Ｒ１より小さい場合には、その値を出力する。ここで、第１の閾値Ｒ１は、入力アナログ信号Ｓinのスルーレートとゲインコントロール制御系の応答性とを考慮して定められており、飽和レベルよりも低い値に設定されている。
【００４２】
次に、２３０は最大値保持レジスタであって、最大値検出部２２０から出力される最大値を一定個数保持する。したがって、この最大値保持レジスタ２３０を参照すれば、過去の所定期間内における移動平均データＤ’の最大値変化を検知することができる。
【００４３】
次に、２４０は判定回路あって、ゲインアップを指示するか否かを判定する。具体的には、最大値レジスタ２３０の内容を読み出し、これを第２の閾値Ｒ２と比較することにより、一定時間、最大値が第２の閾値Ｒ２を越えることが無かった場合にのみ、ゲインアップを指示する増加制御信号Ｃ２を生成するとともに、最大値レジスタ２３０の内容をリセットする。一方、一定時間の内、最大値が第２の閾値Ｒ２を越えることがあった場合には、増加制御信号Ｃ２を生成することなく現在の入力ゲインを維持する。
【００４４】
すなわち、移動平均データＤ’の値が、ある時間連続して第２の閾値Ｒ２を下回った場合にのみ、増加制御信号Ｃ２が生成される。したがって、入力ゲインを減少させる場合は、第１の閾値Ｒ１を上回ると直ちにゲイン制御が行われ、一方、入力ゲインを増加させる場合には、所定時間連続して第２の閾値Ｒ２を下回るとゲイン制御が行われる。
【００４５】
このように、入力ゲインを減少させる方向と入力ゲインを増加させる方向で応答性を異なるように設定したのは、以下の理由による。まず、入力ゲインを減少させる場合には、ゲイン切換に伴うノイズが混入する可能性があるものの、入力アナログ信号Ｓinのレベルが大きすぎて、波形がクリップするといった不都合は生じない。一方、入力ゲインを増加させる場合に、ゲイン増加前と比較して大レベルの入力アナログ信号Ｓinが入来すると、信号波形がクリップしてしまう可能性がある。この場合には、ダイナミックレンジを越える情報は失われてしまうので、回復することができず、大きな歪みとなってしまう。そこで、この例にあっては、入力ゲインを減少させる方向の応答性は速くなるように減衰制御信号Ｃ１を生成し、一方、入力ゲインを増加させる方向の応答性は遅くなるように増加制御信号Ｃ２を生成し、これらの信号を制御信号CONTとして、ゲインコントロール付きＡ／Ｄ変換器１と重み付けレジスタ３とに出力している。
【００４６】
１−４：重み付けレジスタの構成
次に、重み付けレジスタ３について説明する。重み付けレジスタ３には、制御信号CONTが供給され、制御信号CONTに応じた重み付け係数Ｋが格納される。具体的には、初期状態で予め定められた重み付け係数Ｋが格納されており、制御信号CONTに応じて重み付け係数Ｋを変更するようになっている。
【００４７】
ここで、重み付け係数Ｋは入力ゲインＧの逆数として与えられる。すなわち。入力ゲインＧが大きくなれば重み付け係数Ｋは小さくなり、逆に、入力ゲインＧが小さくなれば重み付け係数Ｋは大きくなる。
【００４８】
したがって、重み付けレジスタ３を参照することによって、入力ゲインＧに応じた重み付け係数Ｋを検知できる。このため、本システムの後段に用いられるデータ処理回路においては、重み付けレジスタ３の内容を参照してデータ処理を行う。例えば、演算処理を重み付け係数Ｋに対して行って、処理済みの重み付け係数Ｋとこれに対応するビットストリームデータＤに基づいて、最終的に出力する多ビットのデジタルデータを生成することが行われる。
【００４９】
２．実施形態の動作
次に、本実施形態の動作を図面を参照しつつ説明する。図８は本実施形態に係わるΔΣ型Ａ／Ｄ変換器の動作を示すフローチャートである。
まず、ΔΣ型Ａ／Ｄ変換器に電源電圧が供給されると、ゲインコントロール付きＡ／Ｄ変換器１のゲイン切換および重み付けレジスタ３に格納される重み付け係数Ｋが、初期状態にプリセットされる（ステップＳ１）。この例にあっては、ゲインコントロール付きＡ／Ｄ変換器１においてゲイン切換をＧ１，Ｇ２，Ｇ３，Ｇ４（Ｇ１＜Ｇ２＜Ｇ３＜Ｇ４）といったように４段階で行うものとする。また、重み付け係数Ｋも４段階用意され、それらの値は、Ｋ１＝１／Ｇ１，Ｋ２＝１／Ｇ２，Ｋ３＝１／Ｇ３，Ｋ４＝１／Ｇ４とする。ここで、初期状態にあっては、例えば、入力ゲインＧ１と重み付け係数Ｋ１を選択する。このように、最小の入力ゲインを選択するのは、始めから入力アナログ信号Ｓinのレベルが大きい場合に、大きなゲインで増幅すると、波形がクリップされて情報が失われるおそれがあるが、最小の入力ゲインに設定しておけば、波形がクリップされることはなく確実にＡ／Ｄ変換が行われるからである。
【００５０】
次に、ゲインコントロール付きＡ／Ｄ変換器１は、入力ゲインＧ１で入力アナログ信号Ｓinを増幅するとともに、オーバーサンプリングを施してビットストリームデータＤを生成する（ステップＳ２）。この場合、２次のノイズシェーピングが行われ、ノイズ成分が入力アナログ信号Ｓinの周波数帯域よりも高域に発生する。例えば、２５６倍のオーバーサンプリングを行うものとすれば、図７に示すようにノイズ成分Ｓ（ｆ）は、ｆｓ／２(=6.144MHz)をピーク周波数とする特性を示す。
【００５１】
この後、ゲインコントロール回路２の内部に設けられた移動平均算出部２１０は、１６個のビットストリームデータＤに基づいて、移動平均データＤ’を算出する（ステップＳ３）。例えば、図９に示すようにビットストリームデータＤが、…Ｄ１，Ｄ２，Ｄ３，…Ｄ１６，Ｄ１７，Ｄ１８…といったように生成されるものとすると、時刻ｔ１においてはＤ１〜Ｄ１６に基づいて移動平均データＤ’が生成され、次の時刻ｔ２においてはＤ２〜Ｄ１７に基づいて移動平均データＤ’が生成され、さらに、時刻ｔ３においてＤ３〜Ｄ１８に基づいて移動平均データＤ’が生成される。すなわち、ビットストリームデータＤを１個づつずらしながら、１６個の平均値を算出する。
【００５２】
次に、移動平均データＤ’が最大値検出部２２０に供給されると、最大値検出部２２０は所定期間中の移動平均データＤ’に基づいてその最大値を検出し（ステップＳ４）、検出された最大値が第１の閾値Ｒ１を越えるか否かを判定する（ステップＳ５）。最大値が第１の閾値Ｒ１を越える場合は、判定結果はＹＥＳとなり、最大値検出部２２０は減衰制御信号Ｃ１を生成する。ただし、初期状態においては、入力ゲインの設定が最小の入力ゲインＧ１となるように設定されているので、入力アナログ信号Ｓinの増幅率は低く抑えられている。したがって、初期状態において最大値が第１の閾値Ｒ１を越えるようなことはなく、初期状態からある程度の時間が経過して、入力ゲインの値が、Ｇ２以上に切り換わった状態で減衰制御信号Ｃ１が生成される。
【００５３】
ここで、減衰制御信号Ｃ１がゲインコントロール付きＡ／Ｄ変換器１に供給されると、入力ゲインの切換処理がなされる（ステップＳ７）。この場合、検出された最大値が、第１の閾値Ｒ１を越えると直ちに入力ゲインを下げる方向にゲイン切換が行われるので、短時間のうちに入力アナログ信号Ｓinのレベルを減衰させることができる。したがって、入力アナログ信号Ｓinの波高値が急峻に立ち上がる場合であっても、信号波形がクリップされて情報が失われることはない。
【００５４】
また、減衰制御信号Ｃ１が重み付けレジスタ３に供給されると、そこに格納されている重み付け係数Ｋが更新され（ステップＳ８）、ステップＳ５に戻る。例えば、現在の重み付け係数ＫがＫ３である場合に、減衰制御信号Ｃ１が供給されると、重み付け係数がＫ３からＫ２に更新される。
【００５５】
一方、ステップＳ５において、最大値検出部２２０において、検出された最大値が第１の閾値Ｒ１を越えない場合には、判定結果はＮＯとなり、ステップＳ９に進んで、検出された最大値が最大値保持レジスタ２３０に格納される。
【００５６】
この後、判定回路２４０は、最大値保持レジスタ２３０の内容を参照し、所定時間継続して最大値が第２の閾値Ｒ２を下回ったか否かを判定する（ステップＳ１０）。所定時間継続して最大値が第２の閾値Ｒ２を下回った場合には、移動平均データＤ’の値が、継続して小レベルにとどまっていることになるので、急にそのレベルが大きくなる可能性は低く、むしろＳＮ比を改善するために、入力ゲインを大きな値に切り換えることが適切である。このため、判定回路２４０は、最大値保持レジスタ２３０の内容をリセットするとともに（ステップＳ１１）、増加制御信号Ｃ２を生成する（ステップＳ１２）。
【００５７】
この後、増加制御信号Ｃ２をゲインコントロール付きＡ／Ｄ変換器１が検知すると、入力ゲインが増大する方向にゲイン切換処理が行われるとともに（ステップＳ７）、重み付け係数Ｋの更新がなされ（ステップＳ８）、ステップＳ５に戻って、処理を繰り返す。また、ステップＳ１０において、所定時間継続して最大値が第２の閾値Ｒ２を下回らない場合には、判定結果はＮＯとなり、ステップＳ５に戻る。
【００５８】
例えば、移動平均データＤ’の最大値が図１０に示すものであり、増加制御信号Ｃ２を生成する条件である第２の閾値Ｒ２を下回る所定時間をＴｒとする。また、図に示す時刻ｔ４において入力ゲインＧ２が選択されているものとする。この例のように、時刻ｔ５において移動平均データＤ’の最大値が第２の閾値Ｒ２を下回り、この状態が維持されたまま所定時間Ｔｒ経過して時刻ｔ６に至ると、判定回路２４０は増加制御信号Ｃ２を生成する。増加制御信号Ｃ２をゲインコントロール付きＡ／Ｄ変換器１が検知すると、入力ゲインを増加させる方向に入力ゲインの切り換えが行われる。これにより、時刻ｔ６において入力ゲインがＧ２からＧ３に変化すると、ゲイン変化に応じて移動平均データＤ’の最大値が増加する。
【００５９】
この後、移動平均データＤ’の最大値は減少し時刻ｔ７において再び第２の閾値Ｒ２を下回り、時刻ｔ８において第２の閾値Ｒ２を上回る。この場合、時刻ｔ７から時刻ｔ８までの時間Ｔａは、所定時間Ｔｒと比較して短い。このため、時刻ｔ８において、増加制御信号Ｃ２は生成されず入力ゲインＧ３が維持される。
【００６０】
この後、移動平均データＤ’の最大値が増加して時刻ｔ９に至ると、最大値が第１の閾値Ｒ１に等しくなる。すると、減衰制御信号Ｃ１が生成され、入力ゲインを減少させる方向に入力ゲインの切り換えが行われる。これにより、時刻ｔ９において入力ゲインがＧ３からＧ２に変化すると、ゲイン変化に応じて移動平均データＤ’の最大値が減少する。
【００６１】
このように、移動平均データＤ’の変化に応じてゲイン切換が行われるので、ダイナミックレンジを拡大するとともに、高い精度でＡ／Ｄ変換を行うことができる。
【００６２】
３．まとめ
以上、説明したように本実施形態によれば、移動平均算出部２１０において、所定数のビットストリームデータＤの移動平均を算出し、これにより入力アナログ信号Ｓinの波高値を求めたので、オーバーサンプリング方式の１ビットＡ／Ｄ変換において、簡易な構成で入力アナログ信号Ｓinの入力ゲインを調整することができる。
【００６３】
また、移動平均を算出する際に用いるビットストリームデータＤの数は、オーバーサンプリング周波数と入力アナログ信号Ｓinの信号帯域とに応じて定めたので、シェーピングノイズを十分抑圧するとともに、入力アナログ信号Ｓinの信号帯域における周波数特性を平坦にすることができる。
【００６４】
また、移動平均データＤ’に基づく入力ゲインの制御は、簡易な論理回路で構成することができるので、ＣＰＵとコントロールプログラムとを用いる従来の方式と比較して、構成を簡略化することができ、しかも、応答性を改善することができる。この結果、入力アナログ信号Ｓinが急峻に立ち上がった場合でも余裕をもって入力ゲインを減衰させる制御を行うことができ、制御が間に合わず、信号がクリップされるといったことがない。さらに、本実施形態に係わるΔΣ型Ａ／Ｄ変換器を使用するＣＰＵ等は、ゲイン制御を意識する必要がなく、単に得られたビットストリームデータＤの処理を行えばよい。これにより、例えば、後段でプログラムを用いて波形処理を行う場合には、ゲイン制御を考慮することなく波形処理のプログラムを作成することができる。
【００６５】
また、本実施形態に係わるゲイン制御においては、入力ゲインを減少させる方向の応答性を速くなるように設定したので、入力アナログ信号Ｓinが急峻に立ち上がった場合には、直ちに入力ゲインを減少させて信号がクリップすることを回避することができる。一方、入力ゲインを増加させる方向の応答性を遅くなるように設定したので、一旦、入力アナログ信号Ｓinのレベルが減少して第２の閾値Ｒ２を下回ったとしても、これが所定時間継続しない限り入力ゲインの切換は行われない。したがって、瞬間的に入力アナログ信号Ｓinのレベルが第２の閾値Ｒ２を割り込んでも直ぐには入力ゲインを増加させる方向にゲイン切換が行われないで、この後、入力アナログ信号Ｓinが急峻に立ち上がった場合に、信号がクリップされることがない。この結果、クリップによって情報が失われることがないので、歪みがない波形をデジタル信号として取り込むことができる。
【００６６】
また、重み付けレジスタ３には、入力ゲインＧに応じた重み付け係数Ｋを格納したので、この重み付けレジスタ３を参照することにより、入力ゲインＧを正確にデイジタル信号に反映させることができる。
【００６７】
４．変形例
以上、本発明に係わる実施形態を説明したが、本発明は上述した実施形態に限定されるものではなく、以下に述べる各種の変形が可能である。
▲１▼上述した実施形態としては、入力アナログ信号Ｓinの信号帯域として音声信号帯域を一例として説明したが、本発明はこれに限定されるものではなく、映像信号帯域であってもよい。
【００６８】
▲２▼上述した実施形態にあっては、入力アナログ信号Ｓinの波高値を算出するために、ビットストリームデータＤの移動平均を算出したが、これは、ビットストリームデータＤを多ビットのデジタルデータに変換する処理を省略することにより、簡易な構成で入力ゲインの調整を行うことを目的とするものであった。したがって、本発明は移動平均に限定されるものではなく、適当な周波数特性を持つフィルタを移動平均算出部２１０の替わりに用いてもよい。要は、ビットストリームデータＤに基づいて、ゲイン調整された入力アナログ信号Ｓinの波高値を検出できる検出手段であればどのようなものを用いてもよい。
【００６９】
▲３▼上述した実施形態において、図４に示すゲインコントロール付きＡ／Ｄ変換器１においては、制御信号CONTに応じた正パルスの数および負のパルス数を電圧の形式でフィードバックしたが、これを電流の形式でフィードバックするようにしてもよい。また、パルス数の替わりに、制御信号CONTに応じたパルス幅を有する信号を生成し、これを電圧または電流の形式でフィードバックするようにしてもよい。
【００７０】
▲４▼上述した実施形態においては、移動平均データＤ’の最大値が所定時間継続して、第２の閾値Ｒ２を下回ると、判定回路２４０は増加制御信号Ｃ２を生成するようにしたが、移動平均データＤ’の値が所定時間継続して第２の閾値Ｒ２を下回ると、増加制御信号Ｃ２を生成するようにしてもよい。また、第２の閾値Ｒ２よりもレベルの低い第３の閾値Ｒ３を設定し、第３の閾値Ｒ３を移動平均データＤ’が下回った場合には、第２の閾値Ｒ２を下回ってから所定時間経過前であっても増加制御信号Ｃ２を生成するようにしてもよい。この場合は、入力アナログ信号Ｓinのレベルが急峻に立ち下がる場合のＳＮ比を改善することができる。
【００７１】
【発明の効果】
上述したように本発明に係る発明特定事項によれば、オバーサンプリングによって得られた１ビットのデータから移動平均を算出することにより、入力信号の波高値を算出し、これを用いて入力信号のゲインを調整したので、簡易な構成で、Ａ／Ｄ変換のダイナミックレンジを拡大するとともに高い精度でＡ／Ｄ変換を行うことができる。
また、ゲインを上げる方向と下げる方向とでゲイン切換の応答性を異なるようにしたので、信号波形がクリップによって失われることがない。
【図面の簡単な説明】
【図１】 本実施形態に係わるΔΣ型Ａ／Ｄ変換器のブロック図である。
【図２】 同実施形態の第１の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。
【図３】 同実施形態の第２の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。
【図４】 同実施形態の第３の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の回路図である。
【図５】 同実施形態の第３の態様に係わるゲインコントロール付きＡ／Ｄ変換器１の各部の波形を示すタイミングチャートである。
【図６】 同実施形態に係わるゲインコントロール回路２のブロック図である。
【図７】 同実施形態に係わるビットストリームデータＤの周波数特性を示す図である。
【図８】 同実施形態に係わるΔΣ型Ａ／Ｄ変換器の動作を示すフローチャートである。
【図９】 同実施形態に係わるビットストリームデータＤと移動平均データＤ’の関係を示す図である。
【図１０】 同実施形態に係わる移動平均データＤ’の最大値とゲイン切換の関係を示す図である。
【図１１】 従来のフローティング方式に係わるＡ／Ｄ変換システムのブロック図である。
【符号の説明】
１…ゲインコントロール付きＡ／Ｄ変換器（入力ゲイン調整部、Ａ／Ｄ変換部）、２…ゲインコントロール部、３…重み付けレジスタ（記憶部）、２１０…移動平均算出部（検出部）、Ｓin…入力アナログ信号（入力信号）、CONT…制御信号、Ｄ…ビットストリームデータ（データ）、Ｄ’…移動平均データ。
Claims (4)
- 入力信号のゲインを制御信号に基づいて調整する入力ゲイン調整部と、
前記入力ゲイン調整部によってゲイン調整された前記入力信号を予め定められたオーバーサンプリング周波数でオーバーサンプリングし、１ビットのデータに変換して出力するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から連続して出力されるｎ個のデータの移動平均を示す移動平均データを算出する移動平均算出部と、
前記移動平均算出部によって算出された移動平均データに基づいて、ゲイン調整された前記入力信号のレベルが一定の範囲内に収まるように前記制御信号を生成するゲインコントロール部とを備え、
前記ｎの値は、前記移動平均データに含まれるノイズ成分の最大値が前記Ａ／Ｄ変換部の量子化雑音の半分以下となるように、前記オーバーサンプリング周波数と、前記入力信号の信号帯域を用いて求められた数値よりも大きい整数値に設定されている
ことを特徴とするＡ／Ｄ変換装置。 - 入力信号のゲインを制御信号に基づいて調整する入力ゲイン調整部と、
前記入力ゲイン調整部によってゲイン調整された前記入力信号をオーバーサンプリングし、１ビットのデータに変換して出力するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から出力されたデータに基づいて、前記入力信号の波高値を検出する検出部と、
前記検出部によって検出された波高値に基づいて、ゲイン調整された前記入力信号のレベルが一定の範囲内に収まるように前記制御信号を生成するゲインコントロール部と、
前記制御信号に基づいて生成された前記データの重み付け係数を記憶する記憶部とを備え、
前記ゲインコントロール部は、ゲインを下げる方向には応答性を速く、ゲインを上げる方向には応答性を遅くするように前記制御信号を生成し、
当該Ａ／Ｄ変換装置の後段に設けられたデータ処理回路において、前記Ａ／Ｄ変換部から出力されるデータと、当該データに対応して前記記憶手段に記憶されている重み付け係数とに基づいて、多ビットのデジタルデータを生成する
ことを特徴とするＡ／Ｄ変換装置。 - 入力信号のゲインを制御信号に基づいて調整する入力ゲイン調整部と、
前記入力ゲイン調整部によってゲイン調整された前記入力信号をオーバーサンプリングし、１ビットのデータに変換して出力するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から出力されたデータの移動平均を示す移動平均データを算出する移動平均算出部と、
前記移動平均算出部によって算出された移動平均データに基づいて、ゲイン調整された前記入力信号のレベルが一定の範囲内に収まるように前記制御信号を生成するゲインコントロール部とを備え、
前記ゲインコントロール部は、ゲインを下げる方向には応答性を速く、ゲインを上げる方向には応答性を遅くするように前記制御信号を生成する
ことを特徴とするＡ／Ｄ変換装置。 - 前記制御信号に基づいて生成された前記データの重み付け係数を記憶する記憶部を備え、
当該Ａ／Ｄ変換装置の後段に設けられたデータ処理回路において、前記Ａ／Ｄ変換部から出力されるデータと、当該データに対応して前記記憶手段に記憶されている重み付け係数とに基づいて、多ビットのデジタルデータを生成する
ことを特徴とする請求項１または３に記載のＡ／Ｄ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32639197A JP3829442B2 (ja) | 1997-11-27 | 1997-11-27 | Ａ／ｄ変換装置 |
| US09/492,442 US6445320B1 (en) | 1919-11-27 | 2000-01-27 | A/D conversion apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32639197A JP3829442B2 (ja) | 1997-11-27 | 1997-11-27 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163731A JPH11163731A (ja) | 1999-06-18 |
| JP3829442B2 true JP3829442B2 (ja) | 2006-10-04 |
Family
ID=18187283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32639197A Expired - Fee Related JP3829442B2 (ja) | 1919-11-27 | 1997-11-27 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3829442B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4817890B2 (ja) * | 2005-03-17 | 2011-11-16 | パナソニック株式会社 | 増幅装置、ポーラ変調送信装置及び無線通信装置 |
| US7268714B2 (en) * | 2005-06-17 | 2007-09-11 | Analog Devices, Inc. | Rapid response current measurement system and method |
| JPWO2007080715A1 (ja) * | 2006-01-16 | 2009-06-11 | パイオニア株式会社 | ディジタル受信装置 |
| JP2007329840A (ja) * | 2006-06-09 | 2007-12-20 | Seiko Npc Corp | デルタシグマ変調器 |
| DE102007035417A1 (de) | 2007-07-28 | 2009-01-29 | Chemische Fabrik Budenheim Kg | Halogenfreies Flammschutzmittel |
| WO2012032690A1 (ja) * | 2010-09-07 | 2012-03-15 | パナソニック株式会社 | デルタシグマ変調器、積分器、および無線通信装置 |
| JP2013058925A (ja) * | 2011-09-08 | 2013-03-28 | Ricoh Co Ltd | デルタシグマ型変調回路 |
| JP5464202B2 (ja) * | 2011-12-12 | 2014-04-09 | 株式会社デンソー | 内燃機関の電子制御装置 |
| JP7030470B2 (ja) * | 2017-10-05 | 2022-03-07 | キヤノン株式会社 | 信号処理装置、信号処理方法、及びプログラム |
-
1997
- 1997-11-27 JP JP32639197A patent/JP3829442B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163731A (ja) | 1999-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7408489B2 (en) | Method and system for mixed analog-digital automatic gain control | |
| US6445320B1 (en) | A/D conversion apparatus | |
| US7948412B2 (en) | Delta-sigma modulator | |
| US7924960B1 (en) | Input/output data rate synchronization using first in first out data buffers | |
| JP3829442B2 (ja) | Ａ／ｄ変換装置 | |
| US20120229316A1 (en) | Delta-sigma modulator approach to increased amplifier gain resolution | |
| US7221226B2 (en) | Amplifying apparatus with automatic level controller | |
| US20050024133A1 (en) | Method and apparatus for switching amplification having variable sample point and variable order correction | |
| US9154098B2 (en) | Amplifier circuit and amplification method | |
| US11342892B2 (en) | Amplifier and signal processing circuit | |
| US6278750B1 (en) | Fully integrated architecture for improved sigma-delta modulator with automatic gain controller | |
| JP3348019B2 (ja) | パルス波増幅装置 | |
| JP3214981B2 (ja) | Ａｇｃ機能付きデルタシグマ型ａ／ｄ変換器 | |
| US20200228076A1 (en) | Digital-to-analog converter and amplifier for headphones | |
| JPS61133713A (ja) | Ａｇｃ装置 | |
| US7298800B2 (en) | Analog signal control method, analog signal controller, and automatic gain controller | |
| US20170126241A1 (en) | Low power sigma-delta modulator architecture capable of correcting dynamic range automatically, method for implementing low power circuit thereof, and method for correcting and extending dynamic range of sigma-delta modulator automatically | |
| US6603355B2 (en) | Active common mode feedback for unbalanced input and feedback signals and methods thereof | |
| US20020030544A1 (en) | System and method providing level shifting in single ended to differential conversion | |
| JP3048262B2 (ja) | ミューティング装置 | |
| US20230179224A1 (en) | Adaptive bias techniques for amplifiers in sigma delta modulators | |
| US8035446B1 (en) | Natural sampling for a digital Class-D power amplifier | |
| JPH0575468A (ja) | Σδ変調器 | |
| US8077060B2 (en) | Distributed threshold adjustment for high speed receivers | |
| US20130147552A1 (en) | Class-d amplifier |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041006 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060522 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060620 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060703 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |