KR101947814B1 - 지연 시간을 조절하는 지연 시간 조절회로 및 그것의 조절 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 23
- 230000004044 response Effects 0.000 claims abstract description 38
- 230000003111 delayed effect Effects 0.000 claims abstract description 36
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012804 iterative process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
본 발명의 실시 예에 따른 지연 시간 조절회로는 제 1 클럭 신호에 응답하여 소정 시간 지연된 제 2 클럭 신호를 생성하는 지연 동기 루프, 상기 제 1 및 제 2 클럭 신호를 수신하고, 제 1 및 제 2 디지털 제어 신호에 응답하여 제 3 및 제 4 클럭 신호를 출력하는 복수의 지연 회로들, 상기 제 3 및 제 4 클럭 신호를 참조하여 지연 시간을 검출하고, 상기 검출된 지연 시간을 보상하기 위한 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 피드백 제어부를 포함한다.
Description
본 발명은 지연 시간 조절회로에 관한 것으로, 더욱 상세하게는 복수의 전류원을 이용하여 지연 시간을 조절하는 지연 시간 조절회로 및 그것의 조절 방법에 관한 것이다.
지연 시간 조절회로는 반도체 장치나 여러 회로들이 적절하게 동작하기 위해 회로 동작에 관여하는 신호들의 동작 시간을 임의로 조절하는데 사용된다. 일반적으로, 지연 시간 조절회로는 인버터 전류량 가변방식 및 인버터 출력부하 가변방식을 사용한다. 인버터의 입력 클럭과 출력 클럭 사이의 지연 시간은 인버터에 인가되는 전류량에 반비례하고, 출력 부하 크기에 비례하는 특성을 갖는다. 이러한 인버터 방식은 PMOS 및 NMOS 트랜지스터로 구조로 동작한다.
그러나, 지연 시간 조절회로는 MOS 트랜지스터의 특성상, 외부전압이나 온도변화에 따라 임계경로의 지연 시간 차이가 발생한다. 예를 들어, 지연 시간 조절회로는 빠른 억세스 타임(Access Time)을 얻기 위해서 기억소자의 워스트 컨디션(Worst Condition: 저전압, 고온상태)을 기준으로 하여 회로를 설계한다. 이렇게 설계된 지연 시간 조절회로에서, 임계경로의 지연 시간의 차이가 보상되지 않은 채 베스트 컨디션(Best Condition: 고전압, 저온상태)에서 동작하게 되면, 지연 시간 조절회로에서 응답속도가 빨라진다. 따라서, 회로를 제어하는 신호들간의 동작시간이 매칭(Matching)되지 못하여 회로 동작이 지연되거나, 경로 지연차이가 심하여 오작동이 일어날 수도 있다.
반면에, 지연 시간 조절회로가 기억소자의 베스트 컨디션에 맞추어 경로 지연 시간차를 보상하면, 워스트 컨디션에서 회로 동작 시간이 지연되거나 빠른 억세스 타임을 실현하는데 문제가 생길 수도 있다. 그러나, 인버터 방식의 지연 시간 조절회로는 외부 특성에 대응하여 회로들의 동작 시간을 매칭시키기 위한 정밀 제어가 부족하다.
따라서, 이러한 외부 특성에 대응하여 회로들의 동작 시간을 정밀하게 맞출 수 있는 지연 시간 조절회로에 대한 연구가 진행되고 있다.
그러나, 지연 시간 조절회로는 MOS 트랜지스터의 특성상, 외부전압이나 온도변화에 따라 임계경로의 지연 시간 차이가 발생한다. 예를 들어, 지연 시간 조절회로는 빠른 억세스 타임(Access Time)을 얻기 위해서 기억소자의 워스트 컨디션(Worst Condition: 저전압, 고온상태)을 기준으로 하여 회로를 설계한다. 이렇게 설계된 지연 시간 조절회로에서, 임계경로의 지연 시간의 차이가 보상되지 않은 채 베스트 컨디션(Best Condition: 고전압, 저온상태)에서 동작하게 되면, 지연 시간 조절회로에서 응답속도가 빨라진다. 따라서, 회로를 제어하는 신호들간의 동작시간이 매칭(Matching)되지 못하여 회로 동작이 지연되거나, 경로 지연차이가 심하여 오작동이 일어날 수도 있다.
반면에, 지연 시간 조절회로가 기억소자의 베스트 컨디션에 맞추어 경로 지연 시간차를 보상하면, 워스트 컨디션에서 회로 동작 시간이 지연되거나 빠른 억세스 타임을 실현하는데 문제가 생길 수도 있다. 그러나, 인버터 방식의 지연 시간 조절회로는 외부 특성에 대응하여 회로들의 동작 시간을 매칭시키기 위한 정밀 제어가 부족하다.
따라서, 이러한 외부 특성에 대응하여 회로들의 동작 시간을 정밀하게 맞출 수 있는 지연 시간 조절회로에 대한 연구가 진행되고 있다.
따라서, 본 발명의 목적은 지연 시간을 조절하는데 있어서, 복수의 전류원을 이용하여 지연 시간을 정밀하게 제어하는 지연 시간 조절회로 및 그것의 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 지연 시간 조절회로는 제 1 클럭 신호에 응답하여 소정 시간 지연된 제 2 클럭 신호를 생성하는 지연 동기 루프, 상기 제 1 및 제 2 클럭 신호를 수신하고, 제 1 및 제 2 디지털 제어 신호에 응답하여 제 3 및 제 4 클럭 신호를 출력하는 복수의 지연 회로들, 상기 제 3 및 제 4 클럭 신호를 참조하여 지연 시간을 검출하고, 상기 검출된 지연 시간을 보상하기 위한 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 피드백 제어부를 포함한다.
상기 목적을 달성하기 위한 방법은 제 1 클럭 신호에 응답하여 소정 시간 지연된 제 2 클럭 신호를 생성하는 단계, 상기 제 1 및 제 2 클럭 신호를 수신하고, 제 1 및 제 2 디지털 제어 신호에 응답하여 제 3 및 제 4 클럭 신호를 출력하는 단계, 피드백 제어부는 상기 제 3 및 제 4 클럭 신호를 참조하여 지연 시간을 검출하고, 상기 검출된 지연 시간을 보상하기 위한 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 단계를 포함한다.
상기 목적을 달성하기 위한 방법은 제 1 클럭 신호에 응답하여 소정 시간 지연된 제 2 클럭 신호를 생성하는 단계, 상기 제 1 및 제 2 클럭 신호를 수신하고, 제 1 및 제 2 디지털 제어 신호에 응답하여 제 3 및 제 4 클럭 신호를 출력하는 단계, 피드백 제어부는 상기 제 3 및 제 4 클럭 신호를 참조하여 지연 시간을 검출하고, 상기 검출된 지연 시간을 보상하기 위한 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 복수의 전류원을 이용하여 지연 신호를 정밀하게 제어함으로써 시스템의 선형성이 더욱 향상된다.
도 1은 본 발명의 실시예에 따른 지연 시간 조절회로의 블록도이다.
도 2는 도 1에 개시된 지연 동기 루프 및 각 지연 회로로부터 출력된 제 1 및 제 2 클럭 신호들의 일 실시예를 보여주는 파형이다.
도 3은 도 1에 개시된 길버트 셀 구조를 이용한 각 지연 회로의 회로도이다.
도 4는 도 3에 개시된 구동부의 제 1 전류부를 나타낸다.
도 5는 도 3에 개시된 구동부의 제 2 전류부를 나타낸다.
도 6은 도 1의 동작 과정을 보여주는 순서도이다.
도 2는 도 1에 개시된 지연 동기 루프 및 각 지연 회로로부터 출력된 제 1 및 제 2 클럭 신호들의 일 실시예를 보여주는 파형이다.
도 3은 도 1에 개시된 길버트 셀 구조를 이용한 각 지연 회로의 회로도이다.
도 4는 도 3에 개시된 구동부의 제 1 전류부를 나타낸다.
도 5는 도 3에 개시된 구동부의 제 2 전류부를 나타낸다.
도 6은 도 1의 동작 과정을 보여주는 순서도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 지연 시간 조절회로의 구성과, 그것에 의해 수행되는 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명의 실시예에 따른 지연 시간 조절회로의 블록도이다. 도 1을 참조하면, 지연 시간 조절회로(1000)는 지연 동기 루프(100), 지연 회로부(200), 및 피드백 제어부(300)를 포함한다.
지연 동기 루프(100)는 외부로부터 제 1 클럭 신호(CLK)를 수신한다. 그리고 지연 동기 루프(100)는 수신된 제 1 클럭 신호(CLK)에 응답하여 TUNIT 만큼 지연된 제 2 클럭 신호(CLKB)를 생성한다. 지연 동기 루프(100)는 제 2 클럭 신호(CLKB)를 생성시, 제 1 클럭 신호(CLK)에 반전되도록 생성한다. 이에 따라, 지연 동기 루프(100)는 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)를 복수의 지연 회로들에 각각 인가한다.
지연 회로부(200)는 복수의 동일한 지연 회로들로 구성된다. 본 발명의 실시예에 따른 각 지연 회로는 길버트 셀(Gilbert Cell) 구조의 방식을 이용한다. 각 지연 회로는 지연 동기 루프(100)로부터 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)를 각각 수신한다. 그리고 각 지연 회로는 피드백 제어부(300)로부터 인가된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 출력되는 신호들의 지연 시간을 조절할 수 있다. 또한, 각 지연 회로에서 출력된 복수의 제 1 클럭 신호들(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호들(CLKB1OUT~CLKBnOUT)은 피드백 제어부(300)로 각각 인가되고, 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성하는 데 참조된다. 지연 회로부(200)는 도 3에서 자세히 설명될 것이다.
피드백 제어부(300)는 각 지연 회로에서 출력된 복수의 제 1 클럭 신호들(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호들(CLKB1OUT~CLKBnOUT)을 수신한다. 그리고 피드백 제어부(300)는 각 지연 회로에서 출력된 신호들을 수신하여, 제 1 및 제 2 디지털 제어 신호들(Dn+, Dn-)을 각각 생성한다. 이렇게 생성된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)는 각 지연 회로에 다시 인가된다. 다시 말해, 피드백 제어부(300)는 각 지연 회로에서 출력된 제 1 및 제 2 클럭의 출력 신호(CLKnOUT, CLKBnOUT)를 수신하여 지연된 시간, 즉, 지연된 위상을 각각 체크한다. 그리고 피드백 제어부(300)는 지연 시간을 상쇄할 수 있는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성하여 각 지연 회로에 인가한다. 피드백 제어부(300)는 각 지연 회로에서 수신된 제 1 및 제 2 클럭 신호(CLKnOUT, CLKBnOUT)에서 위상차가 발생하지 않았다면, 수신된 제 1 및 제 2 클럭 신호(CLKnOUT, CLKBnOUT)를 최종적으로 출력하도록 제어한다.
이와 같이, 지연 동기 루프(100)는 외부에서 인가된 제 1 클럭 신호(CLK)에 응답하여 TUNIT 만큼 지연된 제 2 클럭 신호(CLKB)를 생성한다. 지연 동기 루프(100)는 제 1 클럭 신호(CLK)과 비교해 위상이 반전되도록 제 2 클럭 신호(CLKB)를 생성한다. 그리고 생성된 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)는 각 지연 회로에 인가된다. 각 지연 회로는 수신된 제 1 및 제 2 클럭 신호(CLK, CLKB)에 응답하여 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 출력하여 피드백 제어부(300)로 인가한다. 피드백 제어부는(300)는 수신된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)의 지연된 위상차를 체크한다. 피드백 제어부(300)는 만약 수신된 출력 신호들에서 위상차가 있으면, 위상차를 상쇄시킬 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성하도록 제어한다. 반면, 위상차가 존재하지 않을 경우, 피드백 제어부(300)는 수신된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 최종적으로 출력하도록 제어한다. 따라서, 피드백 제어부(300)는 이러한 반복 과정을 제어함으로써, 위상차가 없는, 즉, 지연 시간이 없는 다수의 클럭 신호들을 발생시킬 수 있다.
도 2는 도 1에 개시된 지연 동기 루프 및 각 지연 회로로부터 출력된 제 1 및 제 2 클럭 신호들의 일 실시예를 보여주는 파형이다. 도 2를 참조하면, 지연 동기 루프(100, 도1 참조)는 제 1 클럭 신호(CLK)에 응답하여 TUNIT 만큼 지연된 제 2 클럭 신호(CLKB)를 생성한다. 여기서, 지연된 TUNIT 만큼의 위상은 동일한 간격으로 K 등분된다. 그리고 제 2 클럭 신호(CLKB)는 제 1 클럭 신호(CLK)와 비교하여 위상이 반전된다. 또한, 각 지연 회로(도1 참조)는 지연 동기 루프(100)로부터 생성된 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)를 각각 수신하여, 제 1 및 제 2 클럭 신호(CLKnOUT, CLKBnOUT)를 각각 출력한다. 하지만, 각 지연 회로는 수신된 제 1 및 제 2 클럭 신호(CLK, CLKB)와 비교하여 일정 시간 지연된 제 1 및 제 2 클럭 신호(CLKnOUT, CLKBnOUT)를 각각 출력한다. 다시 말해, 각 지연 회로는 수신된 제 1 클럭 신호(CLK)와 비교하여 d1 만큼 지연된 제 1 클럭 신호(CLKnOUT)를 출력하고, 제 2 클럭 신호(CLKB)와 비교하여 d2 만큼 지연된 제 2 클럭 신호(CLKBnOUT)를 각각 출력한다. 이렇게, 각 지연 회로로부터 출력된 클럭 신호들은 피드백 제어부(300)에 인가되고, 피드백 제어부(300)는 지연된 위상을 체크한다.
이처럼, TUNIT 만큼 지연된 위상은 각 지연 회로를 통해 출력된 복수의 제 1 클럭 신호(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호(CLKB1OUT~CLKBnOUT)의 지연 시간을 조절하는데 각각 이용된다. 여기서 지연 시간 이란, 회로 내부 또는 외부 원인에 의해 위상이 지연된 것을 의미한다. 그리고 피드백 제어부(300)는 각 지연 회로로부터 수신된 출력 신호들에 응답하여 지연된 위상차를 조절할 때, K 등분된 위치를 참조하여 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성한다.
도 3은 도 1에 개시된 길버트 셀 구조를 이용한 각 지연 회로의 회로도이다. 지연 회로부(200)의 각 지연 회로는 동일하게 구성된다. 도 3을 참조하면, 각 지연 회로는 구동부(210), 스위칭부(220), 출력부(230)로 구성된다.
구동부(210)는 제 1 전류부(211) 및 제 2 전류부(212)를 포함한다. 제 1 전류부 및 제 2 전류부(211, 212)는 n 개의 전류원으로 각각 구성될 수 있다. 그리고 각 전류원은 스위치 소자인 NMOS 트랜지스터로 구성된다. 제 1 전류부(211)는 제 1 디지털 제어 신호(Dn+)와 제 1 기준 전류 신호(IB+)를 각각 수신하다. 그리고 제 2 전류부(212)는 제 2 디지털 제어 신호(Dn-)와 제 2 기준 전류 신호(IB-)를 각각 수신하다. 제 1 및 제 2 전류부(211, 212)에 인가되는 제 1 및 제 2 기준 전류들(IB+, IB-)은 서로 반전된 위상차를 가진다. 이러한 제 1 및 제 2 전류부(211, 212)는 피드백 제어부(300)로부터 인가된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 전류량을 조절한다. 이와 같은 동작을 위해, 먼저 피드백 제어부(300)는 각 지연 회로로부터 출력된 복수의 제 1 클럭 신호(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호(CLKB1OUT~CLKBnOUT)을 수신한 후, 위상을 비교함으로써 지연된 시간을 각각 체크한다. 그리고 피드백 제어부(300)는 K 등분된 위상 TUNIT (도2 참조) 을 참조하여, 지연된 시간을 조절할 위상값을 체크한다. 여기서 위상값이란, K 등분된 TUNIT 의 복수의 위상 범위 중에 어느 한 지점을 말한다. 그리고 피드백 제어부(300)는 체크된 위상값에 기반하여 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성한다. 피드백 제어부(300)는 생성된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각 지연 회로에 인가한다. 따라서, 각 지연 회로의 제 1 및 제 2 전류부(211, 212)는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 전류량을 각각 조절함으로써, 지연 시간을 보다 정밀하게 조절할 수 있다.
스위칭부(220)는 제 1 전류부(211)의 출력 전류를 스위칭하기 위한 한 쌍의 트랜지스터(M1, M2) 제 2 전류부(212)의 출력 전류를 스위칭하기 위한 한 쌍의 트랜지스터(M3, M4)로 구성된다. 트랜지스터 M1과 M4의 게이트 단자에는 제 1 클럭 신호(CLK)가 입력된다. 그리고 트랜지스터 M2와 M3의 게이트 단자에는 TUNIT 만큼 위상이 지연된 제 2 클럭 신호(CLKB)가 입력된다. 여기서, 제 1 클럭 신호(CLK)와 제 2 클럭 신호(CLKB)는 서로 반전된 위상차를 갖고, 트랜지스터 M1, M2, M3, M4는 n채널 MOSFET 소자로 각각 구현된다. 트랜지스터 M2의 드레인 단자와 트랜지스터 M4의 드레인 단자는 전기적으로 연결되고, 트랜지스터 M1의 드레인 단자와 트랜지스터 M3의 드레인 단자는 전기적으로 연결된다. 트랜지스터 M1의 소스 단자와 트랜지스터 M2의 소스 단자는 전기적으로 연결되고, 트랜지스터 M3의 소스 단자와 트랜지스터 M4의 소스 단자는 전기적으로 연결된다. 이러한 스위칭부(220)는 제 1 전류부(211)에 응답하여 전류량이 조절되는 제 1 전류(IL1)와 제 1 및 제 2 클럭 신호(CLK, CLKB)에 대해 차동 연산을 수행함으로써 제 1 클럭 신호(CLKnOUT)를 출력한다. 그리고 스위칭부(220)는 제 2 전류부(212)에 응답하여 전류량이 조절되는 제 2 전류(IL2)와 제 1 및 제 2 클럭 신호(CLK, CLKB)에 대해 차동 연산을 수행함으로써 제 2 클럭 신호(CLKBnOUT)를 출력한다.
출력부(230)는 스위칭부(220)에서 출력된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 피드백 제어부(300)로 인가한다. 이에 따라, 피드백 제어부(300)는 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 수신하여 지연된 시간을 체크한다. 그리고 피드백 제어부(300)는 지연된 시간에 기반하여, 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성하고, 생성된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각 지연 회로의 제 1 및 제 2 전류부(211, 212)에 다시 인가한다. 이런 반복 과정을 통해서, 피드백 제어부(300)는 제 1 클럭 신호(CLKnOUT)와 제 2 클럭 신호(CLKBnOUT)가 지연 시간 없이 출력되게 할 수 있다.
길버트 셀 구조에 의하면, 각 지연 회로에서 출력된 제 1 클럭 신호(CLKnOUT)와 제 2 클럭 신호(CLKBnOUT)의 차동 신호는 TUNIT/2 이 된다. 하지만, 본 발명의 길버트 셀 구조는 제 1 및 제 2 전류부(211, 212)를 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 따라 제어함으로써, 차동 신호를 보다 정밀하게 조절할 수 있다. 따라서, 이러한 차동 신호를 정밀하게 조절함으로써, 반도체 장치 및 기타 여러 분야의 시스템은 지연 시간 없는 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 수신하여 전체 시스템의 성능을 향상시킬 수 있다.
도 4 및 도 5는 도 3에 개시된 구동부의 제 1 전류부 및 제 2 전류부를 나타낸다. 먼저, 도 4를 참조하면, 각 지연 회로의 제 1 전류부(211)는 커런트 미러(Current Mirror)의 구조 방식을 이용하며, 트랜지스터 MG1, 복수의 제 1 스위칭 소자들(S11~S1n), 복수의 제 2 스위칭 소자들(S21~S2n) 및 복수의 트랜지스터들(Ms1~Msn)을 포함한다. 여기서, 트랜지스터 MG1 및 복수의 트랜지스터들(MS1~MSn)은 NMOS 트랜지스터를 각각 이용한다. 피드백 제어부(300, 도1 참조)는 제 1 전류부(211)에 제 1 디지털 제어 신호(Dn+)를 인가하여 복수의 제 1 및 제 2 스위칭 소자들(S11~S1n, S21~S2n)의 동작을 제어한다. 피드백 제어부(300)는 복수의 제 1 및 제 2 스위칭 소자들(S11~S1n, S21~S2n)이 서로 상보적으로 동작하도록 제어한다. 예를 들어, 제 1 디지털 제어 신호(Dn+)에 응답하여 스위칭 소자 S11이 턴 온(ON)된다면, 스위칭 소자 S21은 턴 오프(OFF) 된다. 그리고 제 1 전류부(211)는 제 1 기준 전류(IB+)를 수신하고, 제 1 디지털 제어 신호(Dn+)에 응답하여 제 1 전류(IL1)의 전류량을 결정한다. 자세하게, 제 1 디지털 제어 신호(Dn+)에 응답하여 복수의 제 1 스위칭 소자들(S11~S1n)이 턴 온(ON)된다. 그리고 커런트 미러 구조에 따라, 제 1 전류(IL1)의 전류량은 턴 온(ON)된 복수의 제 1 스위칭 소자(S11~S1n)에 응답하여 복수의 트랜지스터들(Ms1~Msn)이 동작함으로써 최종적으로 결정된다. 다시 말해, 제 1 전류(IL1)의 전류량은 턴 온(ON)된 복수의 트랜지스터(Ms1~Msn)의 수에 제 1 기준 전압(IB+)을 곱한 것이 된다.
여기서, a는 트랜지스터 크기의 비율에 따른 상수이다.
도 5를 참조하면, 각 지연 회로의 제 2 전류부(211)는 커런트 미러(Current Mirror)의 구조 방식을 이용하며, 트랜지스터 MG2, 복수의 제 1 스위칭 소자들(S11~S1n), 복수의 제 2 스위칭 소자들(S21~S2n) 및 복수의 트랜지스터들(MR1~MRn)을 포함한다. 여기서, 트랜지스터 MG2 및 복수의 트랜지스터들(MR1~MRn)은 NMOS 트랜지스터를 각각 이용한다. 피드백 제어부(300, 도1 참조)는 제 2 전류부(212)에 제 2 디지털 제어 신호(Dn-)를 인가하여 복수의 제 1 및 제 2 스위칭 소자들(S11~S1n, S21~S2n)의 동작을 제어한다. 피드백 제어부(300)는 복수의 제 1 및 제 2 스위칭 소자들(S11~S1n, S21~S2n)이 서로 상보적으로 동작하도록 제어한다. 예를 들어, 제 2 디지털 제어 신호(Dn-)에 응답하여 스위칭 소자 S11이 턴 온(ON)된다면, 스위칭 소자 S21은 턴 오프(OFF) 된다. 그리고 제 2 전류부(212)는 제 2 기준 전류(IB-)를 수신하고, 제 2 디지털 제어 신호(Dn-)에 응답하여 제 2 전류(IL2)의 전류량을 결정한다. 자세하게, 제 2 디지털 제어 신호(Dn-)에 응답하여 복수의 제 1 스위칭 소자들(S11~S1n)이 턴 온(ON)된다. 그리고 커런트 미러 구조에 따라, 제 2 전류(IL2)의 전류량은 턴 온(ON)된 복수의 제 1 스위칭 소자(S11~S1n)에 응답하여 복수의 트랜지스터들(MR1~MRn)이 동작함으로써 최종적으로 결정된다. 다시 말해, 제 2 전류(IL2)의 전류량은 턴 온(ON)된 복수의 트랜지스터(MR1~MRn)의 수에 제 2 기준 전압(IB-)을 곱한 것이 된다.
여기서, a는 트랜지스터 크기의 비율에 따른 상수이다.
또한, 피드백 제어부(300)는 제 1 및 제 2 전류부(211, 212)에서 출력되는 제 1 및 제 2 전류(IL1, IL2)의 합이 항상 같도록 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 제어한다. 다시 말해, 피드백 제어부(300)는 제 1 전류부(211)에서 출력된 전류값과 제 2 전류부(212)에서 출력된 전류값이 서로 상이하도록 제어할 수 있지만, 그 합은 항상 같도록 제어한다. 제 1 지연 회로를 예로 들면(도 1 참조), 제 1 지연 회로는 제 1 및 제 2 클럭 신호(CLK, CLKB)를 수신하여, 제 1 클럭 신호(CLK1OUT) 및 제 2 클럭 신호(CLKB1OUT)를 피드백 제어부(300)에 인가한다. 피드백 제어부(300)는 수신된 클럭 신호들의 지연된 시간을 체크한다. 도 2를 참조하면, 제 1 클럭 신호(CLK1OUT)는 제 1 클럭 신호(CLK)와 비교하여 d1 만큼 지연 시간이 발생하고, 제 2 클럭 신호(CLKB2OUT)는 제 2 클럭 신호(CLKB)와 비교하여 d2 만큼 지연 시간이 발생한다. 그리고 피드백 제어부(300)는 K 등분된 TUNIT 의 위상에 따라, 지연된 시간을 조절할 위상값을 체크한다. 그리고 피드백 제어부(300)는 지정된 위상값에 맞추어 제 1 지연 회로에 인가할 n 비트의 제 1 및 제 2 디지털 제어 신호(D1+, D1-)를 생성한다. 제 1 및 제 2 디지털 제어 신호(D1+, D1-)에 응답하여 제 1 및 제 2 전류부(211, 212)는 지연된 d1, d2의 위상차를 조절한다. 또한, 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)는 서로 상보적으로 구성된다. 예시적으로, 10비트의 디지털 신호를 생성한다고 가정하자. 만약, 제 1 전류부(211)에 인가될 제 1 디지털 제어 신호(D1+)의 논리값이 “1110000000” 이 된다면, 제 2 전류부(212)에 인가될 제 2 디지털 제어 신호(D1-)의 논리값은 “0001111111”이 된다. 이 때, 제 1 전류부(211)는 3비트의 하이 신호에 따라 3개의 트랜지스터들을 동작시킨다. 그리고 제 2 전류부(212)는 7비트의 하이 신호에 따라 7개의 트랜지스터들을 동작시킨다. 다시 말해, 피드백 제어부(300)는 제 1 전류부(211)에 인가할 논리값과 제 2 전류부(212)에 인가할 논리값을 상보적이 되도록 제어한다. 위와 같이, 제 1 및 제 2 전류부(211, 212)들의 각 트랜지스터들이 동작된다면, 제 1 전류부(211)는 인가된 제 1 기준 전류(IB+, 도3 참조)에 기반하여 “3xIB”의 전류값을 출력한다. 그리고 제 2 전류부(212)는 인가된 제 2 기준 전류(IB-, 도3 참조)에 기반하여 “7xIB”의 전류값을 출력한다. 이처럼, 피드백 제어부(300)는 각 지연 회로의 제 1 및 제 2 전류부(211, 212)에 인가되는 전류값을 상이하게 제어함으로써, 지연 시간을 보다 정밀하게 조절할 수 있다. 하지만, 피드백 제어부(300)는 제 1 및 제 2 전류부(211, 212)에서 출력되는 전류의 합은 항상 일정하게 제어한다. 또한, 피드백 제어부(300)를 통해 생성된 10비트의 제 1 및 제 2 디지털 제어 신호(D1+, D1-)의 논리값은 여기에 국한 되는 것이 아니며, 수신된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)의 지연된 위상값에 따라 변화한다. 마찬가지로 피드백 제어부(300)는 모든 지연 회로(1~n)에서 출력된 복수의 제 1 클럭 신호들(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호들(CLKB1OUT~CLKBnOUT)에 응답하여, K 등분된 TUNIT 의 위상값에 맞혀 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각각 생성한다. 그리고 각 지연 회로는 모두 동일한 구조로 구성되기 때문에, 각 지연 회로 내부로부터 발생되는 지연 시간은 무시할 수 있다.
이처럼, 제 1 및 제 2 전류부(211, 212)는 피드백 제어부(300)로부터 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 수신한다. 그리고 제 1 및 제 2 전류부(211, 212)는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 전류량을 조절함으로써, 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)의 지연 시간을 보다 정밀히 조절할 수 있다.
도 6은 도 1의 동작 과정을 보여주는 순서도이다. 도 6을 참조하여 보다 상세히 각 단계별 과정을 설명한다.
S110 단계에서, 지연 동기 루프(100)는 외부로부터 제 1 클럭 신호(CLK)를 수신한다. 그리고 지연 동기 루프(100)는 수신된 제 1 클럭 신호(CLK)에 응답하여 TUNIT 만큼 지연되고, 위상이 반전된 제 2 클럭 신호(CLKB)를 생성한다. 지연 동기 루프(100)는 생성된 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)를 복수의 지연 회로들에 각각 인가한다.
S120 단계에서, 각 지연 회로는 지연 동기 루프(100)로부터 제 1 및 제 2 클럭 신호(CLK, CLKB)를 수신한다. 모든 지연 회로는 모두 동일한 구조로 구성된다. 특히, 각 지연 회로는 길버트 셀 구조를 사용하고, 전류량을 조절하기 위한 제 1 및 제 2 전류부(211, 212, 도 3 참조)를 포함한다. 길버트 셀 구조에 의하면, 각 지연 회로에서 출력된 제 1 클럭 신호(CLKnOUT)와 제 2 클럭 신호(CLKBnOUT)의 차동 신호는 TUNIT/2 이 된다. 하지만, 본 발명의 길버트 셀 구조는 제 1 및 제 2 전류부(211, 212)의 전류량을 조절하는 방식으로, 차동 신호의 범위를 보다 정밀하게 조절할 수 있다. 차동 신호의 범위를 보다 정밀하게 조절하기 위해 피드백 제어부(300)가 사용된다. 이에 따라, 각 지연 회로는 출력된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 피드백 제어부(300)로 인가한다.
S130 단계에서, 피드백 제어부(300)는 각 지연 회로로부터 출력된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 각각 수신한다. 그리고 피드백 제어부(300)는 수신된 출력 신호에 대해 지연된 위상값을 체크한다. 이에 따라, 피드백 제어부(300)는 지연된 위상차를 조절할 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성한다. 자세하게, 피드백 제어부(300)는 수신된 클럭 신호에 응답하여, K 등분된 TUNIT의 범위에 맞혀 지연된 위상값을 상쇄할 수 있는 지점을 체크한다. 이에 따라, 피드백 제어부(300)는 지연된 위상값을 상쇄할 수 있는 지점에 맞는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성한다. 따라서, 피드백 제어부(300)는 지연된 위상값을 상쇄할 수 있는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각 지연 회로에 각각 공급한다. 또한, 이러한 반복 과정을 통해 각 지연 회로는 최종적으로 지연 시간이 없는 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 출력할 수 있다.
S140 단계에서, 각 지연 회로의 제 1 및 제 2 전류부(211, 212)는 피드백 제어부(300)로부터 생성된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각각 수신하다. 그리고 제 1 및 제 2 전류부(211, 212)는 수신된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 전류량을 조절한다. 자세하게, 각 지연 회로의 제 1 및 제 2 전류부(211, 212, 도 4,5 참조) 각각은 복수개의 트랜지스터들 및 제 1 및 제 2 스위칭 소자들을 포함하며, 인가된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 제 1 스위칭 소자들을 턴 온(ON)한다. 그리고 제 1 및 제 2 전류부(211, 212)는 턴 온(ON)된 제 1 스위칭 소자들에 따라 트랜지스터들을 각각 동작한다. 피드백 제어부(300) 제 1 전류부(211)로 출력된 전류값과 제 2 전류부(212)로부터 출력된 전류값이 서로 상이하게 제어 할 수 있다. 그러나, 제 1 전류부(211)와 제 2 전류부(212)로부터 출력된 전류의 합은 항상 같도록 제어한다.
S150 단계에서, 각 지연 회로는 피드백 제어부(300)를 통해 지연된 위상을 상쇄할 수 있는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 수신한다. 이에 따라, 각 지연 회로는 최종적으로 지연 시간 없는 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 출력할 수 있다. 이에 따라, 반도체 장치나 여러 회로의 시스템은 지연 시간 없는 다채널의 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 인가받을 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 실시예에 따른 지연 시간 조절회로의 블록도이다. 도 1을 참조하면, 지연 시간 조절회로(1000)는 지연 동기 루프(100), 지연 회로부(200), 및 피드백 제어부(300)를 포함한다.
지연 동기 루프(100)는 외부로부터 제 1 클럭 신호(CLK)를 수신한다. 그리고 지연 동기 루프(100)는 수신된 제 1 클럭 신호(CLK)에 응답하여 TUNIT 만큼 지연된 제 2 클럭 신호(CLKB)를 생성한다. 지연 동기 루프(100)는 제 2 클럭 신호(CLKB)를 생성시, 제 1 클럭 신호(CLK)에 반전되도록 생성한다. 이에 따라, 지연 동기 루프(100)는 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)를 복수의 지연 회로들에 각각 인가한다.
지연 회로부(200)는 복수의 동일한 지연 회로들로 구성된다. 본 발명의 실시예에 따른 각 지연 회로는 길버트 셀(Gilbert Cell) 구조의 방식을 이용한다. 각 지연 회로는 지연 동기 루프(100)로부터 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)를 각각 수신한다. 그리고 각 지연 회로는 피드백 제어부(300)로부터 인가된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 출력되는 신호들의 지연 시간을 조절할 수 있다. 또한, 각 지연 회로에서 출력된 복수의 제 1 클럭 신호들(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호들(CLKB1OUT~CLKBnOUT)은 피드백 제어부(300)로 각각 인가되고, 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성하는 데 참조된다. 지연 회로부(200)는 도 3에서 자세히 설명될 것이다.
피드백 제어부(300)는 각 지연 회로에서 출력된 복수의 제 1 클럭 신호들(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호들(CLKB1OUT~CLKBnOUT)을 수신한다. 그리고 피드백 제어부(300)는 각 지연 회로에서 출력된 신호들을 수신하여, 제 1 및 제 2 디지털 제어 신호들(Dn+, Dn-)을 각각 생성한다. 이렇게 생성된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)는 각 지연 회로에 다시 인가된다. 다시 말해, 피드백 제어부(300)는 각 지연 회로에서 출력된 제 1 및 제 2 클럭의 출력 신호(CLKnOUT, CLKBnOUT)를 수신하여 지연된 시간, 즉, 지연된 위상을 각각 체크한다. 그리고 피드백 제어부(300)는 지연 시간을 상쇄할 수 있는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성하여 각 지연 회로에 인가한다. 피드백 제어부(300)는 각 지연 회로에서 수신된 제 1 및 제 2 클럭 신호(CLKnOUT, CLKBnOUT)에서 위상차가 발생하지 않았다면, 수신된 제 1 및 제 2 클럭 신호(CLKnOUT, CLKBnOUT)를 최종적으로 출력하도록 제어한다.
이와 같이, 지연 동기 루프(100)는 외부에서 인가된 제 1 클럭 신호(CLK)에 응답하여 TUNIT 만큼 지연된 제 2 클럭 신호(CLKB)를 생성한다. 지연 동기 루프(100)는 제 1 클럭 신호(CLK)과 비교해 위상이 반전되도록 제 2 클럭 신호(CLKB)를 생성한다. 그리고 생성된 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)는 각 지연 회로에 인가된다. 각 지연 회로는 수신된 제 1 및 제 2 클럭 신호(CLK, CLKB)에 응답하여 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 출력하여 피드백 제어부(300)로 인가한다. 피드백 제어부는(300)는 수신된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)의 지연된 위상차를 체크한다. 피드백 제어부(300)는 만약 수신된 출력 신호들에서 위상차가 있으면, 위상차를 상쇄시킬 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성하도록 제어한다. 반면, 위상차가 존재하지 않을 경우, 피드백 제어부(300)는 수신된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 최종적으로 출력하도록 제어한다. 따라서, 피드백 제어부(300)는 이러한 반복 과정을 제어함으로써, 위상차가 없는, 즉, 지연 시간이 없는 다수의 클럭 신호들을 발생시킬 수 있다.
도 2는 도 1에 개시된 지연 동기 루프 및 각 지연 회로로부터 출력된 제 1 및 제 2 클럭 신호들의 일 실시예를 보여주는 파형이다. 도 2를 참조하면, 지연 동기 루프(100, 도1 참조)는 제 1 클럭 신호(CLK)에 응답하여 TUNIT 만큼 지연된 제 2 클럭 신호(CLKB)를 생성한다. 여기서, 지연된 TUNIT 만큼의 위상은 동일한 간격으로 K 등분된다. 그리고 제 2 클럭 신호(CLKB)는 제 1 클럭 신호(CLK)와 비교하여 위상이 반전된다. 또한, 각 지연 회로(도1 참조)는 지연 동기 루프(100)로부터 생성된 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)를 각각 수신하여, 제 1 및 제 2 클럭 신호(CLKnOUT, CLKBnOUT)를 각각 출력한다. 하지만, 각 지연 회로는 수신된 제 1 및 제 2 클럭 신호(CLK, CLKB)와 비교하여 일정 시간 지연된 제 1 및 제 2 클럭 신호(CLKnOUT, CLKBnOUT)를 각각 출력한다. 다시 말해, 각 지연 회로는 수신된 제 1 클럭 신호(CLK)와 비교하여 d1 만큼 지연된 제 1 클럭 신호(CLKnOUT)를 출력하고, 제 2 클럭 신호(CLKB)와 비교하여 d2 만큼 지연된 제 2 클럭 신호(CLKBnOUT)를 각각 출력한다. 이렇게, 각 지연 회로로부터 출력된 클럭 신호들은 피드백 제어부(300)에 인가되고, 피드백 제어부(300)는 지연된 위상을 체크한다.
이처럼, TUNIT 만큼 지연된 위상은 각 지연 회로를 통해 출력된 복수의 제 1 클럭 신호(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호(CLKB1OUT~CLKBnOUT)의 지연 시간을 조절하는데 각각 이용된다. 여기서 지연 시간 이란, 회로 내부 또는 외부 원인에 의해 위상이 지연된 것을 의미한다. 그리고 피드백 제어부(300)는 각 지연 회로로부터 수신된 출력 신호들에 응답하여 지연된 위상차를 조절할 때, K 등분된 위치를 참조하여 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성한다.
도 3은 도 1에 개시된 길버트 셀 구조를 이용한 각 지연 회로의 회로도이다. 지연 회로부(200)의 각 지연 회로는 동일하게 구성된다. 도 3을 참조하면, 각 지연 회로는 구동부(210), 스위칭부(220), 출력부(230)로 구성된다.
구동부(210)는 제 1 전류부(211) 및 제 2 전류부(212)를 포함한다. 제 1 전류부 및 제 2 전류부(211, 212)는 n 개의 전류원으로 각각 구성될 수 있다. 그리고 각 전류원은 스위치 소자인 NMOS 트랜지스터로 구성된다. 제 1 전류부(211)는 제 1 디지털 제어 신호(Dn+)와 제 1 기준 전류 신호(IB+)를 각각 수신하다. 그리고 제 2 전류부(212)는 제 2 디지털 제어 신호(Dn-)와 제 2 기준 전류 신호(IB-)를 각각 수신하다. 제 1 및 제 2 전류부(211, 212)에 인가되는 제 1 및 제 2 기준 전류들(IB+, IB-)은 서로 반전된 위상차를 가진다. 이러한 제 1 및 제 2 전류부(211, 212)는 피드백 제어부(300)로부터 인가된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 전류량을 조절한다. 이와 같은 동작을 위해, 먼저 피드백 제어부(300)는 각 지연 회로로부터 출력된 복수의 제 1 클럭 신호(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호(CLKB1OUT~CLKBnOUT)을 수신한 후, 위상을 비교함으로써 지연된 시간을 각각 체크한다. 그리고 피드백 제어부(300)는 K 등분된 위상 TUNIT (도2 참조) 을 참조하여, 지연된 시간을 조절할 위상값을 체크한다. 여기서 위상값이란, K 등분된 TUNIT 의 복수의 위상 범위 중에 어느 한 지점을 말한다. 그리고 피드백 제어부(300)는 체크된 위상값에 기반하여 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성한다. 피드백 제어부(300)는 생성된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각 지연 회로에 인가한다. 따라서, 각 지연 회로의 제 1 및 제 2 전류부(211, 212)는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 전류량을 각각 조절함으로써, 지연 시간을 보다 정밀하게 조절할 수 있다.
스위칭부(220)는 제 1 전류부(211)의 출력 전류를 스위칭하기 위한 한 쌍의 트랜지스터(M1, M2) 제 2 전류부(212)의 출력 전류를 스위칭하기 위한 한 쌍의 트랜지스터(M3, M4)로 구성된다. 트랜지스터 M1과 M4의 게이트 단자에는 제 1 클럭 신호(CLK)가 입력된다. 그리고 트랜지스터 M2와 M3의 게이트 단자에는 TUNIT 만큼 위상이 지연된 제 2 클럭 신호(CLKB)가 입력된다. 여기서, 제 1 클럭 신호(CLK)와 제 2 클럭 신호(CLKB)는 서로 반전된 위상차를 갖고, 트랜지스터 M1, M2, M3, M4는 n채널 MOSFET 소자로 각각 구현된다. 트랜지스터 M2의 드레인 단자와 트랜지스터 M4의 드레인 단자는 전기적으로 연결되고, 트랜지스터 M1의 드레인 단자와 트랜지스터 M3의 드레인 단자는 전기적으로 연결된다. 트랜지스터 M1의 소스 단자와 트랜지스터 M2의 소스 단자는 전기적으로 연결되고, 트랜지스터 M3의 소스 단자와 트랜지스터 M4의 소스 단자는 전기적으로 연결된다. 이러한 스위칭부(220)는 제 1 전류부(211)에 응답하여 전류량이 조절되는 제 1 전류(IL1)와 제 1 및 제 2 클럭 신호(CLK, CLKB)에 대해 차동 연산을 수행함으로써 제 1 클럭 신호(CLKnOUT)를 출력한다. 그리고 스위칭부(220)는 제 2 전류부(212)에 응답하여 전류량이 조절되는 제 2 전류(IL2)와 제 1 및 제 2 클럭 신호(CLK, CLKB)에 대해 차동 연산을 수행함으로써 제 2 클럭 신호(CLKBnOUT)를 출력한다.
출력부(230)는 스위칭부(220)에서 출력된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 피드백 제어부(300)로 인가한다. 이에 따라, 피드백 제어부(300)는 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 수신하여 지연된 시간을 체크한다. 그리고 피드백 제어부(300)는 지연된 시간에 기반하여, 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성하고, 생성된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각 지연 회로의 제 1 및 제 2 전류부(211, 212)에 다시 인가한다. 이런 반복 과정을 통해서, 피드백 제어부(300)는 제 1 클럭 신호(CLKnOUT)와 제 2 클럭 신호(CLKBnOUT)가 지연 시간 없이 출력되게 할 수 있다.
길버트 셀 구조에 의하면, 각 지연 회로에서 출력된 제 1 클럭 신호(CLKnOUT)와 제 2 클럭 신호(CLKBnOUT)의 차동 신호는 TUNIT/2 이 된다. 하지만, 본 발명의 길버트 셀 구조는 제 1 및 제 2 전류부(211, 212)를 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 따라 제어함으로써, 차동 신호를 보다 정밀하게 조절할 수 있다. 따라서, 이러한 차동 신호를 정밀하게 조절함으로써, 반도체 장치 및 기타 여러 분야의 시스템은 지연 시간 없는 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 수신하여 전체 시스템의 성능을 향상시킬 수 있다.
도 4 및 도 5는 도 3에 개시된 구동부의 제 1 전류부 및 제 2 전류부를 나타낸다. 먼저, 도 4를 참조하면, 각 지연 회로의 제 1 전류부(211)는 커런트 미러(Current Mirror)의 구조 방식을 이용하며, 트랜지스터 MG1, 복수의 제 1 스위칭 소자들(S11~S1n), 복수의 제 2 스위칭 소자들(S21~S2n) 및 복수의 트랜지스터들(Ms1~Msn)을 포함한다. 여기서, 트랜지스터 MG1 및 복수의 트랜지스터들(MS1~MSn)은 NMOS 트랜지스터를 각각 이용한다. 피드백 제어부(300, 도1 참조)는 제 1 전류부(211)에 제 1 디지털 제어 신호(Dn+)를 인가하여 복수의 제 1 및 제 2 스위칭 소자들(S11~S1n, S21~S2n)의 동작을 제어한다. 피드백 제어부(300)는 복수의 제 1 및 제 2 스위칭 소자들(S11~S1n, S21~S2n)이 서로 상보적으로 동작하도록 제어한다. 예를 들어, 제 1 디지털 제어 신호(Dn+)에 응답하여 스위칭 소자 S11이 턴 온(ON)된다면, 스위칭 소자 S21은 턴 오프(OFF) 된다. 그리고 제 1 전류부(211)는 제 1 기준 전류(IB+)를 수신하고, 제 1 디지털 제어 신호(Dn+)에 응답하여 제 1 전류(IL1)의 전류량을 결정한다. 자세하게, 제 1 디지털 제어 신호(Dn+)에 응답하여 복수의 제 1 스위칭 소자들(S11~S1n)이 턴 온(ON)된다. 그리고 커런트 미러 구조에 따라, 제 1 전류(IL1)의 전류량은 턴 온(ON)된 복수의 제 1 스위칭 소자(S11~S1n)에 응답하여 복수의 트랜지스터들(Ms1~Msn)이 동작함으로써 최종적으로 결정된다. 다시 말해, 제 1 전류(IL1)의 전류량은 턴 온(ON)된 복수의 트랜지스터(Ms1~Msn)의 수에 제 1 기준 전압(IB+)을 곱한 것이 된다.
여기서, a는 트랜지스터 크기의 비율에 따른 상수이다.
도 5를 참조하면, 각 지연 회로의 제 2 전류부(211)는 커런트 미러(Current Mirror)의 구조 방식을 이용하며, 트랜지스터 MG2, 복수의 제 1 스위칭 소자들(S11~S1n), 복수의 제 2 스위칭 소자들(S21~S2n) 및 복수의 트랜지스터들(MR1~MRn)을 포함한다. 여기서, 트랜지스터 MG2 및 복수의 트랜지스터들(MR1~MRn)은 NMOS 트랜지스터를 각각 이용한다. 피드백 제어부(300, 도1 참조)는 제 2 전류부(212)에 제 2 디지털 제어 신호(Dn-)를 인가하여 복수의 제 1 및 제 2 스위칭 소자들(S11~S1n, S21~S2n)의 동작을 제어한다. 피드백 제어부(300)는 복수의 제 1 및 제 2 스위칭 소자들(S11~S1n, S21~S2n)이 서로 상보적으로 동작하도록 제어한다. 예를 들어, 제 2 디지털 제어 신호(Dn-)에 응답하여 스위칭 소자 S11이 턴 온(ON)된다면, 스위칭 소자 S21은 턴 오프(OFF) 된다. 그리고 제 2 전류부(212)는 제 2 기준 전류(IB-)를 수신하고, 제 2 디지털 제어 신호(Dn-)에 응답하여 제 2 전류(IL2)의 전류량을 결정한다. 자세하게, 제 2 디지털 제어 신호(Dn-)에 응답하여 복수의 제 1 스위칭 소자들(S11~S1n)이 턴 온(ON)된다. 그리고 커런트 미러 구조에 따라, 제 2 전류(IL2)의 전류량은 턴 온(ON)된 복수의 제 1 스위칭 소자(S11~S1n)에 응답하여 복수의 트랜지스터들(MR1~MRn)이 동작함으로써 최종적으로 결정된다. 다시 말해, 제 2 전류(IL2)의 전류량은 턴 온(ON)된 복수의 트랜지스터(MR1~MRn)의 수에 제 2 기준 전압(IB-)을 곱한 것이 된다.
여기서, a는 트랜지스터 크기의 비율에 따른 상수이다.
또한, 피드백 제어부(300)는 제 1 및 제 2 전류부(211, 212)에서 출력되는 제 1 및 제 2 전류(IL1, IL2)의 합이 항상 같도록 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 제어한다. 다시 말해, 피드백 제어부(300)는 제 1 전류부(211)에서 출력된 전류값과 제 2 전류부(212)에서 출력된 전류값이 서로 상이하도록 제어할 수 있지만, 그 합은 항상 같도록 제어한다. 제 1 지연 회로를 예로 들면(도 1 참조), 제 1 지연 회로는 제 1 및 제 2 클럭 신호(CLK, CLKB)를 수신하여, 제 1 클럭 신호(CLK1OUT) 및 제 2 클럭 신호(CLKB1OUT)를 피드백 제어부(300)에 인가한다. 피드백 제어부(300)는 수신된 클럭 신호들의 지연된 시간을 체크한다. 도 2를 참조하면, 제 1 클럭 신호(CLK1OUT)는 제 1 클럭 신호(CLK)와 비교하여 d1 만큼 지연 시간이 발생하고, 제 2 클럭 신호(CLKB2OUT)는 제 2 클럭 신호(CLKB)와 비교하여 d2 만큼 지연 시간이 발생한다. 그리고 피드백 제어부(300)는 K 등분된 TUNIT 의 위상에 따라, 지연된 시간을 조절할 위상값을 체크한다. 그리고 피드백 제어부(300)는 지정된 위상값에 맞추어 제 1 지연 회로에 인가할 n 비트의 제 1 및 제 2 디지털 제어 신호(D1+, D1-)를 생성한다. 제 1 및 제 2 디지털 제어 신호(D1+, D1-)에 응답하여 제 1 및 제 2 전류부(211, 212)는 지연된 d1, d2의 위상차를 조절한다. 또한, 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)는 서로 상보적으로 구성된다. 예시적으로, 10비트의 디지털 신호를 생성한다고 가정하자. 만약, 제 1 전류부(211)에 인가될 제 1 디지털 제어 신호(D1+)의 논리값이 “1110000000” 이 된다면, 제 2 전류부(212)에 인가될 제 2 디지털 제어 신호(D1-)의 논리값은 “0001111111”이 된다. 이 때, 제 1 전류부(211)는 3비트의 하이 신호에 따라 3개의 트랜지스터들을 동작시킨다. 그리고 제 2 전류부(212)는 7비트의 하이 신호에 따라 7개의 트랜지스터들을 동작시킨다. 다시 말해, 피드백 제어부(300)는 제 1 전류부(211)에 인가할 논리값과 제 2 전류부(212)에 인가할 논리값을 상보적이 되도록 제어한다. 위와 같이, 제 1 및 제 2 전류부(211, 212)들의 각 트랜지스터들이 동작된다면, 제 1 전류부(211)는 인가된 제 1 기준 전류(IB+, 도3 참조)에 기반하여 “3xIB”의 전류값을 출력한다. 그리고 제 2 전류부(212)는 인가된 제 2 기준 전류(IB-, 도3 참조)에 기반하여 “7xIB”의 전류값을 출력한다. 이처럼, 피드백 제어부(300)는 각 지연 회로의 제 1 및 제 2 전류부(211, 212)에 인가되는 전류값을 상이하게 제어함으로써, 지연 시간을 보다 정밀하게 조절할 수 있다. 하지만, 피드백 제어부(300)는 제 1 및 제 2 전류부(211, 212)에서 출력되는 전류의 합은 항상 일정하게 제어한다. 또한, 피드백 제어부(300)를 통해 생성된 10비트의 제 1 및 제 2 디지털 제어 신호(D1+, D1-)의 논리값은 여기에 국한 되는 것이 아니며, 수신된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)의 지연된 위상값에 따라 변화한다. 마찬가지로 피드백 제어부(300)는 모든 지연 회로(1~n)에서 출력된 복수의 제 1 클럭 신호들(CLK1OUT ~CLKnOUT) 및 제 2 클럭 신호들(CLKB1OUT~CLKBnOUT)에 응답하여, K 등분된 TUNIT 의 위상값에 맞혀 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각각 생성한다. 그리고 각 지연 회로는 모두 동일한 구조로 구성되기 때문에, 각 지연 회로 내부로부터 발생되는 지연 시간은 무시할 수 있다.
이처럼, 제 1 및 제 2 전류부(211, 212)는 피드백 제어부(300)로부터 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 수신한다. 그리고 제 1 및 제 2 전류부(211, 212)는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 전류량을 조절함으로써, 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)의 지연 시간을 보다 정밀히 조절할 수 있다.
도 6은 도 1의 동작 과정을 보여주는 순서도이다. 도 6을 참조하여 보다 상세히 각 단계별 과정을 설명한다.
S110 단계에서, 지연 동기 루프(100)는 외부로부터 제 1 클럭 신호(CLK)를 수신한다. 그리고 지연 동기 루프(100)는 수신된 제 1 클럭 신호(CLK)에 응답하여 TUNIT 만큼 지연되고, 위상이 반전된 제 2 클럭 신호(CLKB)를 생성한다. 지연 동기 루프(100)는 생성된 제 1 클럭 신호(CLK) 및 제 2 클럭 신호(CLKB)를 복수의 지연 회로들에 각각 인가한다.
S120 단계에서, 각 지연 회로는 지연 동기 루프(100)로부터 제 1 및 제 2 클럭 신호(CLK, CLKB)를 수신한다. 모든 지연 회로는 모두 동일한 구조로 구성된다. 특히, 각 지연 회로는 길버트 셀 구조를 사용하고, 전류량을 조절하기 위한 제 1 및 제 2 전류부(211, 212, 도 3 참조)를 포함한다. 길버트 셀 구조에 의하면, 각 지연 회로에서 출력된 제 1 클럭 신호(CLKnOUT)와 제 2 클럭 신호(CLKBnOUT)의 차동 신호는 TUNIT/2 이 된다. 하지만, 본 발명의 길버트 셀 구조는 제 1 및 제 2 전류부(211, 212)의 전류량을 조절하는 방식으로, 차동 신호의 범위를 보다 정밀하게 조절할 수 있다. 차동 신호의 범위를 보다 정밀하게 조절하기 위해 피드백 제어부(300)가 사용된다. 이에 따라, 각 지연 회로는 출력된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 피드백 제어부(300)로 인가한다.
S130 단계에서, 피드백 제어부(300)는 각 지연 회로로부터 출력된 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 각각 수신한다. 그리고 피드백 제어부(300)는 수신된 출력 신호에 대해 지연된 위상값을 체크한다. 이에 따라, 피드백 제어부(300)는 지연된 위상차를 조절할 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성한다. 자세하게, 피드백 제어부(300)는 수신된 클럭 신호에 응답하여, K 등분된 TUNIT의 범위에 맞혀 지연된 위상값을 상쇄할 수 있는 지점을 체크한다. 이에 따라, 피드백 제어부(300)는 지연된 위상값을 상쇄할 수 있는 지점에 맞는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 생성한다. 따라서, 피드백 제어부(300)는 지연된 위상값을 상쇄할 수 있는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각 지연 회로에 각각 공급한다. 또한, 이러한 반복 과정을 통해 각 지연 회로는 최종적으로 지연 시간이 없는 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 출력할 수 있다.
S140 단계에서, 각 지연 회로의 제 1 및 제 2 전류부(211, 212)는 피드백 제어부(300)로부터 생성된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 각각 수신하다. 그리고 제 1 및 제 2 전류부(211, 212)는 수신된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 전류량을 조절한다. 자세하게, 각 지연 회로의 제 1 및 제 2 전류부(211, 212, 도 4,5 참조) 각각은 복수개의 트랜지스터들 및 제 1 및 제 2 스위칭 소자들을 포함하며, 인가된 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)에 응답하여 제 1 스위칭 소자들을 턴 온(ON)한다. 그리고 제 1 및 제 2 전류부(211, 212)는 턴 온(ON)된 제 1 스위칭 소자들에 따라 트랜지스터들을 각각 동작한다. 피드백 제어부(300) 제 1 전류부(211)로 출력된 전류값과 제 2 전류부(212)로부터 출력된 전류값이 서로 상이하게 제어 할 수 있다. 그러나, 제 1 전류부(211)와 제 2 전류부(212)로부터 출력된 전류의 합은 항상 같도록 제어한다.
S150 단계에서, 각 지연 회로는 피드백 제어부(300)를 통해 지연된 위상을 상쇄할 수 있는 제 1 및 제 2 디지털 제어 신호(Dn+, Dn-)를 수신한다. 이에 따라, 각 지연 회로는 최종적으로 지연 시간 없는 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 출력할 수 있다. 이에 따라, 반도체 장치나 여러 회로의 시스템은 지연 시간 없는 다채널의 제 1 클럭 신호(CLKnOUT) 및 제 2 클럭 신호(CLKBnOUT)를 인가받을 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 지연 동기 루프 300: 피드백 제어부
200: 지연 회로부 211: 제 1 전류부
210: 구동부 212: 제 2 전류부
220: 스위칭부 230: 출력부
200: 지연 회로부 211: 제 1 전류부
210: 구동부 212: 제 2 전류부
220: 스위칭부 230: 출력부
Claims (13)
- 제 1 클럭 신호에 응답하여 소정 시간 지연된 제 2 클럭 신호를 생성하는 지연 동기 루프;
상기 제 1 및 제 2 클럭 신호를 수신하고, 제 1 및 제 2 디지털 제어 신호에 응답하여 제 3 및 제 4 클럭 신호를 출력하는 복수의 지연 회로들; 및
상기 제 3 및 제 4 클럭 신호를 수신하여 지연 시간을 검출하고, 상기 검출된 지연 시간을 보상하기 위한 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 피드백 제어부를 포함하는 지연 시간 조절회로. - 제 1 항에 있어서,
상기 제 2 클럭 신호는 상기 제 1 클럭 신호에 대하여 반전된 지연 시간 조절회로. - 제 1 항에 있어서,
상기 제 1 및 제 2 디지털 제어 신호는 서로 상보적으로 구성되는 지연 시간 조절회로. - 제 1 항에 있어서,
상기 복수의 지연 회로들 각각은 제 1 및 제 2 전류부를 포함하며,
상기 제 1 전류부는 복수의 제 1 스위칭 소자들 및 제 1 트랜지스터들로 구성되어 상기 제 1 디지털 제어 신호에 응답하여 동작하고,
상기 제 2 전류부는 복수의 제 2 스위칭 소자들 및 제 2 트랜지스터들로 구성되어 상기 제 2 디지털 제어 신호에 응답하여 동작하는 지연 시간 조절회로. - 제 4 항에 있어서,
상기 제 1 및 제 2 전류부 각각에서 출력되는 전류량은 상기 제 1 및 제 2 트랜지스터들의 동작 수에 기반하여 조절되는 지연 시간 조절회로. - 제 5 항에 있어서,
상기 제 1 전류부의 출력되는 전류량과 상기 제 2 전류부의 출력되는 전류량의 합은 항상 동일하게 출력되는 지연 시간 조절회로. - 제 1 항에 있어서,
상기 제 2 클럭 신호를 생성할 때, 지연된 상기 소정 시간을 동일한 시간 간격으로 K 등분하는 지연 시간 조절회로. - 제 1 항에 있어서,
상기 피드백 제어부는 상기 제 3 및 제 4 클럭 신호의 위상차에 기초하여 상기 검출된 지연 시간을 보상하기 위한 위상값을 체크하고, 상기 위상값에 기반하여 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 지연 시간 조절회로. - 제 8 항에 있어서,
상기 피드백 제어부는 상기 복수의 지연 회로들 각각에서 검출된 지연 시간이 보상되지 않았으면, 상기 제 1 및 제 2 디지털 제어 신호를 다시 생성하여, 상기 복수의 지연 회로들 각각에 다시 인가하는 지연 시간 조절회로. - 클럭 신호의 시간을 조절하는 지연 시간 조절 방법에 있어서,
제 1 클럭 신호에 응답하여 소정 시간 지연된 제 2 클럭 신호를 생성하는 단계;
상기 제 1 및 제 2 클럭 신호를 수신하고, 제 1 및 제 2 디지털 제어 신호에 응답하여 제 3 및 제 4 클럭 신호를 출력하는 단계; 및
상기 제 3 및 제 4 클럭 신호를 참조하여 지연 시간을 검출하고, 상기 검출된 지연 시간을 보상하기 위한 상기 제 1 및 제 2 디지털 제어 신호를 생성하는 단계를 포함하는 지연 시간 조절 방법. - 제 10 항에 있어서,
상기 제 2 클럭 신호는 상기 제 1 클럭 신호에 대하여 반전된 위상을 갖는 지연 시간 조절 방법. - 제 10 항에 있어서,
상기 제 1 디지털 제어 신호에 응답하여 결정되는 제 1 전류의 전류량과 상기 제 2 디지털 제어 신호에 응답하여 결정되는 제 2 전류의 전류량에 기초하여 상기 검출된 지연 시간이 보상되는 지연 시간 조절 방법. - 제 12 항에 있어서,
상기 제 1 전류의 전류량 및 상기 제 2 전류의 전류량의 합은 항상 동일하게 제어되는 지연 시간 조절 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120098922A KR101947814B1 (ko) | 2012-09-06 | 2012-09-06 | 지연 시간을 조절하는 지연 시간 조절회로 및 그것의 조절 방법 |
| US13/758,991 US8698529B2 (en) | 2012-09-06 | 2013-02-04 | Delay time control circuit and control method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120098922A KR101947814B1 (ko) | 2012-09-06 | 2012-09-06 | 지연 시간을 조절하는 지연 시간 조절회로 및 그것의 조절 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140032590A KR20140032590A (ko) | 2014-03-17 |
| KR101947814B1 true KR101947814B1 (ko) | 2019-02-14 |
Family
ID=50186680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120098922A KR101947814B1 (ko) | 2012-09-06 | 2012-09-06 | 지연 시간을 조절하는 지연 시간 조절회로 및 그것의 조절 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8698529B2 (ko) |
| KR (1) | KR101947814B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012101776A1 (ja) * | 2011-01-26 | 2012-08-02 | 富士通株式会社 | 半導体装置、及び情報処理装置 |
| KR102376738B1 (ko) | 2015-06-17 | 2022-03-23 | 한국전자통신연구원 | 프랙셔널 스퍼 잡음을 감소시키기 위한 위상 고정 루프 |
| KR102090245B1 (ko) | 2018-10-18 | 2020-03-17 | 연세대학교 산학협력단 | 높은 자유도를 갖는 시간 지연 회로 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0671829B1 (en) * | 1994-03-11 | 2006-06-28 | Fujitsu Limited | Clock regeneration circuit |
| US7773968B2 (en) * | 2006-11-30 | 2010-08-10 | Silicon Laboratories, Inc. | Interface/synchronization circuits for radio frequency receivers with mixing DAC architectures |
| KR100834398B1 (ko) * | 2007-01-10 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 구동방법 |
| JP2009284466A (ja) | 2008-04-21 | 2009-12-03 | Seiko Epson Corp | ミキサー回路、通信装置及び電子機器 |
| US8138798B2 (en) * | 2008-07-29 | 2012-03-20 | Fujitsu Limited | Symmetric phase detector |
| US8044745B2 (en) * | 2009-01-28 | 2011-10-25 | Agere Systems Inc. | Method and apparatus for applying clock phase and frequency offset |
-
2012
- 2012-09-06 KR KR1020120098922A patent/KR101947814B1/ko active IP Right Grant
-
2013
- 2013-02-04 US US13/758,991 patent/US8698529B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140032590A (ko) | 2014-03-17 |
| US8698529B2 (en) | 2014-04-15 |
| US20140062554A1 (en) | 2014-03-06 |
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