JPH07160741A - 電気回路の動作遅延時間模擬方法 - Google Patents
電気回路の動作遅延時間模擬方法Info
- Publication number
- JPH07160741A JPH07160741A JP5309495A JP30949593A JPH07160741A JP H07160741 A JPH07160741 A JP H07160741A JP 5309495 A JP5309495 A JP 5309495A JP 30949593 A JP30949593 A JP 30949593A JP H07160741 A JPH07160741 A JP H07160741A
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- JP
- Japan
- Prior art keywords
- input
- delay time
- stored
- memory area
- circuit
- Prior art date
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Abstract
(57)【要約】
【目的】 ディジタル回路等の電気回路の動作遅延時間
を正確に模擬し得るようにする。 【構成】 従来はディジタル回路を含む電気回路の構成
素子の出力端につながる抵抗，コンデンサなどによる遅
れ時間を無視して動作を模擬するようにしていたが、こ
の発明ではこれらの遅れ時間も考慮して回路の動作遅延
時間を模擬することにより、正確な模擬を可能とする。
を正確に模擬し得るようにする。 【構成】 従来はディジタル回路を含む電気回路の構成
素子の出力端につながる抵抗，コンデンサなどによる遅
れ時間を無視して動作を模擬するようにしていたが、こ
の発明ではこれらの遅れ時間も考慮して回路の動作遅延
時間を模擬することにより、正確な模擬を可能とする。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル回路を含
む電気回路の動作を計算機により模擬（シミュレーショ
ン）するための模擬方法に関する。
む電気回路の動作を計算機により模擬（シミュレーショ
ン）するための模擬方法に関する。
【０００２】
【従来の技術】従来、ディジタル回路を含む電気回路の
動作を計算機で模擬する場合、各素子の機能とタイミン
グ（遅れ時間）を記述したモデルが必要となる。そし
て、素子モデルにおけるタイミング（遅れ時間）設定
は、入力信号のＨｉｇｈレベルからＬｏｗレベル、また
はＬｏｗレベルからＨｉｇｈレベルへの変化に対し、そ
れぞれ最大，最小，標準のいずれかの遅れ時間を設定す
るようにしている。また、複数の入力信号の変化により
出力信号が変化する場合は各関連パス毎に遅れ時間を設
定し、さらに機能の記述はプリミティブ（基本要素）を
用いた論理式で記述するものとする。
動作を計算機で模擬する場合、各素子の機能とタイミン
グ（遅れ時間）を記述したモデルが必要となる。そし
て、素子モデルにおけるタイミング（遅れ時間）設定
は、入力信号のＨｉｇｈレベルからＬｏｗレベル、また
はＬｏｗレベルからＨｉｇｈレベルへの変化に対し、そ
れぞれ最大，最小，標準のいずれかの遅れ時間を設定す
るようにしている。また、複数の入力信号の変化により
出力信号が変化する場合は各関連パス毎に遅れ時間を設
定し、さらに機能の記述はプリミティブ（基本要素）を
用いた論理式で記述するものとする。
【０００３】例えば、図３のような３ステート素子１の
場合のモデルは図４のようになる。なお、図３の４は入
力素子、Ｔｏは３ステート素子１の出力端子、Ｔｉは入
力素子４の入力端子、図４の１１はバッファ、１２，１
３はアンドゲート、１４はオアゲート、１５はスイッチ
をそれぞれ示している。
場合のモデルは図４のようになる。なお、図３の４は入
力素子、Ｔｏは３ステート素子１の出力端子、Ｔｉは入
力素子４の入力端子、図４の１１はバッファ、１２，１
３はアンドゲート、１４はオアゲート、１５はスイッチ
をそれぞれ示している。
【０００４】また、図４のＲ１〜Ｒ３は入力信号ＩＮの
立ち上がり時の最小，標準，最大の遅れ時間、Ｆ１〜Ｆ
３は入力信号ＩＮの立ち下がり時の最小，標準，最大の
遅れ時間を示し、ＦＨＺ１〜ＦＨＺ３は出力がＨｉｇｈ
レベルから高インピーダンス状態への移行時、ＦＬＺ１
〜ＦＬＺ３は出力がＬｏｗレベルから高インピーダンス
状態への移行時の最小，標準，最大の遅れ時間、ＲＨＺ
１〜ＲＨＺ３およびＲＬＺ１〜ＲＬＺ３は同じく高イン
ピーダンス状態からＨｉｇｈレベル，Ｌｏｗレベル移行
時の最小，標準，最大の遅れ時間をそれぞれ示してい
る。
立ち上がり時の最小，標準，最大の遅れ時間、Ｆ１〜Ｆ
３は入力信号ＩＮの立ち下がり時の最小，標準，最大の
遅れ時間を示し、ＦＨＺ１〜ＦＨＺ３は出力がＨｉｇｈ
レベルから高インピーダンス状態への移行時、ＦＬＺ１
〜ＦＬＺ３は出力がＬｏｗレベルから高インピーダンス
状態への移行時の最小，標準，最大の遅れ時間、ＲＨＺ
１〜ＲＨＺ３およびＲＬＺ１〜ＲＬＺ３は同じく高イン
ピーダンス状態からＨｉｇｈレベル，Ｌｏｗレベル移行
時の最小，標準，最大の遅れ時間をそれぞれ示してい
る。
【０００５】すなわち、３ステート素子における入力信
号ＩＮの変化による出力信号ＯＵＴの変化の模擬は、ゲ
ート制御信号Ｇの変化によりＯＵＴがＬｏｗ（Ｈｉｇ
ｈ）レベルから高インピーダンス状態に変化する際は、
ゲート制御信号Ｇの変化から設定されている素子の遅れ
時間ｔＬＺ（またはｔＨＺ）だけ遅れて、Ｌｏｗ（Ｈｉ
ｇｈ）レベルから高インピーダンス状態に変化するよう
に模擬している。
号ＩＮの変化による出力信号ＯＵＴの変化の模擬は、ゲ
ート制御信号Ｇの変化によりＯＵＴがＬｏｗ（Ｈｉｇ
ｈ）レベルから高インピーダンス状態に変化する際は、
ゲート制御信号Ｇの変化から設定されている素子の遅れ
時間ｔＬＺ（またはｔＨＺ）だけ遅れて、Ｌｏｗ（Ｈｉ
ｇｈ）レベルから高インピーダンス状態に変化するよう
に模擬している。
【０００６】
【発明が解決しようとする課題】つまり、図３のように
３ステート素子１の出力側にプルアップ抵抗（またはプ
ルダウン抵抗）２やコンデンサ３などが接続されている
場合でも、従来は煩雑さを避けるため、これを無視して
模擬するようにしている。しかしながら、実際の動作は
３ステート素子１に接続されているプルアップ抵抗（ま
たはプルダウン抵抗）２やコンデンサ３などにより、信
号が図５（ニ）または（ホ）のように緩慢に立ち上がる
（立ち下がる）ため、素子の遅れ時間に加え、Ｌｏｗ
（Ｈｉｇｈ）レベルからＨｉｇｈ（Ｌｏｗ）レベルにな
る迄の遅れ時間τがある。
３ステート素子１の出力側にプルアップ抵抗（またはプ
ルダウン抵抗）２やコンデンサ３などが接続されている
場合でも、従来は煩雑さを避けるため、これを無視して
模擬するようにしている。しかしながら、実際の動作は
３ステート素子１に接続されているプルアップ抵抗（ま
たはプルダウン抵抗）２やコンデンサ３などにより、信
号が図５（ニ）または（ホ）のように緩慢に立ち上がる
（立ち下がる）ため、素子の遅れ時間に加え、Ｌｏｗ
（Ｈｉｇｈ）レベルからＨｉｇｈ（Ｌｏｗ）レベルにな
る迄の遅れ時間τがある。
【０００７】このように、従来はこの遅れ時間τを無視
しているため、実際の動作と異なり正確な動作模擬がで
きないという問題を持つことになる。したがって、この
発明の課題は素子の出力に接続される抵抗やコンデンサ
による遅れ時間も考慮することにより、正確な模擬を可
能にすることにある。
しているため、実際の動作と異なり正確な動作模擬がで
きないという問題を持つことになる。したがって、この
発明の課題は素子の出力に接続される抵抗やコンデンサ
による遅れ時間も考慮することにより、正確な模擬を可
能にすることにある。
【０００８】
【課題を解決するための手段】このような課題を解決す
るため、この発明では、ディジタル回路を構成する各素
子の論理構成情報と動作遅延時間情報を入力し、前記回
路に信号を入力してから出力が得られるまでの動作を計
算機にて模擬するに当たり、前記回路素子の出力端に接
続された抵抗，コンデンサの定数入力情報にもとづき時
定数を計算し、これを前記素子の遅延時間に加算して各
素子の動作を模擬することを特徴としている。
るため、この発明では、ディジタル回路を構成する各素
子の論理構成情報と動作遅延時間情報を入力し、前記回
路に信号を入力してから出力が得られるまでの動作を計
算機にて模擬するに当たり、前記回路素子の出力端に接
続された抵抗，コンデンサの定数入力情報にもとづき時
定数を計算し、これを前記素子の遅延時間に加算して各
素子の動作を模擬することを特徴としている。
【０００９】
【作用】処理が煩雑となるとして従来は無視していた、
素子の出力端に接続される抵抗やコンデンサの回路定数
から時定数を求め、これを回路本来の遅れ時間に加算す
ることにより、回路動作を正確に模擬し得るようにす
る。
素子の出力端に接続される抵抗やコンデンサの回路定数
から時定数を求め、これを回路本来の遅れ時間に加算す
ることにより、回路動作を正確に模擬し得るようにす
る。
【００１０】
【実施例】図１はこの発明の実施例を示すフローチャー
ト、図２はこの発明を実施するに当たって必要とされる
メモリの内容を説明するための説明図である。すなわ
ち、図１は図示されないシミュレータにて実行される処
理手順を示しており、まずは、シミュレーションの対象
となるディジタル回路の各素子の論理構成情報と動作遅
延時間情報とが入力される。ここでも、シミュレーショ
ンの対象となる実際の回路を例えば図３の如き回路であ
るとすると、ステップＳ１では抵抗２のパラメータ値
（抵抗値）が抽出される。このパラメータ値は、図２の
メモリ領域Ａ１に格納される。
ト、図２はこの発明を実施するに当たって必要とされる
メモリの内容を説明するための説明図である。すなわ
ち、図１は図示されないシミュレータにて実行される処
理手順を示しており、まずは、シミュレーションの対象
となるディジタル回路の各素子の論理構成情報と動作遅
延時間情報とが入力される。ここでも、シミュレーショ
ンの対象となる実際の回路を例えば図３の如き回路であ
るとすると、ステップＳ１では抵抗２のパラメータ値
（抵抗値）が抽出される。このパラメータ値は、図２の
メモリ領域Ａ１に格納される。
【００１１】次に、ステップＳ２では入力素子４の入力
端子Ｔｉに設定してある入力容量（ここでは、１０ｐ
Ｆ）を示すパラメータ値が取り出され、上記と同様に図
２のメモリ領域Ａ２に格納される。ステップＳ３ではメ
モリ領域Ａ１，Ａ２の値から時定数τを演算し、図２の
メモリ領域Ｗに格納する。このメモリ領域Ｗに格納され
た値はステップＳ４で、３ステート素子１の出力端子Ｔ
ｏの時間設定値ｔＺ（ＦＨ１，ＦＨ２，ＦＨ３，ＦＬ
１，ＦＬ２，ＦＬ３）に加算される。このときのメモリ
態様は、領域ＦＨ１以下に示されている。
端子Ｔｉに設定してある入力容量（ここでは、１０ｐ
Ｆ）を示すパラメータ値が取り出され、上記と同様に図
２のメモリ領域Ａ２に格納される。ステップＳ３ではメ
モリ領域Ａ１，Ａ２の値から時定数τを演算し、図２の
メモリ領域Ｗに格納する。このメモリ領域Ｗに格納され
た値はステップＳ４で、３ステート素子１の出力端子Ｔ
ｏの時間設定値ｔＺ（ＦＨ１，ＦＨ２，ＦＨ３，ＦＬ
１，ＦＬ２，ＦＬ３）に加算される。このときのメモリ
態様は、領域ＦＨ１以下に示されている。
【００１２】このような処理をした後、ステップＳ５で
従来と同様のシミュレーション処理を実行することによ
り、図３の如くプルアップ抵抗２が接続されている３ス
テート素子１の出力端子Ｔｏの出力が、Ｌｏｗ（Ｈｉｇ
ｈ）レベルからＨｉｇｈ（Ｌｏｗ）レベルになる迄、特
にＬｏｗから高インピーダンス状態への移行時の遅れ時
間が実際の回路とほぼ同じとなり、正確な模擬が可能と
なる。
従来と同様のシミュレーション処理を実行することによ
り、図３の如くプルアップ抵抗２が接続されている３ス
テート素子１の出力端子Ｔｏの出力が、Ｌｏｗ（Ｈｉｇ
ｈ）レベルからＨｉｇｈ（Ｌｏｗ）レベルになる迄、特
にＬｏｗから高インピーダンス状態への移行時の遅れ時
間が実際の回路とほぼ同じとなり、正確な模擬が可能と
なる。
【００１３】その結果、時定数τを考慮しない場合の模
擬結果は図５（ハ）のようになるのに対し、この発明の
ように時定数τを考慮したときの模擬結果は図５（ニ）
に示すようになる。また、以上ではプルアップ抵抗の場
合について説明したが、図３に点線で示すように、プル
ダウン抵抗２１がつながる場合も同様にシミュレートす
ることが可能となり、その結果は図５に（ホ）で示すよ
うになる。なお、以上では主としてディジタル回路につ
いて説明したが、この発明はアナログ回路についても適
用することができる。
擬結果は図５（ハ）のようになるのに対し、この発明の
ように時定数τを考慮したときの模擬結果は図５（ニ）
に示すようになる。また、以上ではプルアップ抵抗の場
合について説明したが、図３に点線で示すように、プル
ダウン抵抗２１がつながる場合も同様にシミュレートす
ることが可能となり、その結果は図５に（ホ）で示すよ
うになる。なお、以上では主としてディジタル回路につ
いて説明したが、この発明はアナログ回路についても適
用することができる。
【００１４】
【発明の効果】この発明によれば、ディジタル回路を含
む電気回路の動作シミュレーションにおいて、信号線に
接続されている抵抗，コンデンサや素子の入力容量を積
極的に考慮するようにしたので、実回路の動作に近いシ
ミュレーションが可能となり、精度が向上するという利
点が得られる。
む電気回路の動作シミュレーションにおいて、信号線に
接続されている抵抗，コンデンサや素子の入力容量を積
極的に考慮するようにしたので、実回路の動作に近いシ
ミュレーションが可能となり、精度が向上するという利
点が得られる。
【図１】この発明の実施例を示すフローチャートであ
る。
る。
【図２】この発明を実施するに当たって用いられるメモ
リの内容を説明するための説明図である。
リの内容を説明するための説明図である。
【図３】ディジタル回路の１例を示す回路図である。
【図４】図３の３ステート素子のモデル図である。
【図５】図３の動作例を示すタイムチャートである。
１…３ステート素子、２…プルアップ抵抗、３…コンデ
ンサ、４…入力素子、１１…バッファ、１２，１３…ア
ンドゲート、１４…オアゲート、１５…スイッチ、２１
…ブルダウン抵抗。
ンサ、４…入力素子、１１…バッファ、１２，１３…ア
ンドゲート、１４…オアゲート、１５…スイッチ、２１
…ブルダウン抵抗。
Claims (1)
- 【請求項１】 電気回路を構成する各素子の論理構成情
報と動作遅延時間情報を入力し、前記回路に信号を入力
してから出力が得られるまでの動作を計算機にて模擬す
るに当たり、 前記回路素子の出力端に接続された抵抗，コンデンサの
定数入力情報にもとづき時定数を計算し、これを前記素
子の遅延時間に加算して各素子の動作を模擬することを
特徴とする電気回路の動作遅延時間模擬方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5309495A JPH07160741A (ja) | 1993-12-09 | 1993-12-09 | 電気回路の動作遅延時間模擬方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5309495A JPH07160741A (ja) | 1993-12-09 | 1993-12-09 | 電気回路の動作遅延時間模擬方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07160741A true JPH07160741A (ja) | 1995-06-23 |
Family
ID=17993683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5309495A Pending JPH07160741A (ja) | 1993-12-09 | 1993-12-09 | 電気回路の動作遅延時間模擬方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07160741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012003612A (ja) * | 2010-06-18 | 2012-01-05 | Fujitsu Semiconductor Ltd | 設計支援プログラム、設計支援装置、および設計支援方法 |
-
1993
- 1993-12-09 JP JP5309495A patent/JPH07160741A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012003612A (ja) * | 2010-06-18 | 2012-01-05 | Fujitsu Semiconductor Ltd | 設計支援プログラム、設計支援装置、および設計支援方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20041102 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20050329 Free format text: JAPANESE INTERMEDIATE CODE: A02 |