JPH0749884A - 論理シミュレータ - Google Patents
論理シミュレータInfo
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- JPH0749884A JPH0749884A JP5193690A JP19369093A JPH0749884A JP H0749884 A JPH0749884 A JP H0749884A JP 5193690 A JP5193690 A JP 5193690A JP 19369093 A JP19369093 A JP 19369093A JP H0749884 A JPH0749884 A JP H0749884A
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Abstract
(57)【要約】
【目的】プルアップ抵抗またはプルダウン抵抗の付いた
トライステート出力論理回路に対し、固定遅延値＋負荷
遅延係数×負荷容量、という従来の遅延計算式のまま
で、従来より実回路に近い正確な論理シミュレーション
を可能とする。 【構成】論理シミュレータにおいて、プルアップ抵抗の
付いたトライステート出力が論理０の出力状態からプル
アップ抵抗による論理１状態に変化するときの負荷遅延
係数を、プルアップ抵抗×ｌｎ{１/(１−次段の回路の
論理１入力しきい値電圧／電源電圧)}、とし実際のプル
アップ抵抗値、負荷容量値に合致した遅延値で論理シミ
ュレーションする。またプルアップ抵抗による論理１は
他の論理１と異なる表現とする。プルダウン抵抗の場合
でも、同様の処理をおこなう。 【効果】プルアップ抵抗、プルダウン抵抗による論理と
他の論理との識別が容易になり、シミュレーション確認
作業効率の向上、設計品質の向上ができる。
トライステート出力論理回路に対し、固定遅延値＋負荷
遅延係数×負荷容量、という従来の遅延計算式のまま
で、従来より実回路に近い正確な論理シミュレーション
を可能とする。 【構成】論理シミュレータにおいて、プルアップ抵抗の
付いたトライステート出力が論理０の出力状態からプル
アップ抵抗による論理１状態に変化するときの負荷遅延
係数を、プルアップ抵抗×ｌｎ{１/(１−次段の回路の
論理１入力しきい値電圧／電源電圧)}、とし実際のプル
アップ抵抗値、負荷容量値に合致した遅延値で論理シミ
ュレーションする。またプルアップ抵抗による論理１は
他の論理１と異なる表現とする。プルダウン抵抗の場合
でも、同様の処理をおこなう。 【効果】プルアップ抵抗、プルダウン抵抗による論理と
他の論理との識別が容易になり、シミュレーション確認
作業効率の向上、設計品質の向上ができる。
Description
【０００１】
【産業上の利用分野】本発明は、プルアップ抵抗または
プルダウン抵抗の付いたトライステート出力回路をシミ
ュレーションする論理シミュレータに関する。
プルダウン抵抗の付いたトライステート出力回路をシミ
ュレーションする論理シミュレータに関する。
【０００２】
【従来の技術】従来の論理シミュレータにおいては、プ
ルアップ抵抗の付いたトライステート出力が論理０出力
状態からハイインピーダンスすなわちプルアップ抵抗に
よる論理１状態に変わるまでの遅延時間として固定遅延
値だけが設定されており、この遅延時間後にハイインピ
ーダンス（以下論理Ｚと記す）状態または論理１状態に
なっていた。同様に、プルダウン抵抗の付いたトライス
テート出力セルが論理１出力状態からハイインピーダン
スすなわちプルダウン抵抗による論理０状態に変わるま
での遅延時間として固定遅延値だけが設定されており、
この遅延時間後に論理Ｚ状態または論理０状態になって
いた。
ルアップ抵抗の付いたトライステート出力が論理０出力
状態からハイインピーダンスすなわちプルアップ抵抗に
よる論理１状態に変わるまでの遅延時間として固定遅延
値だけが設定されており、この遅延時間後にハイインピ
ーダンス（以下論理Ｚと記す）状態または論理１状態に
なっていた。同様に、プルダウン抵抗の付いたトライス
テート出力セルが論理１出力状態からハイインピーダン
スすなわちプルダウン抵抗による論理０状態に変わるま
での遅延時間として固定遅延値だけが設定されており、
この遅延時間後に論理Ｚ状態または論理０状態になって
いた。
【０００３】
【発明が解決しようとする課題】しかし、本来プルアッ
プ抵抗と負荷容量、またはプルダウン抵抗と負荷容量に
より決まるべき前記遅延時間が固定値で設定されていた
のでは、外部に付いたプルアップ抵抗値、プルダウン抵
抗値、または負荷容量値を指定して論理シミュレーショ
ンすることができず遅延時間の正確度が劣るという欠点
があった。
プ抵抗と負荷容量、またはプルダウン抵抗と負荷容量に
より決まるべき前記遅延時間が固定値で設定されていた
のでは、外部に付いたプルアップ抵抗値、プルダウン抵
抗値、または負荷容量値を指定して論理シミュレーショ
ンすることができず遅延時間の正確度が劣るという欠点
があった。
【０００４】第２の欠点は、トライステート出力がハイ
インピーダンス状態のときのシミュレータの論理を論理
Ｚとした場合は、実際にはプルアップつきの回路では論
理１、プルダウンつきの回路では論理０の信号が次段の
論理回路に伝搬されるにもかかわらず、シミュレーショ
ン時には不定値が伝搬されることになるため、実際の回
路動作を正確にシミュレーションできないという問題が
あった。あるいは、トライステート出力状態のときのシ
ミュレータの論理をプルアップ抵抗つきの回路では論理
１、プルダウン抵抗つきの回路では論理０とした場合
は、プルアップ抵抗による論理１状態は、シミュレーシ
ョン結果においては他の論理１と同一の表現、例えば１
と表現されるためこの２者の識別ができず、同様にプル
ダウン抵抗による論理０状態も他の論理０と同一の表
現、例えば０と表現されるためこの２者の識別ができず
シミュレーション結果の解析性が劣るという問題があっ
た。
インピーダンス状態のときのシミュレータの論理を論理
Ｚとした場合は、実際にはプルアップつきの回路では論
理１、プルダウンつきの回路では論理０の信号が次段の
論理回路に伝搬されるにもかかわらず、シミュレーショ
ン時には不定値が伝搬されることになるため、実際の回
路動作を正確にシミュレーションできないという問題が
あった。あるいは、トライステート出力状態のときのシ
ミュレータの論理をプルアップ抵抗つきの回路では論理
１、プルダウン抵抗つきの回路では論理０とした場合
は、プルアップ抵抗による論理１状態は、シミュレーシ
ョン結果においては他の論理１と同一の表現、例えば１
と表現されるためこの２者の識別ができず、同様にプル
ダウン抵抗による論理０状態も他の論理０と同一の表
現、例えば０と表現されるためこの２者の識別ができず
シミュレーション結果の解析性が劣るという問題があっ
た。
【０００５】
【課題を解決するための手段】本発明の第１の論理シミ
ュレータは、固定遅延値と負荷遅延係数を持ち、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式にて論理素子の遅延を計算する論理シ
ミュレータにおいて、プルアップ抵抗の付いたトライス
テート出力が論理０の出力状態からプルアップ抵抗によ
る論理１状態に変化するときの負荷遅延係数を プルアップ抵抗値×ｌｎ｛１／（１−次段の回路の論理
１入力しきい値電圧／電源電圧）｝とし、プルダウン抵
抗の付いたトライステート出力が論理１の出力状態から
プルダウン抵抗による論理０状態に変化するときの負荷
遅延係数を プルダウン抵抗値×ｌｎ（電源電圧／次段の回路の論理
０入力しきい値電圧） とし、プルアップ抵抗による論理１は他の論理１と異な
る表現にし、プルダウン抵抗による論理０は他の論理０
と異なる表現にすることを特徴とする。
ュレータは、固定遅延値と負荷遅延係数を持ち、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式にて論理素子の遅延を計算する論理シ
ミュレータにおいて、プルアップ抵抗の付いたトライス
テート出力が論理０の出力状態からプルアップ抵抗によ
る論理１状態に変化するときの負荷遅延係数を プルアップ抵抗値×ｌｎ｛１／（１−次段の回路の論理
１入力しきい値電圧／電源電圧）｝とし、プルダウン抵
抗の付いたトライステート出力が論理１の出力状態から
プルダウン抵抗による論理０状態に変化するときの負荷
遅延係数を プルダウン抵抗値×ｌｎ（電源電圧／次段の回路の論理
０入力しきい値電圧） とし、プルアップ抵抗による論理１は他の論理１と異な
る表現にし、プルダウン抵抗による論理０は他の論理０
と異なる表現にすることを特徴とする。
【０００６】本発明の第２の論理シミュレータは、固定
遅延値と負荷遅延係数を持ち、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式にて論理素子の遅延を計算する論理シ
ミュレータにおいて、プルアップ抵抗の付いたトライス
テート出力が論理０の出力状態からプルアップ抵抗によ
る論理１状態に変化するときの負荷遅延係数を ｌｎ｛１／（１−次段の回路の論理１入力しきい値電圧
／電源電圧）｝ とし、プルダウン抵抗の付いたトライステート出力が論
理１の出力状態からプルダウン抵抗による論理０状態に
変化するときの負荷遅延係数を ｌｎ（電源電圧／次段の回路の論理０入力しきい値電
圧） とし、プルアップ抵抗による論理１は他の論理１と異な
る表現にし、プルダウン抵抗による論理０は他の論理０
と異なる表現にし、前記遅延計算式の負荷容量の項に プルアップ抵抗×負荷容量 の値、または プルダウウン抵抗×負荷容量 の値を代入することを特徴とする。
遅延値と負荷遅延係数を持ち、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式にて論理素子の遅延を計算する論理シ
ミュレータにおいて、プルアップ抵抗の付いたトライス
テート出力が論理０の出力状態からプルアップ抵抗によ
る論理１状態に変化するときの負荷遅延係数を ｌｎ｛１／（１−次段の回路の論理１入力しきい値電圧
／電源電圧）｝ とし、プルダウン抵抗の付いたトライステート出力が論
理１の出力状態からプルダウン抵抗による論理０状態に
変化するときの負荷遅延係数を ｌｎ（電源電圧／次段の回路の論理０入力しきい値電
圧） とし、プルアップ抵抗による論理１は他の論理１と異な
る表現にし、プルダウン抵抗による論理０は他の論理０
と異なる表現にし、前記遅延計算式の負荷容量の項に プルアップ抵抗×負荷容量 の値、または プルダウウン抵抗×負荷容量 の値を代入することを特徴とする。
【０００７】
【実施例】以下本発明における実施例を図１、および図
２を用いて説明する。
２を用いて説明する。
【０００８】図１はプルアップ抵抗付きトライステート
出力回路に対する本発明の実施例を示す図である。図１
（ａ）は本発明の対象となるプルアップ抵抗付きトライ
ステート出力論理回路の構成を示す図であり、１１はト
ライステート出力論理セル、１２はプルアップ抵抗、１
３は負荷容量、１４は次段の論理セルである。図１
（ｂ）は図１（ａ）の回路を論理シミュレーションした
時の各ネットの信号波形を示す図である。図１（ｃ）は
論理シミュレーション結果の一部を示す図である。
出力回路に対する本発明の実施例を示す図である。図１
（ａ）は本発明の対象となるプルアップ抵抗付きトライ
ステート出力論理回路の構成を示す図であり、１１はト
ライステート出力論理セル、１２はプルアップ抵抗、１
３は負荷容量、１４は次段の論理セルである。図１
（ｂ）は図１（ａ）の回路を論理シミュレーションした
時の各ネットの信号波形を示す図である。図１（ｃ）は
論理シミュレーション結果の一部を示す図である。
【０００９】図１（ａ）の回路において、端子Ｃが論理
１から論理０に変化してから、端子Ｘが論理０出力から
プルアップ抵抗による論理１状態に変化するまでの遅延
時間は、 固定遅延値＋プルアップ抵抗値×負荷容量×ｌｎ｛１／
（１−次段の回路の論理１入力しきい値電圧／電源電
圧）｝ と考えられる。ここで プルアップ抵抗値×ｌｎ｛１／（１−次段の回路の論理
１入力しきい値電圧／電源電圧）｝ を負荷遅延係数とおくことで、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式を用いて計算することができる。この
固定遅延値と負荷遅延係数の値は温度、電源電圧、プロ
セス条件を考慮したトランジスターの特性によって決ま
る値であるため、前もって論理シミュレーションモデル
に設定しておき、論理シミュレーション時は配置配線で
決まる配線負荷容量または外部に付く負荷容量の値だけ
を設定して遅延計算をしシミュレーションを行なうもの
である。
１から論理０に変化してから、端子Ｘが論理０出力から
プルアップ抵抗による論理１状態に変化するまでの遅延
時間は、 固定遅延値＋プルアップ抵抗値×負荷容量×ｌｎ｛１／
（１−次段の回路の論理１入力しきい値電圧／電源電
圧）｝ と考えられる。ここで プルアップ抵抗値×ｌｎ｛１／（１−次段の回路の論理
１入力しきい値電圧／電源電圧）｝ を負荷遅延係数とおくことで、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式を用いて計算することができる。この
固定遅延値と負荷遅延係数の値は温度、電源電圧、プロ
セス条件を考慮したトランジスターの特性によって決ま
る値であるため、前もって論理シミュレーションモデル
に設定しておき、論理シミュレーション時は配置配線で
決まる配線負荷容量または外部に付く負荷容量の値だけ
を設定して遅延計算をしシミュレーションを行なうもの
である。
【００１０】端子Ｃが論理１から論理０に変化してか
ら、端子Ｘが論理１出力からプルアップ抵抗による論理
１状態に変化するまでの遅延時間は、プルアップ抵抗や
負荷容量によって影響されるものではないため、負荷遅
延係数を０と設定する。
ら、端子Ｘが論理１出力からプルアップ抵抗による論理
１状態に変化するまでの遅延時間は、プルアップ抵抗や
負荷容量によって影響されるものではないため、負荷遅
延係数を０と設定する。
【００１１】さらに、図１（ｃ）の論理シミュレーショ
ン結果に示すようにプルアップ抵抗による論理１を例え
ば論理Ｕ、他の論理１を論理１と表現する。
ン結果に示すようにプルアップ抵抗による論理１を例え
ば論理Ｕ、他の論理１を論理１と表現する。
【００１２】図２はプルダウン抵抗付きトライステート
出力回路に対する本発明の実施例を示す図である。図２
（ａ）は本発明の対象となるプルダウン抵抗付きトライ
ステート出力論理回路の構成を示す図であり、１１はト
ライステート出力論理セル、１３は負荷容量、１４は次
段の論理セル、１５はプルダウン抵抗である。図２
（ｂ）は図２（ａ）の回路を論理シミュレーションした
時の各ネットの信号波形を示す図である。図２（ｃ）は
論理シミュレーション結果の一部を示す図である。
出力回路に対する本発明の実施例を示す図である。図２
（ａ）は本発明の対象となるプルダウン抵抗付きトライ
ステート出力論理回路の構成を示す図であり、１１はト
ライステート出力論理セル、１３は負荷容量、１４は次
段の論理セル、１５はプルダウン抵抗である。図２
（ｂ）は図２（ａ）の回路を論理シミュレーションした
時の各ネットの信号波形を示す図である。図２（ｃ）は
論理シミュレーション結果の一部を示す図である。
【００１３】図２（ａ）の回路において、端子Ｃが論理
１から論理０に変化してから、端子Ｘが論理１出力から
プルダウン抵抗による論理０状態に変化するまでの遅延
時間は、 固定遅延値＋プルダウン抵抗値×負荷容量×ｌｎ（電源
電圧／次段の回路の論理０入力しきい値電圧） と考えられる。ここで プルダウン抵抗値×ｌｎ（電源電圧／次段の回路の論理
１入力しきい値電圧） を負荷遅延係数とおくことで、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式を用いて計算することができる。この
固定遅延値と負荷遅延係数の値は温度、電源電圧、プロ
セス条件を考慮したトランジスターの特性によって決ま
る値であるため、前もって論理シミュレーションモデル
に設定しておき、論理シミュレーション時は配置配線で
決まる配線負荷容量または外部に付く負荷容量の値だけ
を設定して遅延計算をしシミュレーションを行なうもの
である。
１から論理０に変化してから、端子Ｘが論理１出力から
プルダウン抵抗による論理０状態に変化するまでの遅延
時間は、 固定遅延値＋プルダウン抵抗値×負荷容量×ｌｎ（電源
電圧／次段の回路の論理０入力しきい値電圧） と考えられる。ここで プルダウン抵抗値×ｌｎ（電源電圧／次段の回路の論理
１入力しきい値電圧） を負荷遅延係数とおくことで、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式を用いて計算することができる。この
固定遅延値と負荷遅延係数の値は温度、電源電圧、プロ
セス条件を考慮したトランジスターの特性によって決ま
る値であるため、前もって論理シミュレーションモデル
に設定しておき、論理シミュレーション時は配置配線で
決まる配線負荷容量または外部に付く負荷容量の値だけ
を設定して遅延計算をしシミュレーションを行なうもの
である。
【００１４】端子Ｃが論理１から論理０に変化してか
ら、端子Ｘが論理０出力からプルダウン抵抗による論理
０状態に変化するまでの遅延時間は、プルダウン抵抗や
負荷容量によって影響されるものではないため、負荷遅
延係数を０と設定する。
ら、端子Ｘが論理０出力からプルダウン抵抗による論理
０状態に変化するまでの遅延時間は、プルダウン抵抗や
負荷容量によって影響されるものではないため、負荷遅
延係数を０と設定する。
【００１５】さらに、図２（ｃ）の論理シミュレーショ
ン結果に示すようにプルダウン抵抗による論理０を例え
ば論理Ｄ、他の論理０を論理０と表現する。
ン結果に示すようにプルダウン抵抗による論理０を例え
ば論理Ｄ、他の論理０を論理０と表現する。
【００１６】次に、図１（ａ）のプルダウン抵抗の付い
た論理回路について実際の値に基づいて説明する。
た論理回路について実際の値に基づいて説明する。
【００１７】端子Ｃが論理１から論理０に変化してか
ら、端子Ｘが論理０出力からプルアップ抵抗による論理
１状態に変化するまでの遅延時間は、例えば固定遅延値
を２２０ｐｓ、プルアップ抵抗を１ｋΩ、次段の回路の
論理１しきい値電圧を２ｖ、電源電圧を５ｖとすると、 負荷遅延係数＝１０００×ｌｎ｛１／（１−２／５）｝
＝５１１ ｐｓ／ｐｆ となるため、 ２２０＋５１１×負荷容量 という遅延計算式で計算でき、負荷容量が１０ｐｆのと
きは５３３０ｐｓとなる。この２２０ｎｓと５１１ｐｓ
／ｐｆの値は、前もって論理シミュレーションモデルに
設定しておく。
ら、端子Ｘが論理０出力からプルアップ抵抗による論理
１状態に変化するまでの遅延時間は、例えば固定遅延値
を２２０ｐｓ、プルアップ抵抗を１ｋΩ、次段の回路の
論理１しきい値電圧を２ｖ、電源電圧を５ｖとすると、 負荷遅延係数＝１０００×ｌｎ｛１／（１−２／５）｝
＝５１１ ｐｓ／ｐｆ となるため、 ２２０＋５１１×負荷容量 という遅延計算式で計算でき、負荷容量が１０ｐｆのと
きは５３３０ｐｓとなる。この２２０ｎｓと５１１ｐｓ
／ｐｆの値は、前もって論理シミュレーションモデルに
設定しておく。
【００１８】端子Ｃが論理１から論理０に変化してか
ら、端子Ｘが論理１出力からプルアップ抵抗による論理
１状態に変化するまでの遅延時間は、例えば固定遅延値
を２３５ｐｓとすると、 ２３５＋０×負荷容量 という遅延計算式で計算できる。この２３５ｐｓと０ｐ
ｓ／ｐｆの値は、前もって論理シミュレーションモデル
に設定しておく。
ら、端子Ｘが論理１出力からプルアップ抵抗による論理
１状態に変化するまでの遅延時間は、例えば固定遅延値
を２３５ｐｓとすると、 ２３５＋０×負荷容量 という遅延計算式で計算できる。この２３５ｐｓと０ｐ
ｓ／ｐｆの値は、前もって論理シミュレーションモデル
に設定しておく。
【００１９】以上の値にもとづく論理シミュレーション
結果の一部は図１（ｃ）のようになる。
結果の一部は図１（ｃ）のようになる。
【００２０】同様に図２（ａ）のプルダウン抵抗の付い
た論理回路について実際の値に基づいて説明する。
た論理回路について実際の値に基づいて説明する。
【００２１】端子Ｃが論理１から論理０に変化してか
ら、端子Ｘが論理０出力からプルダウン抵抗による論理
０状態に変化するまでの遅延時間は、例えば固定遅延値
を２２２ｐｓとすると、 ２２２＋０×負荷容量 という遅延計算式で計算できる。この２２２ｐｓと０ｐ
ｓ／ｐｆの値は、前もって論理シミュレーションモデル
に設定しておく。
ら、端子Ｘが論理０出力からプルダウン抵抗による論理
０状態に変化するまでの遅延時間は、例えば固定遅延値
を２２２ｐｓとすると、 ２２２＋０×負荷容量 という遅延計算式で計算できる。この２２２ｐｓと０ｐ
ｓ／ｐｆの値は、前もって論理シミュレーションモデル
に設定しておく。
【００２２】端子Ｃが論理１から論理０に変化してか
ら、端子Ｘが論理１出力からプルダウン抵抗による論理
０状態に変化するまでの遅延時間は、例えば固定遅延値
を２３５ｐｓ、プルダウン抵抗を１ｋΩ、次段の回路の
論理０しきい値電圧を０.８ｖ、電源電圧を５ｖとする
と、 負荷遅延係数＝１０００×ｌｎ（５／０.８）＝１８３
３ ｐｓ／ｐｆ となるため、 ２３５＋１８３３×負荷容量 という遅延計算式で計算でき、負荷容量が１０ｐｆのと
きは２０６８ｐｓとなる。この２３５ｎｓと１８３３ｐ
ｓ／ｐｆの値は、前もって論理シミュレーションモデル
に設定しておく。
ら、端子Ｘが論理１出力からプルダウン抵抗による論理
０状態に変化するまでの遅延時間は、例えば固定遅延値
を２３５ｐｓ、プルダウン抵抗を１ｋΩ、次段の回路の
論理０しきい値電圧を０.８ｖ、電源電圧を５ｖとする
と、 負荷遅延係数＝１０００×ｌｎ（５／０.８）＝１８３
３ ｐｓ／ｐｆ となるため、 ２３５＋１８３３×負荷容量 という遅延計算式で計算でき、負荷容量が１０ｐｆのと
きは２０６８ｐｓとなる。この２３５ｎｓと１８３３ｐ
ｓ／ｐｆの値は、前もって論理シミュレーションモデル
に設定しておく。
【００２３】以上の値にもとづく論理シミュレーション
結果の一部は図２（ｃ）のようになる。
結果の一部は図２（ｃ）のようになる。
【００２４】
【発明の効果】以上説明したように本発明は、実際のプ
ルアップ抵抗値、プルダウン抵抗値、負荷容量値に合致
した遅延値で論理シミュレーションすることができ、さ
らにプルアップ抵抗による論理１と他の論理１との識
別、およびプルダウン抵抗による論理０と他の論理０と
の識別が容易になることにより、従来に比べてより正確
な論理シミュレーションを行うことができ、シミュレー
ション確認作業効率の向上、設計品質の向上などの多大
の効果を有するものである。
ルアップ抵抗値、プルダウン抵抗値、負荷容量値に合致
した遅延値で論理シミュレーションすることができ、さ
らにプルアップ抵抗による論理１と他の論理１との識
別、およびプルダウン抵抗による論理０と他の論理０と
の識別が容易になることにより、従来に比べてより正確
な論理シミュレーションを行うことができ、シミュレー
ション確認作業効率の向上、設計品質の向上などの多大
の効果を有するものである。
【図１】本発明の実施例を示し、（ａ）は本発明の対象
例であるプルアップ抵抗付きトライステート出力論理回
路の構成を示す図であり、（ｂ）は（ａ）の回路を論理
シミュレーションした時の各ネットの信号波形を示す図
であり、（ｃ）は論理シミュレーション結果の一部を示
す図である。
例であるプルアップ抵抗付きトライステート出力論理回
路の構成を示す図であり、（ｂ）は（ａ）の回路を論理
シミュレーションした時の各ネットの信号波形を示す図
であり、（ｃ）は論理シミュレーション結果の一部を示
す図である。
【図２】本発明の他の実施例を示し、（ａ）は本発明の
対象例であるプルダウン抵抗付きトライステート出力論
理回路の構成を示す図であり、（ｂ）は（ａ）の回路を
論理シミュレーションした時の各ネットの信号波形を示
す図であり、（ｃ）は論理シミュレーション結果の一部
を示す図である。
対象例であるプルダウン抵抗付きトライステート出力論
理回路の構成を示す図であり、（ｂ）は（ａ）の回路を
論理シミュレーションした時の各ネットの信号波形を示
す図であり、（ｃ）は論理シミュレーション結果の一部
を示す図である。
【図３】従来の実施例を示し、（ａ）は図１（ａ）の回
路を論理シミュレーションした時の各ネットの信号波形
を示す図であり、（ｂ）は論理シミュレーション結果の
一部を示す図である。
路を論理シミュレーションした時の各ネットの信号波形
を示す図であり、（ｂ）は論理シミュレーション結果の
一部を示す図である。
１１ トライステート出力論理セル １２ プルアップ抵抗 １３ 負荷容量 １４ 次段の論理セル １５ プルダウン抵抗
Claims (2)
- 【請求項１】 固定遅延値と負荷遅延係数を持ち、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式にて論理素子の遅延を計算する論理シ
ミュレータにおいて、プルアップ抵抗の付いたトライス
テート出力が論理０の出力状態からプルアップ抵抗によ
る論理１状態に変化するときの負荷遅延係数を プルアップ抵抗値×ｌｎ｛１／（１−次段の回路の論理
１入力しきい値電圧／電源電圧）｝ とし、プルダウン抵抗の付いたトライステート出力が論
理１の出力状態からプルダウン抵抗による論理０状態に
変化するときの負荷遅延係数を プルダウン抵抗値×ｌｎ（電源電圧／次段の回路の論理
０入力しきい値電圧）とし、プルアップ抵抗による論理
１は他の論理１と異なる表現にし、プルダウン抵抗によ
る論理０は他の論理０と異なる表現にしたことを特徴と
する論理シミュレータ。 - 【請求項２】 固定遅延値と負荷遅延係数を持ち、 固定遅延値＋負荷遅延係数×負荷容量 という遅延計算式にて論理素子の遅延を計算する論理シ
ミュレータにおいて、プルアップ抵抗の付いたトライス
テート出力が論理０の出力状態からプルアップ抵抗によ
る論理１状態に変化するときの負荷遅延係数を ｌｎ｛１／（１−次段の回路の論理１入力しきい値電圧
／電源電圧）｝ とし、プルダウン抵抗の付いたトライステート出力が論
理１の出力状態からプルダウン抵抗による論理０状態に
変化するときの負荷遅延係数を ｌｎ（電源電圧／次段の回路の論理０入力しきい値電
圧） とし、プルアップ抵抗による論理１は他の論理１と異な
る表現にし、プルダウン抵抗による論理０は他の論理０
と異なる表現にし、前記遅延計算式の負荷容量の項に プルアップ抵抗×負荷容量 の値、または プルダウウン抵抗×負荷容量 の値を設定することを特徴とする論理シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193690A JPH0749884A (ja) | 1993-08-04 | 1993-08-04 | 論理シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193690A JPH0749884A (ja) | 1993-08-04 | 1993-08-04 | 論理シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0749884A true JPH0749884A (ja) | 1995-02-21 |
Family
ID=16312164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193690A Pending JPH0749884A (ja) | 1993-08-04 | 1993-08-04 | 論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0749884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014232427A (ja) * | 2013-05-29 | 2014-12-11 | Ｎｅｃプラットフォームズ株式会社 | 設計支援装置、設計支援方法および設計支援プログラム |
-
1993
- 1993-08-04 JP JP5193690A patent/JPH0749884A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014232427A (ja) * | 2013-05-29 | 2014-12-11 | Ｎｅｃプラットフォームズ株式会社 | 設計支援装置、設計支援方法および設計支援プログラム |
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