KR100475014B1 - 인터콘넥터의 지연 시간 계산방법 - Google Patents

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    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac

Abstract

도16은 계산된 슬랙정보를 가지고, 각 기준 위상 지연시간에 따른 스큐를 최소화하는 알고리즘을 설명하기 위한 흐름도이다.

Description

인터콘넥터의 지연 시간 계산방법
본 발명은 고속의 대규모 집적회로에서의 인터컨넥터의 지연시간을 계산하기위한 시스템에 관한 것으로서, 특히 정확하고 효율적인 기생성분 추출을 통한 지연시간 계산 및 스큐 최소화와 효과적인 전력 및 신호 완전성 분석을 위한 축소 인터컨넥트 모델을 제공하는 인터컨넥터의 지연시간 계산방법에 관한 것이다.
반도체 공정이 미세화되고 회로의 규모가 증가됨에 따라 사이즈 (트랜지스터 및 인터컨넥트의 사이즈, 공간, 두께 등)가 커짐으로써 RC 기생성분(Parasitic)의 영향이 커지게 되었다. 인터컨넥트(Interconnect)가 회로에서 차지하는 시간 지연비율이 1.0um 공정기술에서는 전체 지연시간의 20% 이하에 불과하지만 0.35us 공정기술에서는 70% 이상으로 증가된다. 각 인터컨넥터 간에 존재하는 결합 커패시터 및 인덕턴스의 증가는 혼선(cross-talk), 잡음 등의 문제를 야기한다.
그러므로 회로 설계에 드는 시간을 줄이기 위하여는, 기생성분의 영향을 충분히 고려하여 타이밍, 전력 및 신호의 완전성(signal integrity) 등을 정확하고 빠르게 분석할 수 있는 환경이 요구된다. 회로의 성능을 정확하게 검증하기 위해서는 지연 시간의 계산이 정확할 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 기생성분의 영향을 충분히 고려하여 타이밍, 전력 및 신호의 완전성 등을 정확하고 빠르게 분석할 수 있는 인터컨넥터의 지연시간 계산방법을 제공하는데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 인터컨넥터의 지연시간 계산방법은, 레이아웃을 끝낸 후 저항의 차폐 효과가 큰 인터컨넥터를 임계 네트로 선정하는 임계네트 선정단계; 상기 선정된 임계 네트들에 대해 RC 기생성분 추출을 위한 세부 RC 추출을 수행하고, 나머지 인터컨넥터에 대해서는 커패시턴스 값만을 이용하여 기생성분을 추출하는 단계; 다중 구동 회로망을 포함한 다양한 인터컨넥터에 대해 지연 시간을 계산하는 단계; 상기 임계 네트들에 대한 세부 RC 기생성분 및 나머지 인터컨넥터들에 대한 커패시터만의 파일을 이용하여, 타이밍을 계산하고 축소된 인터컨넥터 모델을 생성하는 단계; 및 원하는 지연시간으로 모든 경로의 지연시간이 일치되도록 버퍼 교체를 통하여 클락 스큐를 최소화하는 단계를 포함함을 특징으로 한다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도1은 본 발명에 따른 인더컨넥터 지연시간 계산시스템의 전체 기능을 설명하기 위한 도면이다. 이 시스템은 RC 회로망의 정확한 분석을 위해 개발된 것으로, 이하에서 'CubicLine'이라 칭한다. CubicLine은 지연시간 계산에 AWE 알고리즘 을 이용하며, 효율적인 RC 추출을 위한 임계 네트 선정(critical net filtering)기능, 다중 구동 회로망(mutiple driving network)에 대한 정확한 지연시간 계산기능 및 축소된 인터컨넥터 모델(π-모델) 생성 기능 등으로 구성된다. 또한 이를 응용하여 클락 회로망의 지연시간 계산 및 클락 스큐 최소화를 위한 CSM(C1ock Skew Minimizer) 기능도 제공한다.
먼저, 레이아웃이 끝난 후 꼭 필요한 인터컨넥터에 대해 효율적인 RC 추출을수행하기 위하여 RC추출(12)에 의한 R-파일, C- 파일로부더 임계 네트를 선정하여(13), 임계 네트 리스트를 생성한다. 그리고 선정된 임계 네트들에 대해 정확한 RC 기생성분 추출을 위한 세부 RC 추출을 수행하여(14), 정확한 RC 파일을 생성한다.
정확한 지연시간 계산을 위해서는 정확한 RC 기생성분의 추출이 선행되어야하는데, 회로의 규모가 증가됨에 따라 회로 전체에 대한 RC 기생성분의 추출에 소요되는 시간과 그 규모도 기하급수적으로 증가하게 된다. 따라서 저항의 차폐(shielding) 효과가 큰 인터컨넥터를 임계 네트로 선정하여 이에 대해서는 자세한 RC 추출을 수행하고, 나머지에 대해서는 그 인터컨넥터의 커패시턴스 값만을 이용하는 방법을 사용하면 효율적으로 기생성분을 추출할 수 있다.
그리고 위에서 얻은 임계 네트들에 대한 세부 RC 기생성분 및 나머지 인터컨넥터들에 대한 커패시터만의 파일(capacitance-only file)을 이용하여, 타이밍 계산(15), 버퍼 교체를 통한 클락 스큐 최소화(17) 및 π 모델 생성(16)이 이루어진다. 이러한 일련의 작업들은 그래픽 환경 하에서 수행되며 타이밍 및 스큐 정보등도 그래픽 환경에서 볼 수 있다.
인터컨넥터 중 회로의 동작에 가장 큰 영향을 주는 것은 클락 회로망이며, 동작 속도가 증가함에 따른 클락 스큐 문제를 해결하기 위해 다양한 방법들이 이용되고 있다. 그 중 하나가 다중 구동 클럭 회로망(multiple driving clock network)이며, 버퍼를 삽입하여 클락 스큐를 최소화하는 방법도 사용되고 있다. 이 때 이미 제작된 레이아웃(layout)을 변화시키지 않고 그 기능을 수행하도록 하는 것이 중요하다. 또한 정확한 클락 스큐 분석 및 최소화를 위해서는 신호의 파형을 고려하여 회로의 입력에서 출력까지 신호의 파형을 전파하며, 정확한 타이밍계산이 이루어져야 한다.
클락 스큐 최소화를 위해, 교체가 필요한 버퍼들의 리스트는 배치 및 배선툴(Place ＆ Routing tool)로 전달되어 레이아웃의 변화없이 자동교체된다(19). 그리고 계산된 타이밍 정보는 로직 시뮤레이션, 타이밍 분석, 전력 분석, 신호 완전성 분석에 기본 정보로 제공되며, 축소된 인터컨넥터 모델(π 모델)은 트랜지스터레벨 시뮬레이션을 이용한 회로 분석 시에 정확도를 유지하면서 시뮬레이션의 수행시간을 줄이는데 유용하게 사용될 수 있다(18). 여기서, 회로 검증 과정에서 뻐놓을 수 없는 전력 및 신호의 완전성에 대한 분석은 RC 기생성분을 포함한 시뮬레이션을 통해 이루어진다. 이 때 RC 기생성분의 규모가 크기 때문에 시뮬레이션에 많은 어려움을 겪게 된다. 따라서 분석하고자 하는 목적에 맞는 축소된 RC 인터컨넥터 모델(π 모델)의 제공은 필수적이다.
이하에서는, RC 추출(extraction)을 위한 임계 네트 선정(critical net filtering) 알고리즘, 다중 구동 회로망(multiple driving network)을 포함한 다양한 인터컨넥터에 대해 AWE(Asymtotic Waveform Evaluation) 알고리즘을 이용한 지연시간 계산 알고리즘, 전력, 신호 완전성 분석 등의 효율성을 위한 축소된 인터컨넥터 모델(π 모델)을 생성하는 알고리즘, 및 버퍼 교체를 통한 클락 스큐를 최소화하는 알고리즘에 대해 차례대로 기술한다. 또한 실험을 통해 나타난 결과를 기술하여 본 발명의 효과를 설명한다.
첫째로, 효율적인 RC 추출을 위한 임계 네트 선정방법에 대하여 설명한다.
일반적으로 회로 전체 인터컨넥터에 대한 분포(distributed) RC 추출 방법은그 인터컨넥터의 저항값만 추출하거나 커패시턴스 값만 추출하는 것보다 높은 비용(시간 및 컴퓨터 자원)을 요구한다. 또한 대체적으로 회로 전체중 90% 이상은 극히 짧은 것들로 타이밍 계산에 있어서 저항의 효과를 무시하고 단지 커패시턴스를 이용하더라도 큰 무리가 없는 것 들이다. 따라서 저항의 차폐(shielding) 효과가 큰 인터컨넥터를 임계 네트(critical net)로 자동으로 선정하여 이에 대해서는 자세한 RC 추출을 수행하고, 나머지에 대해서는 그 인터컨넥터의 커패시턴스 값만을 이용하는 방법이 매우 효과적이다.
임계 네트 선정방법에는 커패시턴스가 정해진 값보다 큰 경우 또는 전체 인터컨넥터 중 커패시턴스가 큰 순서로 일정한 비율을 선정하는 것이 있으며, 도6에 도시된 최대부하 모델 및 도7에 도시된 최소부하 모델에서 각 드라이버의 지연시간 차가 일정한 오차보다 큰 인터컨넥터를 선정하는 방법과 오차가 큰 순서 중 일정 비율의 인터컨넥터를 선정하는 방법이 있다.
도11은 임계 네트 선정 과정을 설명하는 흐름도이다. 각 네트에 대해 빠른시간 안에 저항만의 값(R-파일)과 커패시턴스(C-파일)만의 값을 추출한다(111). 도6과 같은 최대 부하 모델에서 드라이버 지연시간을 구한다(112). 도7과 같은 최소 부하 모델에서 AWE 알고리즘을 이용하여 드라이버 지연시간을 구한다(113). 필터 문턱값(filter threshold)에 따라서 임계 네트를 선정한다(114).
둘째로, 다중 구동 회로망의 정확한 지연시간을 계산하는 방법에 대하여 설명한다. 설계 공정의 미세화로 배선 지연시간이 상대적으로 증가함에 따라 배선의 지연시간을 정확하게 분석하는 작업은 매우 중요하다. 배선 지연시간 계산에는 기존에 Elmore 계산법 및 Penfield-Rubinstein방법이 사용되는데, 이는 회로의 첫번째 모멘트를 이용하여 스텝입력이 인가되었을 때, 지연시간의 최대범위와 최소범위를 구하는 방법이다. 그러나, 클락 트리와 같이 팬아웃(fanout)이 많고, 선의 길이가 긴 배선과 짧은 배선이 혼재된 회로에서는 오차가 커지게 된다. 따라서 최근에는 회로의 고차 모멘트를 이용한 우세극 근사화(dominant pole aproximation), 예를 들어, 점근적 파형 평가(Asymptotic Waveform Evaluation; AWE) 방법이 주로 이용되고 있다.
CubicLine에서는 정확한 지연시간 계산을 위해 AWE(Asymptotic Waveform Evaluation) 알고리즘을 이용하며, 이는 임의의 선헝 RLC 회로에 대하여 차수를 증가시키면서 근사응답이 정확한 응답에 수렴할 때까지 계산을 수행하여 응답을 구하는 방법으로, 보다 정확한 지연시간을 계산할 수 있다.
도12는 AWE 알고리즘을 이용한 지연시간 계산방법을 설명하기 위한 흐름도이다. 임의의 선형 RLC 회로에 대하여 회로 방정식을 세우면, 키르히호프(Kirchhoff) 전압 및 전류 법칙에 따라 다음과 같은 수학식 1과 같은 행렬 방정식으로 나타난다(121).
[수학식 1]
여기서, e(t)는 모든 독립 전압원과 전류원으로 구성되는 벡터이며, C와 G는 회로소자의 연결상태를 나타내는 행렬이다.
이와 같이 구한 회로 방정식에 대해 라플라스 변환을 취하고, V(s)를 테일러 급수로 전개하면, 다음의 수학식 2와 같이 표현된다(122).
[수학식 2]
수학식 2에서 각 s항의 계수를 비교하면 다음의 수학식 3과 같은 관계식을 얻을 수 있다.
[수학식 3]
수학식 3과 같은 선형 연립방정식의 해를 차례로 구함으로써, 타임 모멘트(time moment) V를 구할 수 있다(123).
회로 내의 각 노드 전압에 대한 저차수의 q차 극(q-pole) 모델로부터 다음의수학식 4와 같이 극(P), 계수(residue)(R), 타임 모멘트(m)의 관계식을 구gks다(124) .
[수학식 4]
이와 같은 비선형 연립 방정식을 풀어서 극(pole)과 계수를 구할 수 있다(125).
이상의 절차에 의하여 q개의 극과 계수를 구하면, 회로의 임펄스 응답은 다음의 수학식 5와 같이 표현된다(126).
[수학식 5]
Figure pat00001
일반적인 전원 파형 즉, 계단함수(step function), 또는 경사함수(ramp function) 등에 대한 응답 또는 이들 함수의 선형 결합 형태로 주어진 입력에 대한 응답은 임펄스 응답으로부터 합성할 수 있다.
지연시간의 계산은 응답의 정상값이 5V일 경우, v(t)가 정상 상태값의 50% (즉, 2.5V)에 도달하는 시간에서부터 입력이 2.5V에 도달할 때까지의 시간 차이이므로, h(t)=2.5V 의 비선형 방정식의 근을 구함으로써 지연시간을 계산할 수 있다(127). 또한 응답의 기울기(edge rate)는 정상 상태값의 10% (즉 0.5V)에 도달하는 시간으로부터 90% (즉 4.5V)에 도달하는 시간이다.
한편, 클락 회로망에서 스큐를 최소화하고 구동 능력을 높이기 위해 다중 구동 회로망을 많이 사용하는데, 이는 각 드라이버가 동시에 한 방향으로 스위칭하여 팬아웃에서의 신호 도착 시간을 줄이도록 설계된다. 도2는 이러한 다중 구동 회로망(multiple driving network)의 구성을 도시한 도면이며, 도3은 그에 대한 RC모델을 도시한 도면이며, 도4는 유효 커패시터 모델을 도시한 도면이다.
도13은 AWE 알고리즘을 이용하여 다중 구동 회로망의 지연시간을 계산하는방법을 설명하기 위한 흐름도이다.
먼저, 각 드라이버 단의 드라이버 저항을 구한다(131). 도3을 도4와 같이 모델링하면 스텝입력일 때 다음과 같은 수학식 6을 얻는다.
[수학식 6]
이 때 원하는 Rdr과 Ceff는 구동점에서 출력파형을 맞추기 위한 것이므로, 고유의 지연값을 뺀 상태에서 Rdr과 Ceff를 구하게 된다. 도3의 구동점에서 신호 전이시간(transition time) t (쎌의 구동 능력 특성 2차원 테이블에 저장되어 있는 쎌의 출력 전이시간을 이용)의 값과 Ceff를 이용하여 수학식 6으로부터 Rdr을 구할 수 있다. 이 때 Rdr은 출력 전이시간의 테일(tail) 부분의 파형을 결정하는데 주로 영향을 주기 때문에, 다음의 수학식 7과 같이 Rdr 계산에 출력 전이시간의 50% 에서 90% 지점을 이용 한다. Rdr, Ceff 및 출력 전이시간 t는 서로 상관관계가 있으므로 수렴할 때까지 반복 수행을 통해 구해진다.
[수학식 7]
Figure pat00002
여기서, t90은 출력신호가 90%에 도달하는 시간을, t50은 출력신호가 50%에도달하는 시간을, 그리고 Cefj 유효 커패시턴스(effective capacitance)를 각각 나타낸다.
다음으로, AWE 알고리즘과 선형 회로망의 중첩원리를 이용하여 각 단의 전압파형을 구한다. 도5와 같이 한 드라이버 단을 제외한 나머지 드라이버 단들은 저항을 통해 접지로 연결하고, 각 노드에서의 전압 파형을 AWE 알고리즘을 이용하여 구한다. 모든 드라이버 단에 대해 위의 과정을 반복하여 구해진 전압 파형을 합산한다(132). 각 드라이버 단에서 구해진 Ceff를 이용하여 쎌의 구동 능력 특성 2차 테이블로부터 드라이버 게이트 지연시간을 계산하고(133), 위에서 얻은 각 노드의 전압 파형을 이용하여 인터컨넥터 지연시간을 구할 수 있다(134).
셋째로, 축소된 RC 모델 (π모델)을 생성하는 방법에 대하여 설명한다.
설계 회로에 대한 전력 분석 및 신호의 완전성 분석은 RC 기생성분을 포함하여 시뮬레이션을 수행함으로써 주로 행해지고 있는데, 이때 RC 기생성분의 규모가 크기 때문에 시뮬레이션에 많은 어려움을 겪게 된다. 따라서 분석하고자하는 목적에 맞는 축소 RC 인터컨넥터 모델(π모델)의 제공이 요구된다. 도8은 π모델의 구성을 도시한 도면이다.
도14는 도8에 도시된 π모델을 생성하는 방법을 설명하기 위한 흐름도이다.
먼저 RC 회로의 임펄스 응답은 적정한 오차 범위내에서 처음 세 모멘트를 기초로 다음의 수학식 8과 같이 안정한 두 개의 극을 갖는 식으로 근사화하여 표현할 수 있다(141).
[수학식 8]
위와 같은 전달함수에서, p1, p2는 안정된 응답이 되도록 하기 위하여 양수인것으로 간주한다. 따라서 모멘트 정합 방정식(moment matching equation)은 다음의 수학식 9,10과 같이 나타낼 수 있다(142).
[수학식 9]
[수학식 10]
여기서 즉 p1, p2는 다음의 수학식 11과 같이 나타낼 수 있다.
[수학식 11]
수학식 9와 10으로부터 계수는 다음의 수학식 12,13과 같이 표현할 수 있다.
[수학식 12]
Figure pat00003
[수학식 13]
Figure pat00004
한편, 도8과 같은 π 모델의 전달함수는 라플라스 영역에서 다음의 수학식 14와 같이 나타낼 수 있다(143).
[수학식 14]
Figure pat00005
각 극(p1, p2)과 계수(k1, k2)는 Rdr, R, C1, C2 의 값으로 표현되므로, 구해진 극과 계수 값으로부터 π 모델의 각 소자인 Rdr, R, C1, C2의 값을 구할 수 있다(144).
또한, 회로의 전력 소모를 분석하기 위해서는, 인터컨넥터의 전체 커패시턴 값을 π 모델로 변환한 후에도 그대로 유지할 필요가 있다. 전체 커패시턴스 값을 그대로 유지하면서 π 모델을 생성하는 과정은 다음과 같다.
도3과 같은 RC 트리에서 전체 커패시턴스 Ct를 구한다. 도3에서의 C1(RC트리에서 드라이버 바로 앞단의 커패시턴스)을 도8의 C1에 적용한다. 도8의 C2는 Ct-C1 으로 얻을 수 있다. 도3의 구동점에서의 입력 전압 Vramp(t)는 AWE를 이용하여 구할 수 있고, 이를 이용하여 도9와 같은 π 모델을 설정할 수 있다. 하나의 안정한 회로망에서 극들은 모든 노드에서 동일하므로, 도3의 RC 트리에 대해 AWE를 이용하여 구해진 우세극 p1을 이용하여 p1 = -1/RC2 로부터 R을 구할 수 있다.
넷째로, 버퍼 교체를 통하여 클락 스큐를 최소화하는 방법에 대하여 설명한다.
클락 스큐란 클락 트리 상의 각 경로의 위상 지연시간의 차이이다. 초고속 디지탈 회로에서 클락 스큐 및 위상 지연시간(클럭 소스에서 터미날까지의 지연시간)은 원하는 주파수에서 옳바른 동작을 할 수 있도록 매우 작은 오차 허용 범위내에서 제어되어야 한다. 대부분의 스큐 최소화 기술은 배선의 선폭 및 길이를 조정하는 방법에 의존하고 있다. 그러나 이러한 방법은 와이어링 커패시턴스의 증가를 가져오고, 메탈-와이어링 공정이 크게 변화하게 되어, 클락 스큐를 제어하기 어렵다. 또한 회로에서 클락이 동적 전력 소모의 주요한 원천(회로의 전체 전력소모의 40%)이므로 와이어링 커패시턴스의 증가는 전력소모를 증가시키는 결과를 초래한다.
한편, 클락신호의 전이시간은 회로의 동작에 중요한 영향을 미치는데, 와이어링 커패시턴스의 증가는 클락신호의 전이시간을 증가시켜 회로의 오동작을 초래할 수 있다. 이러한 문제점을 개선하기 위해, 클럭 트리 상에 중간 버퍼를 삽입하여 와이어링 커패시턴스의 증가를 막으면서 클락 스큐를 최소화하는 클락 트리 합성 방법이 이용된다. 중간 버퍼 삽입을 통한 클락 트리 합성 방법은 대개 배치 및 배선 툴을 이용하여 수행되는데, 이 때 P ＆ R 툴은 빠른 배선기능을 수행하기 위해 정확한 RC 기생성분 산출 및 신호의 기울기를 고려한 정확한 지연시간 계산을 수행할 수 없다. 따라서 정확한 RC 기생성분 추출 및 지연시간 계산을 통해 구성된 클락 트리에 대한 스큐 최소화 과정이 필요하다. 이때 레이아웃 재설계에 소요되는 시간을 없애기 위해 버퍼 교체를 통한 클락 스큐 최소화를 수행한다.
버퍼 교체를 통한 클락 스큐 최소화는 먼저, 클락 트리 상의 각 경로의 위상 지연시간 및 슬랙(slack) 계산을 통해 타이밍 정보를 분석하고, 원하는 위상 지연시간에 모든 경로의 지연시간을 일치시키는 방식으로 수행된다. 따라서 최대의 위상 지연시간에 맞추어 버퍼를 교체할 때는 각 경로의 지연시간이 늘어나도록 버퍼를 교체하고, 최소의 위상 지연시간에 맞추어 버퍼를 교체할 때는 각 경로의 지연시간이 줄어들도록 버퍼를 교체한다. 또한 설계자가 특정 위상 지연시간을 유지하기를 원할 경우에는 그 위상 지연시간에 맞추어 최소의 버퍼 교체를 통해 클락 스큐를 최소화한다. 이 때 사용되는 버퍼들은 P ＆ R 후에 레이아웃을 고치지 않는 상태에서 버퍼 교체를 이루기 위해, 교체할 수 있는 버퍼들 사이에는 같은 footprint를 유지하도록 해야 하며, 버퍼 교체 후의 부하 변화를 팬아웃에 국한시키기 위해 버퍼들의 입력 핀 커패시턴스를 같게 제작해야 한다.
한편, 클락 트리 상의 각 단자에서의 전이시간은 회로의 동작을 위해서 가장중요한 조건으로서 최우선적으로 맞추어져야 한다. 또한 클락 트리의 각 단자에 존재하는 플립플럽의 트리거 형태를 고려하여 위의 기능이 수행되어야 하며, 상승 및 하강 등 한 클락 트리에서 트리거 형태가 혼합되었을 경우에도 최적의 클락 스큐 최소화가 이루어져야 한다.
도10은 슬랙(slack) 계산의 일 예를 설명하기 위한 도면이며, 도15는 슬랙을 계산하는 알고리즘을 설명하기 위한 흐름도이다. 타이밍에 있어서 슬랙이란 기준 위상 지연시간에 대한 그 경로의 지연시간 오차이다. 슬랙 계산 방법은 클락트리의 각 정점 노드에서 팬아웃 가지의 각 위상 지연시간이 균형을 유지하도록 하기 위하여 기준 위상 지연시간과 조정하고자 하는 팬아웃 가지의 지연시간 차를 구하는 것이다. 이 때 구해진 슬랙만큼 버퍼 교체를 통해 타이밍을 조정한다.
도15를 참조하여, 지연 시간이 산출된 쎌에 의해 구성된 클럭 트리의 슬랙을 계산하는 방법에 대하여 설명한다.
먼저, 클럭원으로부터 각 경로의 터미널까지의 팬아웃 지연시간을 구한다(151). 원하는 지연시간과 151단계에 의해 계산된 각 경로의 지연시간의 차이를 계산한다(152). 여기서, 계산된 지연시간의 차이만큼에 해당되는 지연시간이 슬랙이며, 이 슬랙에 해당되는 쎌을 교체하게 된다.
상술한 과정을 도10을 통하여 예를 들어 설명한다. 도면에서, 참조부호 100 내지 106은 버퍼용 쎌을 나타낸다. 쎌 104의 타이밍은 1ns이고, 쎌 100, 쎌 103 및 쎌 105의 타이밍은 2ns 이고, 쎌 101, 쎌 106의 타이밍은 3ns이며, 쎌 102의 타이밍은 4ns이다. 클럭원에서부터 쎌 100, 101, 103에 이르는 클럭의 경로를 제1경로라고 하면, 이 경로의 전체 타이밍은 7ns이다. 클럭원에서 쎌 100, 101, 104에 이르는 클럭의 경로를 제2경로라고 하면, 이 경로의 전체 타이밍은 6ns이다. 클럭원에서 쎌 100, 102, 105에 이르는 클럭의 경로를 제3경로라고 하면, 이 경로의 전체 타이밍은 8ns이다. 그리고, 클럭원에서 쎌 100, 102, 106에 이르는 클럭의 경로를 제4경로라고 하면, 이 경로의 전체 타이밍은 9ns이다.
도 10에 도시된 4가지의 경로에서, 원하는 목표 지연경로가 9ns라고 하면, 먼저 기준 쎌에서 동일 계층의 쎌의 지연시간이 균형을 이루도록 슬랙을 구한다. 즉, 쎌 101을 기준 쎌이라고 하면, 쎌 103과 쎌 104가 균형을 이루기 위해 쎌 104에 1ns의 슬랙을 증가한다. 그리고 쎌 102를 기준하여 쎌 106과 균형을 이루도록하기 위해 쎌 105에 1ns의 슬랙을 증가한다. 또한, 쎌 100을 기준으로 목표 지연시간 9ns로 맞추기 위해서, 쎌 101에 2ns의 슬랙을 증가한다. 따라서, 교체되어야할 쎌은 쎌 101 자리에 5ns의 쎌, 쎌 104 자리에 2ns의 쎌, 쎌105 자리에 3ns의 쎌이다.
다음은, 계산된 슬랙정보를 가지고, 각 기준 위상 지연시간에 따른 스큐를 최소화하는 알고리즘에 대하여 설명하며, 그 과정은 도 16의 흐름도에 도시되어 있다.
클락 드라이버 단에서 각 기준 출력(primary output) 까지의 위상 지연시간을 구한다(161). 사용자 정의의 위상 지연 시간을 목표로 스큐를 최소화하는 모드일 경우에 사용자가 지정한 목표 위상 지연시간이 최대, 최소의 위상 지연시간 범위에 있는지를 조사한다(162). 클락 드라이버로부터 DFS(Depth First Search)를 통해 슬랙 및 위상 지연시간을 구한다(163). 슬랙 값만큼의 증가분을 갖는 최적의 버퍼 쎌을 선정하여 DFS 방법으로 버퍼를 교체한다(164). 각 단자에서 기울기(edge rate)를 조사하여(165), 제약 조건을 초과하는 노드에 대해 전방 추적(forward trace)을 하면서 버퍼를 교체하여 기울기 제약조건을 맞춘다(166).
이와 같은 방법으로 버퍼쎌을 교체하고, 교체된 쎌로 구성된 새로운 클럭 트리의 출력신호를 조사한다. 조사된 기울기가 원하는 기울기 인가를 판단하여, 문제가 되는 버퍼를 재교체하게 되고, 설계자가 원하는 기울기가 조사되면, 최종적으로 교체될 쎌 정보를 P＆R에 전송하게 된다.
마지막으로, 본 시스템의 성능을 검증하기 위해, 배선 지연시간을 계산하기 위해 설계된 techchip과 5만 게이트 급의 MPEG2 회로인 BZ100OX을 이용하여 실험한결과를 설명한다. 이 회로의 최대 클럭 주파수는 27MHz이다.
표 1은 회로의 전체 배선에 대한 RC 기생성분 추출시간과 임계 네트 선정과정을 통해 선정된 임계 네트의 RC 기생성분 추출시간을 비교하여 나타낸 표이다.
양 쪽 다 회로 동작에는 이상이 없었으며, RC 기생성분 추출 시간은 약 90% 정도 감소하는 것으로 나타났다.
[표 1]
Figure pat00006
표 2는 다중 구동 회로망의 지연시간 계산 수행시간을 나타낸 표이다. BZ1000X의 클락 회로망에 드라이버를 추가한 benchmark 회로를 이용하였다. 회로시뮬레이터인 Hspice를 이용하여 본 시스템의 지연시간 계산의 정확도 및 그 수행시간을 비교한 결과이다. 정확도는 9% 이내의 오차를 보이고, 수행 시간은 64배정도 차이가 있음을 알 수 있다. 실험 대상 회로의 규모가 작은 관계로 수행 속도의 개선 정도가 미약하나, RC 회로망의 규모가 커질수록 수행 시간의 개선 효과는기하 급수적으로 증가하게 된다.
[표 2]
Figure pat00007
[표 3]
Figure pat00008
표 3은 π 모델을 이용한 시뮬레이션 수행 시간비를 나타내는 표로서, 표 2의 실험에 이용한 RC 회로망에 대해 구한 π 모델을 이용하여 Hspice와 대비한 지연시간 계산의 오차와 Hspice에 의한 수행시간을 비교한 결과를 나타낸다. 표 4는 227개의 버퍼로 구성된 클락 네트의 실험 결과를 나타낸 표이다. 저항이 30950개, 커패시턴스가 45402개, 버퍼 및 네트의 수는 227개이고, 플립플럽의 수는 1006개인 클락 트리이다. 표 4a에서는 가장 빠른 ctbuf8dc 버퍼를 사용하여 구성한 트리에 대해 기존의 최대 위상 지연시간을 목표로 나머지 경로의 지연시간을 늘려가는 방법의 클락 스큐 최소화를 수행하였다. 이 때 기울기의 변화는 없도록 하였다. 클락 스큐는 최대 74%의 개선 효과를 얻었다. 표 4b는 ctbuf4dc 버퍼를 사용해 구성된 트리에 대해 최대의 기울기 개선 효과를 보기 위한 클락 스큐 최소화를 수행하였다. 클락 스큐는 46%, 기울기는 32%가 개선됨을 알 수 있다. 표 4c는 ctbuf4dc 버퍼를 사용해 구성된 트리에 대해 일정한 위상 지연시간(3.0ns)을 얻기 위한 클락 스큐 최소화를 수행하였다. 클락 스큐는 65% 개선됨을 알 수 있다.
[표 4a]
(단위: ns)
[표 4b]
(단위: ns)
[표 4c]
(단위: ns)
표 5는 409개의 ctbuf8dc 버퍼로 구성된 실제 클럭 네트의 실험 걸과를 나타낸 표로서, 저항이 54757개, 커패시터가 54708개, 버퍼 및 네트의 수가 409개이고,플립플럽 수는 2952개인 클럭 트리이다. 최대 크기(가장 빠른)의 버퍼로 구성된클럭 트리이므로 최대 위상 지연시간에 맞추는 클럭 스큐 최소화를 수행하였다. 클럭 스큐는 최대 69 %의 개선 효과를 얻었다.
[표 5]
Figure pat00009
(단위: ns)
이상에서 설명한 바와 같이 본 발명에 의하면, 빠르고 정확하게 지연시간을 계산하고 클락 스큐를 최소화하며, 인터컨넥터에 대해 빠르고 정확한 전력 및 신호 완전도 분석을 위한 축소 인터컨넥터 모델을 제공하고, 또한 클락 트리에 대해 배선회로의 지연시간을 정확히 분석하고, P＆R 후에 footprint를 그대로 유지하면서 버퍼 교체를 통해 스큐를 최소화함으로써, 빠른 시간 내에 원하는 정확성을 유지하면서 타이밍 계산을 수행하고, 또한 클락 스큐 최소화에 있어서 최소한의 버퍼 교체를 통하여 클락 스큐 및 각 단자에서의 전이시간을 원하는 범위 안으로 최소화할수 있음을 알 수 있다.
한편, 효율적인 전력 분석 및 신호 완전성 분석을 위하여 적정한 정확성을 가지는 축소된 인터컨넥터 모델(π 모델)을 생성하여 시뮬레이션의 수행 속도를 현저하게 향상시킬 수 있다.
따라서, 회로 동작 주파수의 증가와 공정 기술의 발달에 따른 회로 규모의 증가는 클락 회로망을 포함한 인터컨넥터 분석의 중요성이 점점 증가될 것이며, 이에 따라 본 발명에 따른 시스템은 보다 효율적으로 응용될 수 있을 것이다.

Claims (6)

  1. 반도체 집적회로에서의 인터컨넥터 지연시간을 계산하는 방법에 있어서, 레이아웃을 끝낸 후 저항의 차폐 효과가 큰 인터컨넥터를 임계 네트로 선정하는 임계네트 선정단계; 다중 구동 회로망을 포함한 다양한 인터컨넥터에 대해 지연시간을 계산하는 단계; 상기 임계 네트들에 대한 세부 RC 기생성분 및 나머지 인터컨넥터들에 대한 커패시터만의 파일을 이용하여, 타이밍을 계산하고 축소된 인터컨넥터 모델을 생성하는 단계; 및 원하는 지연시간으로 모든 경로의 지연시간이 일치되도록 버퍼 교체를 통하여 클락 스큐를 최소화하는 단계를 포함함을 특징으로 하는 인터컨넥터 지연시간 계산방법.
  2. 제1항에 있어서, 상기 임계 네트 선정단계는 최대부하 모델 및 최소부하 모델에서 각 드라이버의 지연시간 차이가 소정의 오차보다 큰 인터컨넥터를 선정함을 특징으로 하는 인터컨넥터 지연시간 계산방법.
  3. 제1항에 있어서, 상기 다중 구동 회로망의 지연시간을 계산단계는 임의의 선형 RLC 회로에 대하여 차수를 증가시키면서 근사응답이 정확한 응답에 수렴할 때까지 계산을 수행하여 응답을 구하는, 우세극 근사화에 의한 점근적 파형 평가방법임을 특징으로 하는 인터컨넥터 지연시간 계산방법.
  4. 제1항에 있어서, 상기 다중 구동 회로망의 지연시간을 계산하는 단계는 RC 모델에 대한 유효 커패시터 모델에서, 스텝입력일 때의 입출력 관계식을 구하여, 다중 구동 회로망의 각 드라이버 단의 드라이버 저항을 구하는 단계; 한 드라이버 단을 제외한 나머지 드라이버 단들은 저항을 통해 접지로 연결하고, 각 노드에서의 전압 파형을 AWE 알고리즘 및 선형 회로망의 중첩원리를 이용하여 각 단의 전압 파형을 구하는 단계; 모든 드라이버 단에 대해 상기의 과정을 반복하여, 구해진 전압 파형을 합산하는 단계; 각 드라이버 단에서 구해진 유효 커패시턴스를 이용하여 쎌의 구동 능력 특성 2차 테이블로부터 드라이버 게이트 지연시간을 계산하는 단계; 및 상기 과정에서 얻은 각 노드의 전압 파형을 이용하여 인터컨넥터 지연시간을 구하는 단계를 포함함을 특징으로 하는 인터컨넥터 지연시간 계산방법.
  5. 제1항에 있어서, 상기 축소된 인터컨넥터 모델을 생성하는 단계는 RC 회로의 임펄스 응답을 소정의 오차 범위 내에서 처음 세 모멘트를 기초로 안정한 두 개의 극을 갖는 식으로 근사화하는 단계; 상기 극 및 각 항의 계수에 따라 모멘트 정합 방정식을 구하는 단계; 및 라프라스 영역에서 인터컨넥터 모델의 전달함수를 구하고, 상기 전달함수와 상기 극 및 계수 값으로부터 인터컨넥터 모델의 각 소자의 값을 구하는 단계를 포함함을 특징으로 하는 인터컨넥터 지연시간 계산방법.
  6. 제1항에 있어서, 상기 클락 스큐 최소화단계는 클락 트리 상의 각 경로의 위상 지연시간 및 슬랙 계산을 통해 타이밍 정보를 분석하고, 원하는 위상 지연시간에 모든 경로의 지연시간을 일치시키기 위하여, 최대의 위상 지연시간에 맞추어 버퍼를 교체할 때는 각 경로의 지연시간이 늘어나도록 버퍼를 교체하고, 최소의 위상 지연시간에 맞추어 버퍼를 교체할 때는 각 경로의 지연시간이 줄어들도록 버퍼를 교체하거나, 또는 설계자가 특정 위상 지연시간을 유지하기를 원할 경우에는 그 위상 지연시간에 맞추어 최소의 버퍼를 교체함을 특징으로 하는 인터컨넥터 지연시간 계산방법.
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