JPH04241675A - デジタル回路のタイミングチェック方式 - Google Patents
デジタル回路のタイミングチェック方式Info
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- JPH04241675A JPH04241675A JP3002966A JP296691A JPH04241675A JP H04241675 A JPH04241675 A JP H04241675A JP 3002966 A JP3002966 A JP 3002966A JP 296691 A JP296691 A JP 296691A JP H04241675 A JPH04241675 A JP H04241675A
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、論理素子、例えば、半
導体メモリ（ＲＡＭ）や不揮発性メモリを搭載したデジ
タル回路の設計時におけるタイミングチェック方式に関
する。 【０００２】通常、半導体メモリ（ＲＡＭ） や不揮発
性メモリ等のタイミングチェックは、その種別によって
、その書き込み，読み出しタイミングの仕様が異なるが
、最近の半導体メモリ（ＲＡＭ） や不揮発性メモリの
種別の多様化に伴い、上記タイミングの仕様も多様化し
てきており、効果的なタイミングチェック方式が必要と
される。 【０００３】 【従来の技術】図５は、従来の半導体メモリ（ＲＡＭ）
のタイミングチェック方式を説明する図である。 【０００４】従来の、半導体メモリ（ＲＡＭ） や不揮
発性メモリを搭載したデジタル回路のタイミングチェッ
クは、前述のように、メモリ毎に、チェック内容の詳細
が異なるため、その度に、プログラムを開発，又は、改
造することによって対応していた。 【０００５】図５は、上記従来のタイミングチェック用
プログラムの構成例を示している。先ず、当該デジタル
回路に搭載されている半導体メモリ（ＲＡＭ） 等の種
別（Ａ型，Ｂ型，〜）が判定（処理ステップ ６０ 参
照） され、該タイミングチェック対象の種別に対応し
たプログラムに分岐する。 【０００６】分岐先の処理ステップ ６１ において、
当該デジタル回路の端子 （ピン） について、クロッ
クピンが検索される。 （処理ステップ ６１ 参照）
クロックピンが検出できると、該クロックピンから、
半導体メモリ（ＲＡＭ） のクロック端子迄のディレイ
時間， パルス幅， バラツキ等が計算される。 （処
理ステップ ６２ 参照） 次に、当該デジタル回路の
アドレスピンが探索され、該アドレスピンが検出される
と、該半導体メモリ（ＲＡＭ） のアドレス端子迄のデ
ィレイ時間， パルス幅， バラツキ等が計算され、上
記、クロック端子でのクロックのディレイ時間， パル
ス幅， バラツキ等との相対関係が比較される。 （処理ステップ ６３，６４参照） 同様にして、当
該デジタル回路のデータピンが探索され、該データピン
が検出されると、該半導体メモリ（ＲＡＭ） のデータ
入力端子迄のディレイ時間， パルス幅， バラツキ等
が計算され、上記、クロック端子でのクロックのディレ
イ時間， パルス幅， バラツキ等との相対関係が比較
される。（処理ステップ ６５，６６参照） 上記の比
較結果は、一旦、メモリ等に格納された後、ディスプレ
イ等の出力装置に出力される。 （処理ステップ ７０
，７１参照） 【０００７】 【発明が解決しようとする課題】このように、従来方式
においては、論理素子、例えば、半導体メモリ（ＲＡＭ
） 等の種別に対応して、タイミングチェックの為のプ
ログラムが組まれている為、例えば、新しい、半導体メ
モリ（ＲＡＭ） が出る度に、プログラムの開発， 又
は、既存の、ある種別に対応したプログラムの改造を必
要としていた為、大変な工数を費やしており、対応に時
間がかかるという問題があった。 【０００８】本発明は上記従来の欠点に鑑み、論理素子
、例えば、半導体メモリ（ＲＡＭ） や不揮発性メモリ
を搭載したデジタル回路の設計時におけるタイミングチ
ェックを行うのに、チェックプログラムの開発工数を削
減することができるタイミングチェック方式を提供する
ことを目的とするものである。 【０００９】 【課題を解決するための手段】上記の問題点は下記の如
くに構成したデジタル回路のタイミングチェック方式に
よって解決される。 【００１０】論理素子、例えば、半導体メモリ（ＲＡＭ
） や不揮発性メモリを搭載したデジタル回路の設計時
におけるタイミングチェックをプログラムで行う方式で
あって、各入力ピンから半導体メモリ（ＲＡＭ） や不
揮発性メモリ迄の回路のトレースを行って、各パスのデ
ィレイ値の、少なくとも、最大値， 最小値， バラツ
キを求める手段と， 該ディレイ値をチェックするチェ
ック式と， チェック値とのライブラリ ２０，２１を
作成する手段と， 上記チェック値を設定するチェック
値テーブル ３０と， 上記ライブラリ化されたチェッ
ク式内の変数値を、上記トレースによる各パスのディレ
イ値を加算して設定するディレイ値変数テーブル ３１
とを設けて、上記チェック値ライブラリ ２１ を参
照して、該チェック値テーブル ３０ を作成し、上記
チェック式ライブラリ ２０ を参照して、該デジタル
回路の各ピンから各半導体メモリ（ＲＡＭ） や不揮発
性メモリ迄の、該チェック式に対応する変数を求め、該
変数に対応するディレイ値を、上記トレース結果に基づ
いて計算して、上記ディレイ値変数テーブル ３１ に
設定して、該ディレイ値変数テーブル ３１ を作成し
、該作成されたチェック値テーブル ３０ の値と，
上記チェック変数テーブル ３１ と該ライブラリ化さ
れたチェック式に基づいて計算した各パスディレイ値と
を比較してタイミングチェックを行うように構成する。 【００１１】 【作用】即ち、本発明のタイミングチェック方式におい
ては、論理素子、例えば、半導体メモリ（ＲＡＭ） に
対するアドレス線のセットアップタイム（ＴＡＳ），ホ
ールドタイム（ＴＡＨ） をチェックする為のチェック
値とタイミングチェック式とがライブラリ化されており
、該ライブラリ化されているタイミングチェック式の変
数 （クロック， アドレス毎の変数） の値を、当該
デジタル回路の入力ピンから半導体メモリ（ＲＡＭ）
までトレースして求めた各パスのディレイ値を元に算出
してディレイ値変数テーブルに設定する。 【００１２】該ディレイ値変数テーブルに設定されたデ
ィレイ値を元に、上記ライブラリ化されているタイミン
グチェック式に従って、該デジタル回路の入力ピンから
、半導体メモリ（ＲＡＭ） のクロック端子， 及び、
上記の例であるアドレス入力端子迄のディレイ値を計算
し、上記ライブラリ化されている当該半導体メモリ（Ｒ
ＡＭ） のチェック値とを比較する。 【００１３】例えば、アドレス信号のセットアップタイ
ミング（ＴＡＳ） を保証する為には、クロックの立ち
上がりタイミングの最小ディレイ値（ＣＫ．ＥＵＢＮ：
変数）から、アドレス信号の立ち上がりタイミングの最
大ディレイ値（ＡＤ．ＥＵＢＸＵ ：変数） との差が
、上記ライブラリ化されているアドレス線のセットアッ
プタイム（ＴＡＳ） より大きいことが必要であるので
、本発明においては、上記のセットアップタイムの求め
方を、該アドレスのセットアップタイム（ＴＡＳ） を
チェックするチェック式を上記変数で数式化し、該半導
体メモリ（ＲＡＭ） に必要なアドレスのセットアップ
タイム（ＴＡＳ） をチェック値としてライブラリ化す
るように構成する。 【００１４】従って、該ライブラリの内容を変更し、該
変更したチェック式を構成している変数に対応してディ
レイ値変数テーブルを作成することで、任意の半導体メ
モリ（ＲＡＭ） に対応したタイミングチェックを、プ
ログラムを変更することなく行うことができ、チェック
プログラムの開発工数を大幅に削減することができる効
果がある。 【００１５】 【実施例】以下本発明の実施例を図面によって詳述する
。図１〜図４は本発明の一実施例を示した図であり、（
ａ） はチェック式ライブラリの例を示し、（ｂ） は
チェック値ライブラリの例を示し、（ｃ） はチェック
値テーブルの構成例を示し、（ｄ） はディレイ変数テ
ーブルの構成例を示し、（ｅ） は処理フローの例を示
し、（ｆ） はアドレス信号のセットアップタイム（Ｔ
ＡＳ） とホールドタイム（ＴＡＨ） と定義例を示し
ている。 【００１６】本発明においては、デジタル回路に搭載さ
れている論理素子、例えば、半導体メモリ（ＲＡＭ）
の、例えば、アドレス線／データ線の信号と、クロック
信号とのディレイ値の差｛セットアップタイム（ＴＡＳ
） とホールドタイム（ＴＡＨ） ｝を求めるチェック
式と、該チェック値とを、ライブラリ化してチェック式
ライブラリ ２０，チェック値ライブラリ ２１ を設
け、該チェック式を構成している変数（ＡＤ．ＥＵＢＮ
，ＣＫ．ＥＵＢＸＵ，等） の値 （ディレイ値） を
、該デジタル回路をトレースして得た各パスディレイ値
を加算してディレイ値変数テーブル ３１ に設定し、
上記チェック値をチェック値テーブル ３０ に設定し
た後、上記チェック式ライブラリ ２０ からもってき
たチェック式に対応する変数の値を、該ディレイ変数テ
ーブル ３１ の変数からもってきて、該チェック式に
従って計算し、該計算結果を、上記チェック値ライブラ
リ ２１ の値とを該チェック式に従って比較する手段
が、本発明を実施するのに必要な手段である。尚、全図
を通して同じ符号は同じ対象物を示している。 【００１７】以下、図１〜図４に従って本発明のデジタ
ル回路のタイミングチェック方式を説明する。図１（ａ
） はチェック式ライブラリの例を示しており、＜２．
１Ｕ＞，＜２．１Ｄ＞ はアドレス信号のホールドタイ
ム（ＴＡＨ） をチェックするチェック式の例を示し、
＜２．２Ｕ＞，＜２．２Ｄ＞ はアドレス信号のセット
アップタイム（ＴＡＳ） のチェック式の例を示してい
る。 【００１８】本図 （ａ）において、ＡＤ．ＥＵＢＮ（
変数、以下略） はアドレス信号の立ち上がりのディレ
イ値の最小値を示し、ＡＤ．ＥＤＢＮ はアドレス信号
の立ち下がりのディレイ値の最小値を示し、ＡＤ．ＥＵ
ＢＸ はアドレス信号の立ち上がりのディレイ値の最大
値を示し、ＡＤ．ＥＤＢＸ はアドレス信号の立ち下が
りのディレイ値の最大値を示し、ＣＫ．ＥＵＢＮＵはク
ロック信号の立ち上がりのディレイ値の最小値を示し、
ＣＫ．ＥＵＢＸＵ （図示せず） はクロック信号の立
ち上がりのディレイ値の最大値を示し、ＣＫ．ＣＹＣＬ
Ｅはクロックサイクルを示している。 【００１９】従って、上記チェック式 ＜２．１Ｕ＞，
＜２．１Ｄ＞が示す、アドレス信号のホールドタイム（
ＴＡＨ） は、図４（ｆ） からも明らかなように、ア
ドレス信号の立ち上がり， 立ち下がりのディレイ値の
最小値（ＡＤ．ＥＵＢＮ，ＡＤ．ＥＤＢＮ） からクロ
ック信号の立ち上がりのディレイ値の最大値（ＣＫ．Ｅ
ＵＢＸＵ）を引いた差が、そのチェック値（ＴＡＨ）
より大きいことが必要であることを示している。 【００２０】同様に、上記チェック式 ＜２．２Ｕ＞，
＜２．２Ｄ＞が示す、アドレス信号のセットアップドタ
イム（ＴＡＳ） は、該（ｆ） 図からも明らかなよう
に、ＣＬＫ Ａ点を基準に考えると、クロックサイクル
（ＣＫ．ＣＹＣＬＥ）＋クロック信号の立ち上がりのデ
ィレイ値の最小値（ＣＫ．ＥＵＢＮＵ）からアドレス信
号の立ち上がり， 立ち下がりのディレイ値の最大値（
ＡＤ．ＥＵＢＸ，ＡＤ．ＥＤＢＸ） を引いた差が、そ
のチェック値（ＴＡＳ） より大きいことが必要である
ことを示している。 【００２１】以下、具体的なタイミングチェック方式を
、図１（ａ），（ｂ），（ｃ），図２（ｄ），図４（ｆ
） を参照しながら、図３（ｅ） の処理フローを用い
て説明する。■ 先ず、デジタル回路のチェックに先
立って、図１（ａ），（ｂ） に示したチェック式ライ
ブラリ ２０ と， チェック値ライブラリ ２１ と
が作成される。 【００２２】チェック式ライブラリ ２０ における右
辺の各符号（ＡＤ．ＥＵＢＮ等） は、上記のような意
味を持つ変数であり、左辺の符号（ＴＡＨ，ＴＡＳ）
は、チェック値である。■ 予め、当該デジタル回路
の論理接続と， 各パスのディレイ値が求められており
、図示されていないディレイ解析ファイルに格納されて
いるので、該ディレイ解析ファイルを読み込む。｛図３
（ｅ） の処理ステップ ５０ 参照｝■ スタート
ピンＡに指定されたディレイ値に対して、該スタートピ
ンＡから半導体メモリ（ＲＡＭ） のクロックピン（Ｃ
ＬＫ） まで、該回路をトレースして、上記ディレイ解
析ファイルに格納されている各パスのディレイ値を加算
する。 【００２３】このとき、該ディレイ値は、上記図１で説
明したような、最大ディレイ値， 最小ディレイ値等、
該タイミングチェックに必要な値 （変数） を全て、
図２（ｄ） に示したクロックピンディレイ値変数テー
ブル ３１ に設定する。 【００２４】同様にして、スタートピンＥに指定された
ディレイ値に対して、該スタートピンｂから半導体メモ
リ（ＲＡＭ） のアドレスピン（ＡＤ）までトレースし
て、各パスのディレイ値を加算し、図２（ｄ） に示し
たアドレスピンディレイ値変数テーブル ３２ に設定
する。 【００２５】図２（ｄ） に示した回路例においては、
該アドレス信号は、フリップフロップ（ＦＦ）でクロッ
ク同期されているので、図４（ｆ） のＣＬＫ Ｂ点の
クロックによって同期化されたアドレス信号として、該
ディレイ値が計算される。｛図３（ｅ） の処理ステッ
プ ５１，５２参照｝■ 上記チェック値ライブラリ
２１ を読み込んで、チェック値テーブル ３０ に
設定する。｛図３（ｅ） の処理ステップ ５３ 参照
｝■ 上記チェック式ライブラリ ２０ を読み込ん
で解読し、チェック式＜２．１Ｕ＞，＜２．１Ｄ＞，＜
２．２Ｕ＞，＜２．２Ｄ＞ に対応する各変数を、上記
クロックピン変数テーブル ３１，アドレスピン変数テ
ーブル ３２ から持ってきて、該チェック式に従って
計算を行う。｛図３（ｅ） の処理ステップ ５４，５
５参照｝この計算結果と、上記チェック値テーブルの値
、即ち、アドレス信号のセットアップタイム（ＴＡＳ）
と， ホールドタイム（ＴＡＨ） との比較を行う。 ｛図３（ｅ） の処理ステップ ５５ 参照｝上記の例
では、セットアップタイム（ＴＡＳ） と， ホールド
タイム（ＴＡＨ） のチェック方式で説明したが、他に
、パルス幅のチェック等がある。 【００２６】■ 上記のチェック値と， 該チェック
に用いた変数の値，及び、チェック結果を図示していな
い出力装置に出力する。｛図３（ｅ） の処理ステップ
５６ 参照｝上記の実施例では、クロックピンとアド
レスピンを例にして説明したが、半導体メモリ（ＲＡＭ
） の他の入力ピン， 例えば、データイン， ライト
イネーブル， チェックセレクト等についても、同様に
処理を行う。 【００２７】又、上記の実施例は入力ピンから半導体メ
モリ（ＲＡＭ） 迄の各信号線のディレイ値のチェック
方式を示したが、半導体メモリ（ＲＡＭ）に限定される
ものではなく、例えば、レジスタファイル等、他の論理
素子にも同様のタイミングチェック方式を適用すること
ができることはいう迄もないことである。 【００２８】このように、本発明においては、デジタル
回路に搭載されている論理素子、例えば、半導体メモリ
（ＲＡＭ） の、例えば、アドレス線／データ線の信号
と、クロック信号とのディレイ値の差｛セットアップタ
イム（ＴＡＳ） とホールドタイム（ＴＡＨ） ｝を求
めるチェック式と、該チェック値とを、ライブラリ化し
てチェック式ライブラリ ２０，２１を設け、該チェッ
ク式を構成している変数（ＡＤ．ＥＵＢＮ，ＣＫ．ＥＵ
ＢＸＵ，等） の値 （ディレイ値） を、該デジタル
回路をトレースして得た各パスのディレイ値を加算して
ディレイ値変数テーブル ３１ に設定し、上記チェッ
ク値をチェック値テーブル ３０ に設定した後、上記
チェック式ライブラリ ２０ からもってきたチェック
式に対応する変数の値を、該ディレイ変数テーブル ３
１ の変数からもってきて、該チェック式に従って計算
し、該計算結果を、上記チェック値ライブラリ ２１
の値と該チェック式に従って比較するようにしたところ
に特徴がある。 【００２９】 【発明の効果】以上、詳細に説明したように、本発明の
デジタル回路のタイミングチェック方式は、論理素子、
例えば、半導体メモリ（ＲＡＭ） や不揮発性メモリに
おける書き込み， 読み出しタイミングのチェックをプ
ログラムで行うのに、回路のトレースを行って、各パス
のディレイ値 （最大値，最小値， バラツキ） を、
予め、計算しておき、且つ、タイミングのチェック式と
， チェック値とをライブラリ化し、チェック値テーブ
ルに上記チェック値を設定し、クロックピン， アドレ
スピン等のディレイ変数テーブルに、上記トレース結果
に基づくパスディレイ値を加算して設定し、該チェック
値テーブルの値と， ディレイ変数テーブルの値を上記
ライブラリ化されたチェック式に代入して得たディレイ
値とを比較してタイミングチェックを行うように構成し
たものであるので、該ライブラリの内容を変更し、該変
更したチェック式を構成しているつ変数に対応してディ
レイ値変数テーブルを作成することで、任意の半導体メ
モリ（ＲＡＭ） に対応したタイミングチェックを、プ
ログラムを変更することなく行うことができ、チェック
プログラムの開発工数を大幅に削減することができる効
果がある。
導体メモリ（ＲＡＭ）や不揮発性メモリを搭載したデジ
タル回路の設計時におけるタイミングチェック方式に関
する。 【０００２】通常、半導体メモリ（ＲＡＭ） や不揮発
性メモリ等のタイミングチェックは、その種別によって
、その書き込み，読み出しタイミングの仕様が異なるが
、最近の半導体メモリ（ＲＡＭ） や不揮発性メモリの
種別の多様化に伴い、上記タイミングの仕様も多様化し
てきており、効果的なタイミングチェック方式が必要と
される。 【０００３】 【従来の技術】図５は、従来の半導体メモリ（ＲＡＭ）
のタイミングチェック方式を説明する図である。 【０００４】従来の、半導体メモリ（ＲＡＭ） や不揮
発性メモリを搭載したデジタル回路のタイミングチェッ
クは、前述のように、メモリ毎に、チェック内容の詳細
が異なるため、その度に、プログラムを開発，又は、改
造することによって対応していた。 【０００５】図５は、上記従来のタイミングチェック用
プログラムの構成例を示している。先ず、当該デジタル
回路に搭載されている半導体メモリ（ＲＡＭ） 等の種
別（Ａ型，Ｂ型，〜）が判定（処理ステップ ６０ 参
照） され、該タイミングチェック対象の種別に対応し
たプログラムに分岐する。 【０００６】分岐先の処理ステップ ６１ において、
当該デジタル回路の端子 （ピン） について、クロッ
クピンが検索される。 （処理ステップ ６１ 参照）
クロックピンが検出できると、該クロックピンから、
半導体メモリ（ＲＡＭ） のクロック端子迄のディレイ
時間， パルス幅， バラツキ等が計算される。 （処
理ステップ ６２ 参照） 次に、当該デジタル回路の
アドレスピンが探索され、該アドレスピンが検出される
と、該半導体メモリ（ＲＡＭ） のアドレス端子迄のデ
ィレイ時間， パルス幅， バラツキ等が計算され、上
記、クロック端子でのクロックのディレイ時間， パル
ス幅， バラツキ等との相対関係が比較される。 （処理ステップ ６３，６４参照） 同様にして、当
該デジタル回路のデータピンが探索され、該データピン
が検出されると、該半導体メモリ（ＲＡＭ） のデータ
入力端子迄のディレイ時間， パルス幅， バラツキ等
が計算され、上記、クロック端子でのクロックのディレ
イ時間， パルス幅， バラツキ等との相対関係が比較
される。（処理ステップ ６５，６６参照） 上記の比
較結果は、一旦、メモリ等に格納された後、ディスプレ
イ等の出力装置に出力される。 （処理ステップ ７０
，７１参照） 【０００７】 【発明が解決しようとする課題】このように、従来方式
においては、論理素子、例えば、半導体メモリ（ＲＡＭ
） 等の種別に対応して、タイミングチェックの為のプ
ログラムが組まれている為、例えば、新しい、半導体メ
モリ（ＲＡＭ） が出る度に、プログラムの開発， 又
は、既存の、ある種別に対応したプログラムの改造を必
要としていた為、大変な工数を費やしており、対応に時
間がかかるという問題があった。 【０００８】本発明は上記従来の欠点に鑑み、論理素子
、例えば、半導体メモリ（ＲＡＭ） や不揮発性メモリ
を搭載したデジタル回路の設計時におけるタイミングチ
ェックを行うのに、チェックプログラムの開発工数を削
減することができるタイミングチェック方式を提供する
ことを目的とするものである。 【０００９】 【課題を解決するための手段】上記の問題点は下記の如
くに構成したデジタル回路のタイミングチェック方式に
よって解決される。 【００１０】論理素子、例えば、半導体メモリ（ＲＡＭ
） や不揮発性メモリを搭載したデジタル回路の設計時
におけるタイミングチェックをプログラムで行う方式で
あって、各入力ピンから半導体メモリ（ＲＡＭ） や不
揮発性メモリ迄の回路のトレースを行って、各パスのデ
ィレイ値の、少なくとも、最大値， 最小値， バラツ
キを求める手段と， 該ディレイ値をチェックするチェ
ック式と， チェック値とのライブラリ ２０，２１を
作成する手段と， 上記チェック値を設定するチェック
値テーブル ３０と， 上記ライブラリ化されたチェッ
ク式内の変数値を、上記トレースによる各パスのディレ
イ値を加算して設定するディレイ値変数テーブル ３１
とを設けて、上記チェック値ライブラリ ２１ を参
照して、該チェック値テーブル ３０ を作成し、上記
チェック式ライブラリ ２０ を参照して、該デジタル
回路の各ピンから各半導体メモリ（ＲＡＭ） や不揮発
性メモリ迄の、該チェック式に対応する変数を求め、該
変数に対応するディレイ値を、上記トレース結果に基づ
いて計算して、上記ディレイ値変数テーブル ３１ に
設定して、該ディレイ値変数テーブル ３１ を作成し
、該作成されたチェック値テーブル ３０ の値と，
上記チェック変数テーブル ３１ と該ライブラリ化さ
れたチェック式に基づいて計算した各パスディレイ値と
を比較してタイミングチェックを行うように構成する。 【００１１】 【作用】即ち、本発明のタイミングチェック方式におい
ては、論理素子、例えば、半導体メモリ（ＲＡＭ） に
対するアドレス線のセットアップタイム（ＴＡＳ），ホ
ールドタイム（ＴＡＨ） をチェックする為のチェック
値とタイミングチェック式とがライブラリ化されており
、該ライブラリ化されているタイミングチェック式の変
数 （クロック， アドレス毎の変数） の値を、当該
デジタル回路の入力ピンから半導体メモリ（ＲＡＭ）
までトレースして求めた各パスのディレイ値を元に算出
してディレイ値変数テーブルに設定する。 【００１２】該ディレイ値変数テーブルに設定されたデ
ィレイ値を元に、上記ライブラリ化されているタイミン
グチェック式に従って、該デジタル回路の入力ピンから
、半導体メモリ（ＲＡＭ） のクロック端子， 及び、
上記の例であるアドレス入力端子迄のディレイ値を計算
し、上記ライブラリ化されている当該半導体メモリ（Ｒ
ＡＭ） のチェック値とを比較する。 【００１３】例えば、アドレス信号のセットアップタイ
ミング（ＴＡＳ） を保証する為には、クロックの立ち
上がりタイミングの最小ディレイ値（ＣＫ．ＥＵＢＮ：
変数）から、アドレス信号の立ち上がりタイミングの最
大ディレイ値（ＡＤ．ＥＵＢＸＵ ：変数） との差が
、上記ライブラリ化されているアドレス線のセットアッ
プタイム（ＴＡＳ） より大きいことが必要であるので
、本発明においては、上記のセットアップタイムの求め
方を、該アドレスのセットアップタイム（ＴＡＳ） を
チェックするチェック式を上記変数で数式化し、該半導
体メモリ（ＲＡＭ） に必要なアドレスのセットアップ
タイム（ＴＡＳ） をチェック値としてライブラリ化す
るように構成する。 【００１４】従って、該ライブラリの内容を変更し、該
変更したチェック式を構成している変数に対応してディ
レイ値変数テーブルを作成することで、任意の半導体メ
モリ（ＲＡＭ） に対応したタイミングチェックを、プ
ログラムを変更することなく行うことができ、チェック
プログラムの開発工数を大幅に削減することができる効
果がある。 【００１５】 【実施例】以下本発明の実施例を図面によって詳述する
。図１〜図４は本発明の一実施例を示した図であり、（
ａ） はチェック式ライブラリの例を示し、（ｂ） は
チェック値ライブラリの例を示し、（ｃ） はチェック
値テーブルの構成例を示し、（ｄ） はディレイ変数テ
ーブルの構成例を示し、（ｅ） は処理フローの例を示
し、（ｆ） はアドレス信号のセットアップタイム（Ｔ
ＡＳ） とホールドタイム（ＴＡＨ） と定義例を示し
ている。 【００１６】本発明においては、デジタル回路に搭載さ
れている論理素子、例えば、半導体メモリ（ＲＡＭ）
の、例えば、アドレス線／データ線の信号と、クロック
信号とのディレイ値の差｛セットアップタイム（ＴＡＳ
） とホールドタイム（ＴＡＨ） ｝を求めるチェック
式と、該チェック値とを、ライブラリ化してチェック式
ライブラリ ２０，チェック値ライブラリ ２１ を設
け、該チェック式を構成している変数（ＡＤ．ＥＵＢＮ
，ＣＫ．ＥＵＢＸＵ，等） の値 （ディレイ値） を
、該デジタル回路をトレースして得た各パスディレイ値
を加算してディレイ値変数テーブル ３１ に設定し、
上記チェック値をチェック値テーブル ３０ に設定し
た後、上記チェック式ライブラリ ２０ からもってき
たチェック式に対応する変数の値を、該ディレイ変数テ
ーブル ３１ の変数からもってきて、該チェック式に
従って計算し、該計算結果を、上記チェック値ライブラ
リ ２１ の値とを該チェック式に従って比較する手段
が、本発明を実施するのに必要な手段である。尚、全図
を通して同じ符号は同じ対象物を示している。 【００１７】以下、図１〜図４に従って本発明のデジタ
ル回路のタイミングチェック方式を説明する。図１（ａ
） はチェック式ライブラリの例を示しており、＜２．
１Ｕ＞，＜２．１Ｄ＞ はアドレス信号のホールドタイ
ム（ＴＡＨ） をチェックするチェック式の例を示し、
＜２．２Ｕ＞，＜２．２Ｄ＞ はアドレス信号のセット
アップタイム（ＴＡＳ） のチェック式の例を示してい
る。 【００１８】本図 （ａ）において、ＡＤ．ＥＵＢＮ（
変数、以下略） はアドレス信号の立ち上がりのディレ
イ値の最小値を示し、ＡＤ．ＥＤＢＮ はアドレス信号
の立ち下がりのディレイ値の最小値を示し、ＡＤ．ＥＵ
ＢＸ はアドレス信号の立ち上がりのディレイ値の最大
値を示し、ＡＤ．ＥＤＢＸ はアドレス信号の立ち下が
りのディレイ値の最大値を示し、ＣＫ．ＥＵＢＮＵはク
ロック信号の立ち上がりのディレイ値の最小値を示し、
ＣＫ．ＥＵＢＸＵ （図示せず） はクロック信号の立
ち上がりのディレイ値の最大値を示し、ＣＫ．ＣＹＣＬ
Ｅはクロックサイクルを示している。 【００１９】従って、上記チェック式 ＜２．１Ｕ＞，
＜２．１Ｄ＞が示す、アドレス信号のホールドタイム（
ＴＡＨ） は、図４（ｆ） からも明らかなように、ア
ドレス信号の立ち上がり， 立ち下がりのディレイ値の
最小値（ＡＤ．ＥＵＢＮ，ＡＤ．ＥＤＢＮ） からクロ
ック信号の立ち上がりのディレイ値の最大値（ＣＫ．Ｅ
ＵＢＸＵ）を引いた差が、そのチェック値（ＴＡＨ）
より大きいことが必要であることを示している。 【００２０】同様に、上記チェック式 ＜２．２Ｕ＞，
＜２．２Ｄ＞が示す、アドレス信号のセットアップドタ
イム（ＴＡＳ） は、該（ｆ） 図からも明らかなよう
に、ＣＬＫ Ａ点を基準に考えると、クロックサイクル
（ＣＫ．ＣＹＣＬＥ）＋クロック信号の立ち上がりのデ
ィレイ値の最小値（ＣＫ．ＥＵＢＮＵ）からアドレス信
号の立ち上がり， 立ち下がりのディレイ値の最大値（
ＡＤ．ＥＵＢＸ，ＡＤ．ＥＤＢＸ） を引いた差が、そ
のチェック値（ＴＡＳ） より大きいことが必要である
ことを示している。 【００２１】以下、具体的なタイミングチェック方式を
、図１（ａ），（ｂ），（ｃ），図２（ｄ），図４（ｆ
） を参照しながら、図３（ｅ） の処理フローを用い
て説明する。■ 先ず、デジタル回路のチェックに先
立って、図１（ａ），（ｂ） に示したチェック式ライ
ブラリ ２０ と， チェック値ライブラリ ２１ と
が作成される。 【００２２】チェック式ライブラリ ２０ における右
辺の各符号（ＡＤ．ＥＵＢＮ等） は、上記のような意
味を持つ変数であり、左辺の符号（ＴＡＨ，ＴＡＳ）
は、チェック値である。■ 予め、当該デジタル回路
の論理接続と， 各パスのディレイ値が求められており
、図示されていないディレイ解析ファイルに格納されて
いるので、該ディレイ解析ファイルを読み込む。｛図３
（ｅ） の処理ステップ ５０ 参照｝■ スタート
ピンＡに指定されたディレイ値に対して、該スタートピ
ンＡから半導体メモリ（ＲＡＭ） のクロックピン（Ｃ
ＬＫ） まで、該回路をトレースして、上記ディレイ解
析ファイルに格納されている各パスのディレイ値を加算
する。 【００２３】このとき、該ディレイ値は、上記図１で説
明したような、最大ディレイ値， 最小ディレイ値等、
該タイミングチェックに必要な値 （変数） を全て、
図２（ｄ） に示したクロックピンディレイ値変数テー
ブル ３１ に設定する。 【００２４】同様にして、スタートピンＥに指定された
ディレイ値に対して、該スタートピンｂから半導体メモ
リ（ＲＡＭ） のアドレスピン（ＡＤ）までトレースし
て、各パスのディレイ値を加算し、図２（ｄ） に示し
たアドレスピンディレイ値変数テーブル ３２ に設定
する。 【００２５】図２（ｄ） に示した回路例においては、
該アドレス信号は、フリップフロップ（ＦＦ）でクロッ
ク同期されているので、図４（ｆ） のＣＬＫ Ｂ点の
クロックによって同期化されたアドレス信号として、該
ディレイ値が計算される。｛図３（ｅ） の処理ステッ
プ ５１，５２参照｝■ 上記チェック値ライブラリ
２１ を読み込んで、チェック値テーブル ３０ に
設定する。｛図３（ｅ） の処理ステップ ５３ 参照
｝■ 上記チェック式ライブラリ ２０ を読み込ん
で解読し、チェック式＜２．１Ｕ＞，＜２．１Ｄ＞，＜
２．２Ｕ＞，＜２．２Ｄ＞ に対応する各変数を、上記
クロックピン変数テーブル ３１，アドレスピン変数テ
ーブル ３２ から持ってきて、該チェック式に従って
計算を行う。｛図３（ｅ） の処理ステップ ５４，５
５参照｝この計算結果と、上記チェック値テーブルの値
、即ち、アドレス信号のセットアップタイム（ＴＡＳ）
と， ホールドタイム（ＴＡＨ） との比較を行う。 ｛図３（ｅ） の処理ステップ ５５ 参照｝上記の例
では、セットアップタイム（ＴＡＳ） と， ホールド
タイム（ＴＡＨ） のチェック方式で説明したが、他に
、パルス幅のチェック等がある。 【００２６】■ 上記のチェック値と， 該チェック
に用いた変数の値，及び、チェック結果を図示していな
い出力装置に出力する。｛図３（ｅ） の処理ステップ
５６ 参照｝上記の実施例では、クロックピンとアド
レスピンを例にして説明したが、半導体メモリ（ＲＡＭ
） の他の入力ピン， 例えば、データイン， ライト
イネーブル， チェックセレクト等についても、同様に
処理を行う。 【００２７】又、上記の実施例は入力ピンから半導体メ
モリ（ＲＡＭ） 迄の各信号線のディレイ値のチェック
方式を示したが、半導体メモリ（ＲＡＭ）に限定される
ものではなく、例えば、レジスタファイル等、他の論理
素子にも同様のタイミングチェック方式を適用すること
ができることはいう迄もないことである。 【００２８】このように、本発明においては、デジタル
回路に搭載されている論理素子、例えば、半導体メモリ
（ＲＡＭ） の、例えば、アドレス線／データ線の信号
と、クロック信号とのディレイ値の差｛セットアップタ
イム（ＴＡＳ） とホールドタイム（ＴＡＨ） ｝を求
めるチェック式と、該チェック値とを、ライブラリ化し
てチェック式ライブラリ ２０，２１を設け、該チェッ
ク式を構成している変数（ＡＤ．ＥＵＢＮ，ＣＫ．ＥＵ
ＢＸＵ，等） の値 （ディレイ値） を、該デジタル
回路をトレースして得た各パスのディレイ値を加算して
ディレイ値変数テーブル ３１ に設定し、上記チェッ
ク値をチェック値テーブル ３０ に設定した後、上記
チェック式ライブラリ ２０ からもってきたチェック
式に対応する変数の値を、該ディレイ変数テーブル ３
１ の変数からもってきて、該チェック式に従って計算
し、該計算結果を、上記チェック値ライブラリ ２１
の値と該チェック式に従って比較するようにしたところ
に特徴がある。 【００２９】 【発明の効果】以上、詳細に説明したように、本発明の
デジタル回路のタイミングチェック方式は、論理素子、
例えば、半導体メモリ（ＲＡＭ） や不揮発性メモリに
おける書き込み， 読み出しタイミングのチェックをプ
ログラムで行うのに、回路のトレースを行って、各パス
のディレイ値 （最大値，最小値， バラツキ） を、
予め、計算しておき、且つ、タイミングのチェック式と
， チェック値とをライブラリ化し、チェック値テーブ
ルに上記チェック値を設定し、クロックピン， アドレ
スピン等のディレイ変数テーブルに、上記トレース結果
に基づくパスディレイ値を加算して設定し、該チェック
値テーブルの値と， ディレイ変数テーブルの値を上記
ライブラリ化されたチェック式に代入して得たディレイ
値とを比較してタイミングチェックを行うように構成し
たものであるので、該ライブラリの内容を変更し、該変
更したチェック式を構成しているつ変数に対応してディ
レイ値変数テーブルを作成することで、任意の半導体メ
モリ（ＲＡＭ） に対応したタイミングチェックを、プ
ログラムを変更することなく行うことができ、チェック
プログラムの開発工数を大幅に削減することができる効
果がある。
【図１】本発明の一実施例を示した図 （その１）
【図
２】本発明の一実施例を示した図 （その２）
２】本発明の一実施例を示した図 （その２）
【図３】
本発明の一実施例を示した図 （その３）
本発明の一実施例を示した図 （その３）
【図４】本発
明の一実施例を示した図 （その４）
明の一実施例を示した図 （その４）
【図５】従来の半
導体メモリのタイミングチェック方式を説明する図
導体メモリのタイミングチェック方式を説明する図
２０ チェック式ライブラリ ２１
チェック値ライブラリ ３０ チェック値テーブル ３１，３２ ディレイ値変数テーブルＲＡＭ
半導体メモリ ＣＬＫ
クロックＡＤ アドレス
チェック値ライブラリ ３０ チェック値テーブル ３１，３２ ディレイ値変数テーブルＲＡＭ
半導体メモリ ＣＬＫ
クロックＡＤ アドレス
Claims (1)
- 【請求項１】論理素子を搭載したデジタル回路の設計時
におけるタイミングチェックをプログラムで行う方式で
あって、各入力ピンから論理素子迄の回路のトレースを
行って、各パスのディレイ値の、少なくとも、最大値，
最小値，バラツキを求める手段と， 該ディレイ値を
チェックするチェック式と， チェック値とのライブラ
リ（２０，２１） を作成する手段と， 上記チェック
値を設定するチェック値テーブル（３０）と， 上記ラ
イブラリ化されたチェック式内の変数値を、上記トレー
スによって得た各パスディレイ値を加算して設定するデ
ィレイ値変数テーブル（３１）とを設けて、上記チェッ
ク値ライブラリ（２１）を参照して、該チェック値テー
ブル（３０）を作成し、上記チェック式ライブラリ（２
０）を参照して、該デジタル回路の各ピンから各論理素
子迄の、該チェック式に対応する変数を求め、該変数に
対応するディレイ値を、上記トレース結果に基づいて計
算して、上記ディレイ値変数テーブル（３１）に設定し
て、該ディレイ値変数テーブル（３１）を作成し、該作
成されたチェック値テーブル（３０）の値と， 上記チ
ェック変数テーブル（３１）と該ライブラリ化されたチ
ェック式に基づいて計算した各パスディレイ値とを比較
してタイミングチェックを行うことを特徴とするデジタ
ル回路のタイミングチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002966A JP2956228B2 (ja) | 1991-01-16 | 1991-01-16 | デジタル回路のタイミングチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002966A JP2956228B2 (ja) | 1991-01-16 | 1991-01-16 | デジタル回路のタイミングチェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04241675A true JPH04241675A (ja) | 1992-08-28 |
| JP2956228B2 JP2956228B2 (ja) | 1999-10-04 |
Family
ID=11544113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002966A Expired - Fee Related JP2956228B2 (ja) | 1991-01-16 | 1991-01-16 | デジタル回路のタイミングチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956228B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999009497A1 (fr) * | 1997-08-20 | 1999-02-25 | Hitachi, Ltd. | Procede d'extraction de caracteristiques de synchronisation de circuits a transistors, support de stockage stockant une bibliotheque de caracteristiques de synchronisation, procede de conception de lsi et procede d'extraction par grille |
| WO2000036512A1 (fr) * | 1998-12-15 | 2000-06-22 | Matsushita Electric Industrial Co., Ltd. | Procede de reglage de phase de synchronisation, circuit integre et procede d'elaboration associes |
-
1991
- 1991-01-16 JP JP3002966A patent/JP2956228B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999009497A1 (fr) * | 1997-08-20 | 1999-02-25 | Hitachi, Ltd. | Procede d'extraction de caracteristiques de synchronisation de circuits a transistors, support de stockage stockant une bibliotheque de caracteristiques de synchronisation, procede de conception de lsi et procede d'extraction par grille |
| US6557150B1 (en) | 1997-08-20 | 2003-04-29 | Hitachi, Ltd. | Method of extracting timing characteristics of transistor circuits, storage medium storing timing characteristic library, LSI designing method, and gate extraction method |
| WO2000036512A1 (fr) * | 1998-12-15 | 2000-06-22 | Matsushita Electric Industrial Co., Ltd. | Procede de reglage de phase de synchronisation, circuit integre et procede d'elaboration associes |
| US6556505B1 (en) | 1998-12-15 | 2003-04-29 | Matsushita Electric Industrial Co., Ltd. | Clock phase adjustment method, and integrated circuit and design method therefor |
| US6853589B2 (en) | 1998-12-15 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Clock phase adjustment method, integrated circuit, and method for designing the integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2956228B2 (ja) | 1999-10-04 |
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