JPH0240168A - プレシフト回路のチェック回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、磁気ディスク装置などの記録再生装置の書込
みデータに、読出し時のピークシフト量だけあらかじめ
プレシフト処理を施すプレシフト回路に関し、特にこの
プレシフト回路の異常の有無を判定するチェック回路に
関する。

［従来の技術］ 磁気ディスク装置などの記録再生装置では、記録媒体に
書き込まれたデータを読み出す際に、個々の読出し波形
の重なりに起因してピークシフトが生じる。このピーク
シフトを補償するために、データを記録媒体に書き込む
前に、プレシフト回路によって書込みデータをピークシ
フトと逆方向ヘシフトさせている。

第４図に、従来のプレシフト回路を示す。所定の変調を
施された書込みデータＸは、シフトレジスタ１１０に入
力され、このシフトレジスタの各桁の出力がデコーダ１
１２に入力される。デコダ１１２では、書込みデータの
データパターンを解読して、必要なプレシフトの大きさ
別にデータパルスが区分けされる。この図では３種類に
区分けされている。この区分けされたデータパルスはそ
れぞれ遅延時間が異なる遅延回路１１４．１１６．１１
８に入力され、別個のプレシフトを与えられる。そして
、各遅延回路の出力はＯＲ回路１２０に入力され、その
出力ｙが、プレシフトされた書込みデータとなる。

［発明が解決しようとする課題］ 上述した従来のプレシフト回路において、デコダ１１２
や遅延回路１１４．１１６．１１Ｂの故障により、区分
けされたデータパルスのうち、特定のプレシフト量に対
応するデータパルスだけが生成されない現象が起きるこ
とがある。たとえば、遅延回路１１４が故障してこの出
力が常に論理ｒＯＪとなってしまう場合などが考えられ
る。

そうすると、プレシフト回路からは誤った書込みデータ
が出力されることになり、これがそのまま心 記録媒体に書き込まれてしまう。

本発明の目的は、プレシフト回路の異常の有無を判定で
きるようにしたチェック回路を提供することにおる。

［課題を解決するための手段］ 上記目的を達成するため、本発明に係るプレシフト回路
のチェック回路は、 書込みデータをシフトレジスタに入力し、このシフトレ
ジスタの各桁の出力をデコーダに入力し、このデコーダ
で前記書込みデータのデータパタンを解読して必要なプ
レシフトの大きさ別にブタパルスを区分けし、前記シフ
トレジスタの特定の桁の出力と時間的に対応させて前記
区分けされたデータパルスをそれぞれ別個の出力として
前記デコーダから出力し、このデコーダ出力をそれぞれ
の遅延回路に入力して所定のプレシフトを与え、各遅延
回路の出力を論理演算することによって、プレシフトさ
れた書込みデータを得るプレシフト回路において、 前記シフトレジスタの前記特定の桁の出力におミ＼　４ けるデータパルスの立上がりと立下がりの少なくとも一
方のタイミングで、前記プレシフトされた書込みデータ
の論理値をチェックし、そのチェック結果に基づいてプ
レシフト回路の異常の有無を判定している。

［作用］ プレシフト回路の出力は、シフトレジスタの特定の桁の
出力と時間的に対応している。したがって、この特定の
桁の出力におけるデータパルスの立上がりまたは立下が
りのタイミングを利用することによって、プレシフト回
路の出力の論理値をチェックすることができる。すなわ
ち、プレシフト回路か正常であるならば、上記立上がり
または立下がりの時点では、プレシフト回路の出力は必
ず所定の論理値となるはずであり、そうなっていなけれ
ば、プレシフト回路のどこかに異常があるものと判定す
ることができる。

［実施例］ 次に、図面を参照して本発明の詳細な説明する・　　　
　　　　、：ふさ 第１図は本発明の一実施例のブロック回路図である。こ
の図では、プレシフト回路と、そのチェック回路とが示
されている。プレシフト回路自体は第４図に示す従来の
ものと同じである。すなわち、このプレシフト回路は、
書込みデータａを入力するシフトレジスタ１０と、その
出力を入力するデコーダ１２と、デコーダの三つの出力
ｃ、ｄ、ｅをそれぞれ遅延させる遅延回路１４．１６．
１８と、遅延回路の出力ｆ、　ＣＩ、　ｈの論理和をと
るＯＲ回路２０とを含む。三つの遅延回路１４．１６．
１８は、それぞれ異なる遅延時間Ｔ１、Ｔ２、Ｔ３を有
する。

なお、この実施例ではプレシフト量を３種類としている
が、必要に応じてもつと多くの種類にブタパルスを区分
けすることができるのはもちろんである。

チェック回路は、二つのＤフリップフロップ２４．２６
と、ＮＯＴ回路２２と、ＯＲ回路２８とから成る。この
チェック回路は、シフトレジスタ１０の特定の桁の出力
すと、プレシフト回路の出力ｊとに基づいて、プレシフ
ト回路の異常の有無を判定するものである。

Ｄフリップフロップ２４は、シフトレジスタ１０の出力
すのデータパルスの立上がりのタイミングで、プレシフ
ト回路の出力ｊの論理値をチェックするものである。も
う一方のＤフリップフロップ２６は、シフトレジスタ１
０の出力すのブタパルスの立下がりのタイミングで、プ
レシフ１〜回路の出力ｊの論理値をチェックするもので
ある。

具体的には、シフトレジスタ１０の出力すは、Ｄフリッ
プフロップ２４のクロック端子ＣＫに入力されるととも
に、ＮＯＴ回路２２を経由してＤフリップフロップ２６
のクロック端子ＣＫにも入力される。そして、プレシフ
ト回路の出力ｊは、Ｄフリップフロラプ回路２４．２６
のＤ端子に入力される。

Ｄフリップフロップ２４のＱ端子の出力にと、Ｄフリッ
プフロップ２６の０端子の出力ｍの少なくとも一方か論
理「１」になると、後述のように、プレシフト回路に異
常があることを示していることになる。したがって、Ｏ
Ｒ回路２８によってその論理和をとれば、その出力ｎが
プレシフト回路の異常判定信号となる。

次に、この実施例の動作を説明する。第２図はこの実施
例のタイムチャートである。所定の変調を施された書込
みデータａは、シフトレジスタ１０でパラレルデータに
変換される。デコーダ１２では、このパラレルデータを
受は取ってブタパターンを解読する。パターンの違いに
よって各データパルス毎のプレシフト量が異なるので、
このプレシフト量毎に、データパルスを区分けする。そ
して、シフトレジスタ１０の特定の桁の出力すのタイミ
ングに合わせて、区分けしたデータパルスを出力信号ｃ
、ｄ、ｅとして出力する。シフトレジスタ１０の特定の
桁の出力すは、所定の時間だけ、書込みデータａより遅
れている。第２図のタイムチャート上では、たとえば、
書込みデータａ上のデータパルス３０は、所定の時間だ
け遅れて、シフトレジスタ１０の出力す上のパルス３２
として現れる。結局、シフトレジスタ１０の出力すは、
全体として書込みデータａより所定時間だけ遅れて現れ
る。

デコーダ１２では、これらのパルス３２．３４．３６．
３８を、プレシフト量毎に区分けしている。

この実施例では、３種類のプレシフト量に区分けしてい
る。たとえば、パルス３２は、プレシフト量が丁１に相
当すると判定され、デコーダ１２の出力Ｃにパルス４２
となって現れる。また、パルス３４は、プレシフト量が
Ｔ２に相当すると判定され、デコーダ１２の出力ｄにパ
ルス４４となって現れる。さらに、パルス３６は、プレ
シフト量かＴ３に相当すると判定され、デコーダ１２の
出力ｅにパルス４６となって現れる。以下同様にして、
デコーダ１２の三つの出力ｃ、ｄ、ｅにブタパルスが振
り分けられる。

遅延回路１４では、入力されたパルス４２を時間Ｔ１だ
け遅らせて、その出力ｆにパルス５２を発生する。また
、遅延回路１６では、入力されたパルス４４を時間Ｔ２
だけ遅らせて、その出力ｑにパルス５４を発生する。さ
らに、遅延回路１６では、入力されたパルス４６を時間
Ｔ３だけ遅らせて、その出力りにパルス５６を発生する
。このようにして、すべてのデータパルスに所定のプレ
シフトが与えられる。

ＯＲ回路２０では、遅延回路１４．１６．１８のそれぞ
れの出力ｆ、ｇ、ｈの論理和をとり、もとの書込みデー
タａに対して、各データパルスに所定のプレシフトが与
えられた書込みデータｊが得られる。

次に、チェック回路の動作を説明する。Ｄフリップフロ
ップ２４のクロック嫡子ＣＫに、パルス３２が入力され
ると、その立上がりでこのフリップフロップ２４はトリ
力される。この時点では、Ｄ端子の入力は論理ｒＯＪで
ある。というのは、パルス３２の立上がりから時間Ｔ１
が経過してから、プレシフト回路の出力ｊに、対応パル
スが現れるからである。したがって、Ｄフリップフロッ
プ２４のＱ端子の出力には、論理ｒＯＪを保ったままで
ある。以下同様に、出力す上の各データパルスの立上が
りでトリガされるかぎり、Ｄフリップフロツブ２４のＱ
端子の出力には常に論理「Ｏ」を保つ。

もう一方のＤフリップフロップ２６のクロック端子ＣＫ
に、ＮＯＴ回路２２を経由してパルス３２が人力される
と、結果的にパルス３２の立下がりでこのフリップフロ
ップ２６はトリガされる。

この時点ては、Ｄ端子の入力は論理「１」である。

というのは、パルス３２の立下がりの時点では、時間Ｔ
１だけ遅れた対応パルスが出力ｊに現れているからであ
る。したがって、Ｄフリップフロップ２６のＱ端子の出
力は論理「１」となり、Ｑ端子の出力ｍは論理「Ｏ」と
なる。結局、◇端子の出力ｍは論理ｒＯＪを保ったまま
である。以下同様に、出力す上の各データパルスの立下
がりでトリガされるかぎり、Ｄフリップフロップ２６の
◇端子の出力ｍは常に論理「Ｏ」を保つ。

したがって、ＯＲ回路２８の出力ｎは常に論理「Ｏ」を
保つ。

次に、プレシフト回路に異常が生じた場合の動作を説明
する。第３図は、プレシフト回路のデコ１８Ｎ ダ１２に異常が生じた場合のタイムチャートである。す
なわち、デコーダ１２の三つの出力Ｃ１ｄ、ｅのうち、
出力ｅに異常が生じ、この出力が常に論理ｒＯＪとなっ
てしまっている。したがって、本来ならばパルス３６．
３Ｂに対応する箇所６６．６Ｂに、第２図のパルス４６
．４８が環れるはずなのに、これが現れていない。この
ため、遅延回路１８の出力りでも、第２図のパルス５６
．５８が現れず、常に論理ｒＯＪとなっている。当然、
プレシフト回路の出力ｊでも、パルス３６．３８に相当
するパルスが欠落している。

この状態では、チェック回路のＤフリップフロップ２６
がパルス３６の立下がりでトリ力される時点で、そのＤ
端子の論理がｒＯＪになっている。

すなわち、この時点で、Ｑ＠子の出力ｍが論理「１」に
変わる。その結果、ＯＲ回路２８の出力ｎも論理「１」
になる。出力ｎが論理「１」になるということは、プレ
シフト回路に異常が発生したことを意味している。この
情報を受けて、下位装置では、プレシフト回路の異常に
対する必要な処置をとることができる。

後続のパルス３８に関しても同様の異常が検出されるが
、さらにその後のパルス３９の立下がりでは、パルス５
９の存在により、Ｄフリップフロップ２６の出力ｍが論
理［０１に戻っている。ただし、ＯＲ回路２８の出力ｎ
での論理「１」を、下位装置でホールドするようにして
おけば、異常信号を検出した状態のままとなる。

なお、第３図のタイムチャートの例では、デコダ１２の
出力が常に論理「Ｏ］となる異常を示したが、もし常に
論理「１」となるような異常であれば、今度はＤフリッ
プフロップ２４の出力ｋに論理「１」が現れる。この場
合も、ＯＲ回路２Ｂの出力ｎが論理「１」となり、同様
にプレシフト回路の異常として検出される。また、デコ
ダ１２以外にも、遅延回路やシフトレジスタの異常も考
えられるが、その場合も、ＯＲ回路の出力ｎに論理「１
」が現れれば、シフトレジスタの異常として検出される
。

［発明の効果］ 以上説明したように本発明は、シフトレジスタの特定の
桁の出力にあけるデータパルスの立上がりと立下がりの
少なくとも一方のタイミングで、プレシフトされた書込
みデータの論理値をチェックしているので、プレシフト
回路の異常を発見することができる。これにより、誤っ
た書込みブタをそのまま記録媒体に書き込んでしまうこ
とを防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック回路図、第２図は
この実施例のタイムチャート、第３図はプレシフト回路
に異常がおるときのタイムチャート、 第４図は従来のプレシフト回路のブロック回路図である
。 １０・・・シフトレジスタ １２・・・デコーダ １４・・・遅延時間Ｔ１の遅延回路 １６・・・遅延″時間Ｔ２の遅延回路 １８、・・・遅延時間Ｔ３の遅延回路 ２０・・・ＯＲ回路 ２２・・・ＮＯＴ回路 ２４．２６・・・Ｄフリップフロップ ２８・・・ＯＲ回路 ａ・・・書込みデータ ｂ・・・シフトレジスタの特定の桁の出力ｊ・・・プレ
シフトされた書込みデータｎ・・・チェック回路の出力 特許出願人　　日本電気株式会社 代　理　人　　弁理士　内原　晋

Claims (1)

1. 【特許請求の範囲】 書込みデータをシフトレジスタに入力し、このシフトレ
   ジスタの各桁の出力をデコーダに入力し、このデコーダ
   で前記書込みデータのデータパターンを解読して必要な
   プレシフトの大きさ別にデータパルスを区分けし、前記
   シフトレジスタの特定の桁の出力と時間的に対応させて
   前記区分けされたデータパルスをそれぞれ別個の出力と
   して前記デコーダから出力し、このデコーダ出力をそれ
   ぞれの遅延回路に入力して所定のプレシフトを与え、各
   遅延回路の出力を論理演算することによつて、プレシフ
   トされた書込みデータを得るプレシフト回路において、 前記シフトレジスタの前記特定の桁の出力におけるデー
   タパルスの立上がりと立下がりの少なくとも一方のタイ
   ミングで、前記プレシフトされた書込みデータの論理値
   をチェックし、そのチェック結果に基づいてプレシフト
   回路の異常の有無を判定することを特徴とするチェック
   回路。