JPH02226316A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02226316A JPH02226316A JP1047775A JP4777589A JPH02226316A JP H02226316 A JPH02226316 A JP H02226316A JP 1047775 A JP1047775 A JP 1047775A JP 4777589 A JP4777589 A JP 4777589A JP H02226316 A JPH02226316 A JP H02226316A
- Authority
- JP
- Japan
- Prior art keywords
- data
- delay
- clock
- clock signal
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000001934 delay Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、外部から与えられるクロック信号に同期して
データを取込む半導体装置に関する。
データを取込む半導体装置に関する。
［従来の技術］
従来、この種の半導体装置は、第３図に示すように、デ
ータを出力する側の半導体集積回路（以下、ＩＣと呼ぶ
）１とデータを受ける側のＩＣ２とにクロックを供給し
、このクロックに同期してＩＣＩから読み出されたデー
タを、これを受ける側のＩＣ２に取込むように構成され
ていた。
ータを出力する側の半導体集積回路（以下、ＩＣと呼ぶ
）１とデータを受ける側のＩＣ２とにクロックを供給し
、このクロックに同期してＩＣＩから読み出されたデー
タを、これを受ける側のＩＣ２に取込むように構成され
ていた。
ここで′、クロックが立上ってからデータが出力される
までのＩＣＩにおける遅延時間をｔｐｄ、データを受け
る側のＩＣ２のセットアツプ時間をｔ ｓｕ、クロック
の立上りから立下りまでの時間をＴ’ｗｎとすると、従
来の半導体装置では、製造におけるバラツキを考慮して
、Ｔ ＷＩＧ＞ ｔ 、、＋ ｔ ｐｄとなるようにｔ
、ｄ及びｔ ｓｕを設計していた。
までのＩＣＩにおける遅延時間をｔｐｄ、データを受け
る側のＩＣ２のセットアツプ時間をｔ ｓｕ、クロック
の立上りから立下りまでの時間をＴ’ｗｎとすると、従
来の半導体装置では、製造におけるバラツキを考慮して
、Ｔ ＷＩＧ＞ ｔ 、、＋ ｔ ｐｄとなるようにｔ
、ｄ及びｔ ｓｕを設計していた。
［発明が解決しようとする課題］
上述した従来の半導体装置では、各ＩＣが固有の遅延時
間ｊｐｄ及びセットアツプ時間ｔ８ｕを持ち、しかもそ
の遅延時間ｔｐｄ及びセットアツプ時間ｔ８．．には必
ず製造上のバラツキが存在する。このため、複数のＩＣ
に対してデータを転送する場合、各ＩＣのタイミンク調
整が難しく、クロック周波数の高い装置では、特定のＩ
Ｃがデータを確実に保持できなくなるという問題点があ
る。
間ｊｐｄ及びセットアツプ時間ｔ８ｕを持ち、しかもそ
の遅延時間ｔｐｄ及びセットアツプ時間ｔ８．．には必
ず製造上のバラツキが存在する。このため、複数のＩＣ
に対してデータを転送する場合、各ＩＣのタイミンク調
整が難しく、クロック周波数の高い装置では、特定のＩ
Ｃがデータを確実に保持できなくなるという問題点があ
る。
本発明はかかる問題点に鑑みてなされたものであって、
データ転送時のタイミング調整を容易にし、種々のクロ
ック周波数に対処できる半導体装置を提供することを目
的とする。
データ転送時のタイミング調整を容易にし、種々のクロ
ック周波数に対処できる半導体装置を提供することを目
的とする。
［課題を解決するための手段］
本発明に係る半導体装置は、外部コントロール信号によ
って遅延量が可変され外部から入力されるクロック信号
を遅延させる第１の遅延回路と、外部コントロール信号
によって遅延量が可変され外部から入力されるデータを
遅延させる第２の遅延回路と、これら第１及び第２の遅
延回路の出力を入力し両出力間のタイミンクの適否を判
定する判定手段とを具備したことを特徴とする。
って遅延量が可変され外部から入力されるクロック信号
を遅延させる第１の遅延回路と、外部コントロール信号
によって遅延量が可変され外部から入力されるデータを
遅延させる第２の遅延回路と、これら第１及び第２の遅
延回路の出力を入力し両出力間のタイミンクの適否を判
定する判定手段とを具備したことを特徴とする。
［作用］
本発明によれば、第１の遅延回路と第２の遅延回路の遅
延量を夫々外部からのコントロール信号によって独立に
設定可能であるから、クロック信号及びデータ信号の遅
延時間を適当に設定し、判定手段でクロック信号とデー
タとの間のタイミング関係が適切であるかどうかを判定
することにより、遅延時間ｔｔ＋ｄ及びセットアツプ時
間ｔ ｓｕを任意に設定することができる。このため、
各種のクロック周波数、クロックデユーティ−の変化及
びそれらの製造上のバラツキを吸収することかできる。
延量を夫々外部からのコントロール信号によって独立に
設定可能であるから、クロック信号及びデータ信号の遅
延時間を適当に設定し、判定手段でクロック信号とデー
タとの間のタイミング関係が適切であるかどうかを判定
することにより、遅延時間ｔｔ＋ｄ及びセットアツプ時
間ｔ ｓｕを任意に設定することができる。このため、
各種のクロック周波数、クロックデユーティ−の変化及
びそれらの製造上のバラツキを吸収することかできる。
［実施例］
次に、本発明の実施例について添付の図面を参照しなが
ら説明する。
ら説明する。
第１図は本発明の実施例に係る半導体装置の構成を示ず
図である。
図である。
データを出力する倶ＩのＩＣ１１内には、パターン発生
回路２０が設けられており、このパターン発生回路２０
はクロック信号を入力すると、データとしての同期パタ
ーンを発生し出力する。
回路２０が設けられており、このパターン発生回路２０
はクロック信号を入力すると、データとしての同期パタ
ーンを発生し出力する。
一方、データを受ける側のＩＣ１２に設けられたインタ
ーフェース回路２１は、マイクロ・コンピュータ１３か
らの命令を受け、デコーダ２２へ選択データを出力する
。デコーダ２２は、この選択データをデコードし、マル
チプレクサ２３とマルチプレクサ２４とに対する選択信
号を出力する。
ーフェース回路２１は、マイクロ・コンピュータ１３か
らの命令を受け、デコーダ２２へ選択データを出力する
。デコーダ２２は、この選択データをデコードし、マル
チプレクサ２３とマルチプレクサ２４とに対する選択信
号を出力する。
マルチプレクサ２３は、ＩＣＩ １から出力されるデー
タとこのデータを遅延回路３１．３２で夫々遅延させた
データの計３種類の遅延量の異なるデータを入力し、こ
れらのうちの一つを選択信号によって選択してフリップ
フロップ２５のデータ端子に出力する。マルチプレクサ
２４は、クロック信号とこのクロック信号を遅延回路３
３．３４で夫々遅延させたクロック信号の計３種類の遅
延量の異なるクロック信号を入力し、これらのうちの一
つを選択信号によって選択してフリップフロップ２５の
クロック端子に出力する。
タとこのデータを遅延回路３１．３２で夫々遅延させた
データの計３種類の遅延量の異なるデータを入力し、こ
れらのうちの一つを選択信号によって選択してフリップ
フロップ２５のデータ端子に出力する。マルチプレクサ
２４は、クロック信号とこのクロック信号を遅延回路３
３．３４で夫々遅延させたクロック信号の計３種類の遅
延量の異なるクロック信号を入力し、これらのうちの一
つを選択信号によって選択してフリップフロップ２５の
クロック端子に出力する。
検出回路２６は、フリップフロップ２５のＱ出力に基づ
いて、ＩＣＩ １から入力されたデータと、しての同期
パターンを検出し、同期パターンが検出されたことを示
す検出フラグをフリップフロップ２７のデータ端子に出
力する。フリップフロップ２７は上記検出回路２６から
検出するフラグが入力されたら、これを保持すると共に
、その保持データをインターフェース回路２１に送出す
る。
いて、ＩＣＩ １から入力されたデータと、しての同期
パターンを検出し、同期パターンが検出されたことを示
す検出フラグをフリップフロップ２７のデータ端子に出
力する。フリップフロップ２７は上記検出回路２６から
検出するフラグが入力されたら、これを保持すると共に
、その保持データをインターフェース回路２１に送出す
る。
次に、このように構成された本実施例に係る半導体装置
の動作について説明する。
の動作について説明する。
クロック信号がＩＣＩ １の同期パターン発生回路２０
に入力されると、この同期パターン発生回路２０から同
期パターンかＩＣ１２に出力される。
に入力されると、この同期パターン発生回路２０から同
期パターンかＩＣ１２に出力される。
この同期パターンは、直接及び遅延回路３１，３２を介
してマルチプレクサ２３に入力され、ここで、３種類の
遅延のうちの１つが選択されてフリップフロップ２５に
入力される。
してマルチプレクサ２３に入力され、ここで、３種類の
遅延のうちの１つが選択されてフリップフロップ２５に
入力される。
一方、クロック信号も同様に直接及び遅延回路３３．３
４を介してマルチプレクサ２４に入力され、ここで３種
類の遅延のうちの１つが選択されてフリップフロップ２
５に入力される。
４を介してマルチプレクサ２４に入力され、ここで３種
類の遅延のうちの１つが選択されてフリップフロップ２
５に入力される。
フリップフロップ２５に入力された同期パターンがクロ
ック信号の前縁エツジで正しくラッチされると、フリッ
プフロップ２５のＱ出力は１になり、これが検出回路２
６で検出される。この場合、検出回路２６は、フリップ
フロップ２７に１を出力する。また、検出回路２６がフ
リップフロップ２５のＱ出力−１を検出しなかった場合
、フリップフロップ２７にＯを出力する。このデ゛−夕
は、インターフェース回路２１を介してマイクロ・コン
ピュータ１３へと送られる。
ック信号の前縁エツジで正しくラッチされると、フリッ
プフロップ２５のＱ出力は１になり、これが検出回路２
６で検出される。この場合、検出回路２６は、フリップ
フロップ２７に１を出力する。また、検出回路２６がフ
リップフロップ２５のＱ出力−１を検出しなかった場合
、フリップフロップ２７にＯを出力する。このデ゛−夕
は、インターフェース回路２１を介してマイクロ・コン
ピュータ１３へと送られる。
マイクロ・コンピュータ１３は、送られてきたデータが
１の場合は、遅延時間ｊｐｄとセツ１〜アップ時間ｔ
ｓｕとの関係か適正であると判断し、マルチプレクサ２
３．２４の選択信号を保持するようインターフェース回
路２１に命令を送り、送られてきたデータがＯの場合は
遅延時間も、ｄとセラ）・アップ時開毛〇との関係が適
正でないと判断し、マルチプレクサ２３．２４の選択信
号を変更するようインターフェース回路２１に命令を送
出する。このようにして、適正な遅延時間ｔＩ、ｄ及び
セットアツプ時間ｔ ｓｕが設定される。
１の場合は、遅延時間ｊｐｄとセツ１〜アップ時間ｔ
ｓｕとの関係か適正であると判断し、マルチプレクサ２
３．２４の選択信号を保持するようインターフェース回
路２１に命令を送り、送られてきたデータがＯの場合は
遅延時間も、ｄとセラ）・アップ時開毛〇との関係が適
正でないと判断し、マルチプレクサ２３．２４の選択信
号を変更するようインターフェース回路２１に命令を送
出する。このようにして、適正な遅延時間ｔＩ、ｄ及び
セットアツプ時間ｔ ｓｕが設定される。
なお、本発明は上述した実施例に限定されるものてはな
い。上記実施例では、遅延回路３１，３２．３３．３４
としてインバータの直列回路を使用し、マルチプレクサ
２３．２４でこれらのパスを選択したか、例えば、第２
図に示すように、抵抗４１の一端に複数のスイッチ４２
を夫々介して容量の異なる複数のコンデンサ４３を接続
し、スイッチ４２の切換えによってＣＲの時定数を切換
える積分器で可変遅延回路を構成するようにしても良い
。
い。上記実施例では、遅延回路３１，３２．３３．３４
としてインバータの直列回路を使用し、マルチプレクサ
２３．２４でこれらのパスを選択したか、例えば、第２
図に示すように、抵抗４１の一端に複数のスイッチ４２
を夫々介して容量の異なる複数のコンデンサ４３を接続
し、スイッチ４２の切換えによってＣＲの時定数を切換
える積分器で可変遅延回路を構成するようにしても良い
。
この場合には、容量値の切換えによって遅延値を大幅に
変化させることができるという利点がある。
変化させることができるという利点がある。
［発明の効果］
以上、説明したように本発明は、データを受ける側のＩ
Ｃのクロック信号とデータの遅延量を可変にし、各遅延
量におけるｔｐｄとｔ ａｕとの関係が適正かどうかを
判定する判定手段を備えているのて、クロックデユーテ
ィ−の変化及び製造上のバラツキを吸収できるという効
果がある。
Ｃのクロック信号とデータの遅延量を可変にし、各遅延
量におけるｔｐｄとｔ ａｕとの関係が適正かどうかを
判定する判定手段を備えているのて、クロックデユーテ
ィ−の変化及び製造上のバラツキを吸収できるという効
果がある。
第１図は本発明の第１の実施例に係る半導体装置のブロ
ック図、第２図は本発明の第２の実施例に係る半導体装
置に使用される遅延回路の回路図、第３図は従来の半導
体装置のブロック図、第４図は第３図の回路の動作を示
すタイミング図である。 １．２．］、１，１．２ 、半導体集積回路、１３；マ
イクロ コンピュータ、２０；パターン発生回路、２１
：インターフェース回路、２２：テコータ、２３，２４
；マルチプレクサ、２”、２７゜フリップフロップ、２
６：検出回路、３１乃至３４；遅延回路、４１；抵抗、
４２；スイッチ、４３；コンデンサ
ック図、第２図は本発明の第２の実施例に係る半導体装
置に使用される遅延回路の回路図、第３図は従来の半導
体装置のブロック図、第４図は第３図の回路の動作を示
すタイミング図である。 １．２．］、１，１．２ 、半導体集積回路、１３；マ
イクロ コンピュータ、２０；パターン発生回路、２１
：インターフェース回路、２２：テコータ、２３，２４
；マルチプレクサ、２”、２７゜フリップフロップ、２
６：検出回路、３１乃至３４；遅延回路、４１；抵抗、
４２；スイッチ、４３；コンデンサ
Claims (1)
- （１）外部コントロール信号によって遅延量が可変され
外部から入力されるクロック信号を遅延させる第１の遅
延回路と、外部コントロール信号によって遅延量が可変
され外部から入力されるデータを遅延させる第２の遅延
回路と、これら第１及び第２の遅延回路の出力を入力し
両出力間のタイミングの適否を判定する判定手段とを具
備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047775A JPH02226316A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047775A JPH02226316A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226316A true JPH02226316A (ja) | 1990-09-07 |
Family
ID=12784753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1047775A Pending JPH02226316A (ja) | 1989-02-27 | 1989-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226316A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09171471A (ja) * | 1995-12-21 | 1997-06-30 | Kofu Nippon Denki Kk | Ｌｓｉ間非同期データ転送回路 |
| US5737589A (en) * | 1993-09-20 | 1998-04-07 | Hitachi, Ltd. | Data transfer system and method including tuning of a sampling clock used for latching data |
| JP2011254386A (ja) * | 2010-06-03 | 2011-12-15 | Fujitsu Semiconductor Ltd | データ受信回路 |
-
1989
- 1989-02-27 JP JP1047775A patent/JPH02226316A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737589A (en) * | 1993-09-20 | 1998-04-07 | Hitachi, Ltd. | Data transfer system and method including tuning of a sampling clock used for latching data |
| US5870594A (en) * | 1993-09-20 | 1999-02-09 | Hitachi, Ltd. | Data transfer system and method |
| JPH09171471A (ja) * | 1995-12-21 | 1997-06-30 | Kofu Nippon Denki Kk | Ｌｓｉ間非同期データ転送回路 |
| JP2011254386A (ja) * | 2010-06-03 | 2011-12-15 | Fujitsu Semiconductor Ltd | データ受信回路 |
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