DE19904494A1

DE19904494A1 - Bitsynchronisierungsschaltung

Info

Publication number: DE19904494A1
Application number: DE19904494A
Authority: DE
Inventors: Akio Tajima; Yoshihiko Suemura; Soichiro Araki; Seigo Takahashi; Yoshiharu Maeno; Naoya Henmi
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-01-28
Filing date: 1999-01-27
Publication date: 1999-09-23
Also published as: JPH11215110A; JP3189774B2; US6373911B1

Abstract

Eine Bitsynchronisierungsschaltung arbeitet in einem Hochgeschwindigkeitsbereich in der Größenordnung von Gb/s oder höher und kann bei verringerter Störung innerhalb 10 Bits eine Synchronisierung bewirken, um eine genaue Bitsynchronisierung zu erlauben. Die Bitsynchronisierungsschaltung erzeugt eine Mehrzahl Takte mit zueinander unterschiedlichen Phasen, und zwar synchron mit einem eingegebenen Bezugstakt. Es wird ein Phasenverhältnis zwischen einer Mehrzahl Takte und eingegebenen Daten, die bestimmt werden sollen, mit einer Phasenvergleichsschaltung unterschieden. Der Takt mit dem optimalen Phasenverhältnis, nämlich der Takt, der den Pegelübergangszeitpunkt an einem im wesentlichen mittleren Teil der wechselseitig benachbarten Pegelübergangszeitpunkte der eingegebenen Daten aufweist, wird durch eine Phasenbestimmungsschaltung bestimmt. Zur Bestimmung der eingegebenen Daten zur Pegelübergangszeit des bestimmten Taktes sind eine Entscheidungsschaltung und ein Selektor vorgesehen.

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Bitsynchronisierungsschaltung. Die Erfindung betrifft insbesondere eine Bitsynchronisierungsschaltung für einen optischen Empfänger in einem großen optischen Verbindungsnetz in einem passiven (optischen) Dop pelstern-System (PDS - Passive Double Star), einen Großcomputer, einen Asynchron-Über tragungsmodus-Schalter (ATM - Asynchron Transfer Mode) mit großer Kapazität.

Beschreibung des einschlägigen Standes der Technik

In einem optischen Verbindungsnetz mit großer Kapazität, das einen optischen Schalter ver wendet, werden von den jeweiligen Knoten Signale zu dem optischen Schalter geschaltet. Da die Abstände zwischen den einzelnen Knoten nicht miteinander übereinstimmen, muß nach dem Schalten des optischen Schalters in einem Empfänger eine Bitsynchronisierung wieder hergestellt werden. Der Synchronisierungszeitraum soll kleiner als oder gleich 10 Bit sein, um die Durchlaufleistung nicht herabzusetzen.

Um auf der anderen Seite den Umfang des Netzwerkes zu vergrößern, wird eine hohe Em pfindlichkeit eines optischen Empfängers in jedem Knoten verlangt. Daher wird - ausgehend von einer Übertragungsgeschwindigkeit von A Bit/s, und zwar vergleichbar mit einem her kömmlichen Übertragungssystem - das Frequenzband des optischen Empfängers auf etwa 0.8 x A Hz eingestellt, um nicht notwendige Hochfrequenzstörungen auszuschalten und dadurch die Empfindlichkeit des Empfängers zu verbessern. Auf der anderen Seite wird in dem Schalt element ein Halbleiter-Lichtverstärkergate angewendet, wobei der optische Empfänger (Licht empfänger) in jedem Knoten zur Beeinflussung des Selbstemissionsrauschens des Elements eine Phasengenauigkeit von einem Entscheidungstakt von etwa +/- 10% eines Zeitschlitzes benötigt.

Herkömmlicherweise sind als Bitsynchronisierungsverfahren ein Verfahren unter Verwen dung einer Phasenregelschleife (PLL), ein Verfahren unter Verwendung einer Zeitkette (ti ming tank -Zeittank), ein Verfahren unter Verwendung eines mit Steuerspannung (Torspan nung) gesteuerten Oszillators (gated VCO) und ein Verfahren unter Verwendung eines Mehr phasen-Taktgebers bekannt.

PLL ist ein Verfahren zur Steuerung der Spannung eines spannungsgesteuerten Oszillators (VCO - Voltage Controlled Oscillator), um den Phasenunterschied durch den Phasenvergleich eines empfangenen Signals und eines Ausgabetaktes des VCO zu eliminieren. Der Synchroni sierungszeitraum hängt von einem Ansprechzeitraum bzw. der Reaktionszeit einer Schleife ab, und es wird im allgemeinen in einer Mikrosekunden-Größenordnung von etwa 10.000 Bit bei 10 Gb/s ausgegangen.

Das "timing tank" ist ein Verfahren zum Aufbau der Bitsynchronisierung durch Differen zierung eines empfangenen Signals, Gleichrichten der differenzierten Ausgabe in alle positi ven Impulse (oder negativen Impulse) und Durchführen der Ausgabe durch ein Bandpaßfilter (BPF - Band Pass Filter). Es ist bekannt, daß - unter der Voraussetzung, daß ein Q-Faktor des BPF Q₀ ist - der Synchronisierungszeitraum im wesentlichen Q₀ Bits wird. Im allgemeinen wird der Q-Faktor typischerweise auf größer als oder gleich 100 gesetzt, um einen Takt mit geringen Synchronisierungsstörungen zu erzielen, wobei der Synchronisierungszeitraum grö ßer als oder gleich 100 Bit wird.

Das Verfahren mit dem Torspannung-gesteuerten Oszillator (VCO) ist ein Open-Loop-Ver fahren, das die ansteigenden und abfallenden Signale der empfangenen Daten nutzt, was eine Synchronisierung bei 1 Bit erlaubt, aber keine die Störungen beseitigende Wirkung hat.

Auf der anderen Seite wird bei der die Mehrphasen-Taktgeber benutzenden Bitsynchronisie rungsschaltung der Aufbau einer Synchronisierung bei verschiedenen Bits und die Besei tigung von Störungen möglich. Zum Beispiel schließt die Bitsynchronisierungsschaltung in der japanischen Patentveröffentlichung Nr. Heisei 7-193562 einen Mehrphasen-Takterzeuger ein, der eine Mehrzahl N-Phasen-Taktsignale von einem Bezugstaktgeber ausgibt, eine Takt auswahlschaltung, die empfangene Daten sowie Mehrphasen-Taktausgaben vom Mehrpha sen-Takterzeuger eingibt, um den Takt für die Entscheidung auszugeben, und einen elasti schen Speicher ein, der mit dem Aufnehmen der Taktausgabe von der Taktauswahlschaltung als schreibenden Bezugstakt die empfangenen Daten ausliest. Durch die Entscheidung durch die Taktauswahlschaltung, daß die empfangenen Daten den ausgewählten Takt nutzen, wird die Bitsynchronisierung realisiert.

Bei der herkömmlichen Bitsynchronisierungsschaltung, die aus den Mehrphasentakten eine optimale Phase auswählt, wird der Takt der optimalen Phase in einer Logikschaltung ausge wählt, die die empfangenen Daten und eine Mehrzahl Phasen der Takte nutzt, um zu ent scheiden, ob die empfangenen Daten den ausgewählten Takt nutzen. Auf ein Gate der Schal tung sind mindestens mehrere Zehn ps an Verzögerung vorhanden, wobei eine Differenz von einhundert ps oder mehr in einem Phasenverhältnis der in die Taktauswahlschaltung eingege benen Daten und dem Takt sowie in einem Phasenverhältnis der in einen Kenn- oder Be zeichner eingegebenen Daten und dem Takt vorhanden sein sollte.

Da in einem Hochgeschwindigkeitsbereich, in dem die Übertragungsgeschwindigkeit der Daten höher als oder gleich mehreren Gb/s ist, der Zeitraum für einen Zeitschlitz mehrere Hundert ps wird, falls der Unterschied im Phasenverhältnis zwischen den in die Taktauswahl schaltung eingegebenen Daten und dem Takt und dem Phasenverhältnis zwischen den in den Kennzeichner eingegebenen Daten und dem Takt größer oder gleich 100 ps wird, kann jedoch die Entscheidungsphase des Kennzeichners nicht richtig sein.

Im Falle einer Konstruktion zur Kompensation des Phasenunterschieds durch eine Gate-Ver zögerung wird inhärent eine Schwankung von +/- 20 ps oder mehr verursacht, da die Schwan kung der Gate-Verzögerung mindestens +/- 20% beträgt. Im Falle von 10 Gb/s resultiert eine Phasenschwankung im Bereich von +/- 20 ps in einer Verringerung der Empfangsempfind lichkeit, die größer als oder gleich 4 dB ist, so daß ein Umsetzen in die praktische Anwen dung schwierig ist. Um auf der anderen Seite einen Hochgeschwindigkeitsbetrieb zu realisie ren, der gleich oder höher als mehrere Gb/s ist, befindet sich die Betriebsgeschwindigkeit der Schaltung in der Nähe eines Extremwertes, so daß sie für eine zu kleine Amplitude nicht funktionsfähig ist, es sei denn, die Belastungskapazität wird so klein wie möglich gemacht. Aus diesem Grund kann keine komplizierte Logikschaltung ausgebildet werden, weil die Ausgangsgröße des Gates nicht hoch eingestellt werden kann, die Drahtleitung der Signallei tung nicht lang gemacht werden kann, die Gate-Verzögerung etwa die Hälfte eines Zeitschlit zes wird usw.

Weiterhin kann die Phase der auszugebenden Daten, wenn nicht ein elastischer Speicher vor handen ist, differenziert werden, und zwar in Abhängigkeit von der Taktphase, um in einer späteren Stufe einen Ausfall zu verursachen und möglicherweise eine fehlerhafte Funktion zu bewirken. Jedoch ist ein elastischer Speicher, der bei einer hohen Geschwindigkeit betrieben wird, und zwar so hoch wie mehrere Gb/s oder höher, schwierig zu realisieren.

ZUSAMMENFASSUNG DER ERFINDUNG

Ein Ziel der vorliegenden Erfindung ist es, eine Bitsynchronisierungsschaltung zur Verfügung zu stellen, die innerhalb eines hohen Geschwindigkeitsbereichs, und zwar so hoch wie ein Gb/s oder höher, ohne Verursachung einer Verringerung der Empfindlichkeit aufgrund einer Phasenabweichung mit einer Konstanz in der Phase der auszugebenden Daten betrieben wer den kann, und die innerhalb von 10 Bit eine Synchronisierung bewirken kann und eine Störun gen vermindernde Wirkung hat.

Gemäß einem Aspekt der vorliegenden Erfindung umfaßt eine Bitsynchronisierschaltung:
Mehrphasen-Takterzeugungsmittel zur Erzeugung wechselseitig unterschiedlicher Phasen einer Mehrzahl von Takten synchron mit eingegebenen Bezugstakten;
eine Mehrzahl Entscheidungsmittel zum jeweiligen Bestimmen der Eingabedaten unter Ver wendung verschiedener, von dem Mehrphasen-Takterzeugungsmittel ausgegebener Phasen als Datenentscheidungstakt;
Phasenvergleichsmittel zur Durchführung des Phasenvergleichs zwischen den eingegebenen Daten und den jeweiligen Takten verschiedener, von dem Mehrphasen-Takterzeugungsmittel ausgegebener Phasen;
Phasenbestimmungsmittel zum Bestimmen des Taktes mit einem Pegelübergangszeitpunkt bei im wesentlichen dem mittleren Teil von gegenseitig benachbarten Pegelübergangszeit punkten der eingegebenen Daten in Abhängigkeit von einer Mehrzahl Phasenvergleichsaus gaben des Phasenvergleichsmittels; und
Selektionsmittel zum Auswählen und Ausgeben einer Ausgabe des Entscheidungsmittels, das den durch das Phasenbestimmungsmittel bestimmten Takt als den Datenentscheidungstakt benutzt,
wobei die Phase der eingegebenen Daten zum Phasenvergleichsmittel und zum Entschei dungsmittel dieselbe ist und die Phasen der Takte zum Phasenvergleichsmittel und zum Ent scheidungsmittel die gleichen sind.

Die Bitsynchronisierungsschaltung kann des weiteren auf ein externes Befehlssignal anspre chende Haltemittel zum Halten des Ergebnisses der Bestimmung des Phasenbestimmungs mittels umfassen, und das Auswahlmittel wird entsprechend einer Halteausgabe des Hal temittels gesteuert.

Die Bitsynchronisierungsschaltung kann weiterhin auch Verzögerungsmittel umfassen, um die jeweiligen Ausgabezeitpunkte von dem Entscheidungsmittel einander gleich zu machen.

In einer bevorzugten Konstruktion kann das Entscheidungsmittel ein Flip-Flop in D-Bauart sein, das die eingegebenen Daten als Dateneingabe und den Takt als Takteingabe nutzt. Au ßerdem kann das Phasenvergleichsmittel aus einer Mehrzahl Flip-Flops in D-Bauart bestehen, die die Takte als jeweilige Dateneingaben und die eingegebenen Daten als Takteingaben nut zen.

Das Phasenbestimmungsmittel kann eine vorbestimmte logische Operation einer Mehrzahl Phasenvergleichsausgaben des Phasenvergleichsmittels durchführen, um in Abhängigkeit von dem Ergebnis der logischen Operation den Takt zu bestimmen.

Darüber hinaus sind das Phasenvergleichsmittel und das Entscheidungsmittel im Hinblick auf ein Ausgabeteil des Mehrphasen-Takterzeugungsmittels und ein Dateneingabeteil vorzugs weise symmetrisch angeordnet.

In der bevorzugten Anwendung kann die Bitsynchronisierungsschaltung in einem optischen Empfänger in einem optischen Verbindungsnetz benutzt werden, das einen optischen Schalter verwendet.

Das externe Befehlssignal kann ein Rahmensignal sein, das von einem Schaltsteuerteil des optische Schalters erzeugt wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird aus der nachfolgend wiedergegebenen detaillierten Be schreibung und aus den zugehörigen Zeichnungen einer bevorzugten Ausführungsform der vorliegenden Erfindung besser verständlich, wobei die bevorzugte Ausführungsform die Er findung nicht begrenzen soll, sondern nur zu deren Erläuterung und Verständnis dient. In den Zeichnungen ist

Fig. 1 ein Blockschaubild einer ersten Ausführungsform einer Bitsynchronisierungs schaltung gemäß der vorliegenden Erfindung;

Fig. 2 ein Blockschaubild, das den Aufbau einer Mehrphasen-Takterzeugerschaltung zeigt;

Fig. 3 ein Blockschaubild, das den Aufbau einer Phasenvergleichsschaltung zeigt;

Fig. 4 ein Blockschaubild, das den Aufbau einer Entscheidungsschaltung zeigt;

Fig. 5 ein Blockschaubild, das den Aufbau einer Phasenbestimmungsschaltung zeigt;

Fig. 6 ein Blockschaubild, das den Aufbau einer Datenauswahlschaltung zeigt;

Fig. 7 eine Zeittafel, die die Funktion der Bitsynchronisierungsschaltung gemäß der vorliegenden Erfindung wiedergibt;

Fig. 8 ein Blockschaubild einer zweiten Ausführungsform einer Bitsynchronisierungs schaltung gemäß der vorliegenden Erfindung;

Fig. 9 ein Blockschaubild, das den Aufbau einer Halteschaltung zeigt;

Fig. 10 ein Blockschaubild, das den Aufbau einer Mehrphasen-Takterzeugerschaltung zeigt;

Fig. 11 eine Zeittafel, die die Funktion der Bitsynchronisierungsschaltung gemäß der vorliegenden Erfindung wiedergibt;

Fig. 12 ein Blockschaubild einer dritten Ausführungsform einer Bitsynchronisierungs schaltung gemäß der vorliegenden Erfindung;

Fig. 13 ein Blockschaubild, das den Aufbau einer Verzögerungsschaltung zeigt;

Fig. 14 ein Blockschaubild einer vierten Ausführungsform einer Bitsynchronisierungs schaltung gemäß der vorliegenden Erfindung;

Fig. 15 ein Blockdiagramm, das den Aufbau einer Entscheidungsschaltung zeigt, und

Fig. 16 ein Blockdiagramm, das den Aufbau einer Verzögerungsschaltung wiedergibt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die vorliegende Erfindung wird nachfolgend am Beispiel der erfindungsgemäßen bevorzug ten Ausführungsformen anhand der zugehörigen Zeichnungen näher erläutert. In der nachfol genden Beschreibung werden zahlreiche spezielle Einzelheiten dargelegt, um so für ein um fassendes Verständnis der vorliegenden Erfindung zu sorgen. Es ist für einen Fachmann je doch selbstverständlich, daß die Erfindung auch ohne diese spezifischen Details ausgeübt werden kann. Zum anderen werden hinreichend bekannte Strukturen nicht im Detail wieder gegeben, um zu verhindern, daß die vorliegende Erfindung nicht unnötigerweise unklar ge macht wird.

Fig. 1 ist ein Blockdiagramm, das die erste Ausführungsform einer Bitsynchronisierungs schaltung gemäß der vorliegenden Erfindung zeigt. In dem dargestellten Ausführungsbeispiel ist die Anzahl der Taktphasen 4, und die Datenübertragungsgeschwindigkeit beträgt 10 Gb/s. Die gezeigte Ausführungsform einer Bitsynchronisierungsschaltung ist aus einer Mehrphasen- Takterzeugerschaltung 2, einer Phasenvergleichsschaltung 3, einer Entscheidungsschaltung 4, einer Phasenbestimmungsschaltung 5 und einer Datenauswahlschaltung 6 gebildet.

Wie in Fig. 2 dargestellt ist, ist die Mehrphasen-Takterzeugerschaltung 2 mit einem Ringos zillator 201, einem Phasendetektor (PD) 202 und einem Tiefpaßfilter (LPF) 203 ausgestattet. In dieser Konstruktion hat die Mehrphasen-Takterzeugerschaltung 2 einen PLL-Schaltungs aufbau zur Ausgabe von vier Phasentakten PH1 bis PH4, die mit einem eingegebenen 10GHz- Bezugstakt synchronisiert sind und eine Phasenabweichung von 90 Grad haben.

In der in Fig. 3 dargestellten Phasenvergleichsschaltung 3 werden die vier Phasentakte PHI bis PH4 als Ausgabe der Mehrphasen-Takterzeugerschaltung 2 zu den jeweiligen Daten der D-Flip-Flops (FF) 301 bis 304 eingegeben, und zwar zur Zuführung der eingegebenen Daten zur Takteingabe. Mit diesem Aufbau wird der Phasenvergleich der jeweiligen Takte PH1 bis PH4 und der eingegebenen Daten durchgeführt, um die Phasenvergleichsergebnisse PD1 bis PD4 auszugeben.

Wie in Fig. 4 dargestellt ist, werden in der Entscheidungsschaltung 4 die eingegebenen Daten den Dateneingaben der D-Flip-Flops 401 bis 404 zugeführt, und die Takte aus vier Phasen arten als Ausgabe der jeweiligen Takterzeugerschaltung 2 werden zu den Takteingaben ein gegeben. Durch diese vier Phasentakte PH1 bis PH4 werden die eingegebenen Daten be stimmt, um bestimmte Daten jeweils nach Q1 bis Q4 auszugeben. Da der Phasenspielraum des hier benutzten D-Flip-Flops F/F 180 Grad beträgt, können die eingegebenen Daten durch einen der vier Phasentakte gekennzeichnet werden.

Die Phasenbestimmungsschaltung 5 ist, wie in Fig. 5 dargestellt, mit AND-Gates 501 bis 504 zur Ausgabe eines Auswählsignals S1 bis S4 auf der Basis der Ausgaben PD1 bis PD4 der Phasenvergleichsschaltung ausgebildet. In dem gezeigten Beispiel wird eine logische Opera tion (AND-Logik) der wechselseitig benachbarten Ausgaben der Phasenvergleichsausgaben PD1 bis PD4 (zum Beispiel PD1 und PD2, PD2 und PD3 und so weiter) durchgeführt, um jeweilige Ausgaben S1 bis S4 zu erhalten. Von der Datenauswahlschaltung 6 wird, wie in Fig. 6 dargestellt, eines der Entscheidungsdaten Q1 bis Q4 von der Entscheidungsschaltung 4 durch die Auswählsignale S1 bis S4 ausgewählt und ausgegeben.

Da die Phasenvergleichsschaltung 3 und die Entscheidungsschaltung 4 mit dem gleichen Element aufgebaut sind, werden beide Schaltungen 3 und 4 beim Einbauen in einen Chip in Bezug auf den Ausgabeteil der Mehrphasen-Takterzeugerschaltung 2 und den Dateneingabe teil - wie Fig. 1 zeigt - symmetrisch angeordnet. Daher haben die Zuführungsleitungen für die Daten, die in diese beiden Elemente eingegeben werden sollen, gleiche Drahtlänge. Somit werden die Phasen der Eingaben zu diesen beiden Vergleichsschaltungen 3 und der Ent scheidungsschaltung 4 einander gleich. Wie auch die Daten(leitungen), weisen die Zufüh rungsleitungen der in die Phasenvergleichsschaltung 3 und auch in die Entscheidungsschal tung 4 einzugebenden Mehrphasentakte gleiche Drahtleitungslänge auf, so daß die Phasen der eingegebenen Takte die gleichen werden.

Mit Bezug auf Fig. 7, die eine Zeittafel zeigt, wird als nächstes die Funktion (der Bitsynchro nisierungsschaltung) beschrieben. In den Wellenformen von Fig. 7 bezeichnet das Bezugs zeichen 701 die eingegebenen Daten, und die Bezugszeichen 702 bis 705 bezeichnen die je weiligen Takte PH1 bis PH4. Bei der Taktung nach Fig. 7 ist die optimale Taktphase zur Be stimmung (Entscheidung) der Eingabedaten der Takt PH3, der sich im wesentlichen im mitt leren Teil des Zeitschlitzes der eingegebenen Daten (nämlich im wesentlichen dem mittleren Teil der gegenseitig benachbarten Pegelübergangszeitpunkte der eingegebenen Daten) erhöht.

Die Ausgaben PD1 bis PD4 der Phasenvergleichsschaltung 3, die aus dem Phasenvergleich der eingegebenen Daten und PH1 bis PH4 hervorgehen, werden jeweils H, L, L, H, die mit 706 bis 709 bezeichnet sind. Danach werden die Ausgaben S1 bis S4 jeweils L, L, H, L, die mit 710 bis 713 gekennzeichnet sind. Wenn jeweils L, L, H, L zu den S1 bis S4-Eingaben der Datenauswahlschaltung 6 eingegeben werden, wählt die Datenauswahlschaltung Q3 aus. Da Q3 die durch den optimalen Phasentakt PH3 bestimmten Daten sind, werden bei dieser Aus bildung die eingegebenen Daten mit einer optimalen Phase bestimmt und ausgegeben.

Auf der anderen Seite wird der Zeitraum bis zur Etablierung der Bitsynchronisierung nur für einige Gates verzögert und kann bei einigen Bits realisiert werden. Während der Fall, in dem die optimalen Taktphasenentscheidungsdaten PH3 sind, in dem gezeigten Beispiel offenbart wurde, wird die optimale Phase zwischen PH1 und PH4 unabhängig von der Phase der ein gegebenen Daten ausgewählt und kann die eingegebenen Daten zur Ausgabe bestimmen und regenerieren. Daher kann die Entscheidung und Regenerierung mit einem stabilen Takt durch geführt werden. Somit kann eindeutig eine Störungen vermindernde Wirkung erzielt werden.

Da die Phasen der Daten und Takteingaben in die Phasenvergleichsschaltung 3 und in die Entscheidungsschaltung 4 gleich werden, wird auf der anderen Seite niemals eine Verringe rung der Empfangsempfindlichkeit aufgrund der Phasenabweichung der Daten oder der Pha senabweichung der Takte, die in beide Schaltungen 3 und 4 eingegeben werden, verursacht.

Anschließend wird die zweite Ausführungsform der Bitsynchronisierungsschaltung gemäß der vorliegenden Erfindung mit Bezug auf die Fig. 8 bis 11 beschrieben. Fig. 8 ist ein Blockschaltbild der zweiten Ausführungsform der Bitsynchronisierungsschaltung. Es sei fest gehalten, daß Bauteile, die mit solchen aus Fig. 1 übereinstimmen, mit den gleichen Bezugs zeichen bezeichnet werden, so daß, um die Beschreibung möglichst einfach halten zu können, eine überflüssige Beschreibung entfallen kann und ein klares Verständnis der Erfindung er leichtert wird. In dem gezeigten Ausführungsbeisiel beträgt die Anzahl der Taktphasen vier und die Datenübertragungsgeschwindigkeit ist 10 Gb/s. Die dargestellte Ausführungsform der Bitsynchronisierungsschaltung ist aus der Mehrphasen-Takterzeugerschaltung 2, der Phasen vergleichsschaltung 3, der Entscheidungsschaltung 4, der Phasenbestimmungsschaltung 5, der Datenauswahlschaltung 6 und einer Halteschaltung 8 aufgebaut.

Wie in Fig. 10 gezeigt wird, ist die Mehrphasen-Takterzeugerschaltung 2 mit Puffern 211 und 212 sowie mit einer Verzögerungsschaltung 13 mit einem Verzögerungszeitraum von 25 ps (entsprechend 90 Grad bei 10 GHz) zum Ausgeben der vier Phasentakte PH1 bis PH4, wobei die Phase jeweils um 90 Grad verschoben wird, ausgebildet.

Die Phasenvergleichsschaltung 3, die Entscheidungsschaltung 4, die Phasenbestimmungs schaltung 5 und die Datenauswahlschaltung 6 haben den gleichen Aufbau wie im Ausfüh rungsbeispiel nach Fig. 1. Wie aus Fig. 9 ersichtlich ist, ist die Halteschaltung 8 mit D-Flip- Flops (F/Fs) 801 bis 804 und einer NOR-Schaltung 805 aufgebaut. Die NOR-Schaltung 805 nutzt einen der Mehrphasentakte (in dem dargestellten Ausführungsbeispiel den Takt PH4) und einen externen Rahmentakt als Eingaben. Die Ausgaben der NOR-Schaltung 805 sind die jeweiligen Takteingaben der entsprechenden D-F/Fs 801 bis 804. Während der Rahmentakt hoch ist (H), werden auf diese Weise die ausgegebenen Werte S1 bis S4 der Phasenbestim mungsschaltung 5, die am Pegelübergangszeitpunkt zu H genommen werden, gehalten.

Der Rahmentakt soll kurz diskutiert werden. Im Falle eines optischen Empfängers, der in der Bitsynchronisierungsschaltung in einem optischen Verbindungsnetz unter Anwendung eines optischen Schalters benutzt werden soll, wird der Rahmentakt von dem Schaltsteuerteil des optischen Schalters erzeugt. Wenn der Rahmentakt H wird, werden dem Empfänger durch das Schalten des optischen Schalters die effektiven Eingabedaten zugeführt. Während der Rah mentakt auf L gehalten wird, wird somit durch die Phasenvergleichsschaltung 3 und durch die Phasenbestimmungsschaltung 4 der Phasenvergleichs-Bestimmungsvorgang für die Phasen bestimmung durchgeführt. Wenn der Rahinentakt H wird, wird das Ergebnis der Phasenbe stimmung genutzt und durch die Halteschaltung 8 gehalten.

Während nämlich der Rahmentakt bei L gehalten wird, wird die Phase ausgewählt, und wäh rend der Rahmentakt H ist, nämlich während des Empfangens eines Rahmens der Eingabe daten, wird die Phase des Rahmentaktes mit Fixierung als Ausgabephasen S1' bis S4' für die Taktbestimmung eingegeben.

Anschließend wird die Funktion der zuvor beschriebenen zweiten Ausführungsform der Bit synchronisierungsschaltung mit Bezug auf die in Fig. 11 dargestellte Zeittafel diskutiert. Ähn lich dem ersten Ausführungsbeispiel gibt die Wellenform 701 die Eingabedaten wieder, und 702 bis 705 stellen die jeweiligen Takte PH1 bis PH4 dar. Zu diesem Zeitpunkt nach Fig. 10 ist die optimale Taktphase für die Entscheidungsdaten der Takt PH4, der im wesentlichen im mittleren Teil des Datenzeitschlitzes ansteigt. Die Ausgaben PD1 bis PD4 der Phasenver gleichsschaltung 3, die aus einem jeweiligen Phasenvergleicher der Daten sowie PH1 bis PH4 resultieren, werden H, H, L, L, wie jeweils durch die Bezugszeichen 719 bis 722 angezeigt wird. Dann werden, wie jeweils mit den Bezugszeichen 732 bis 726 angegeben ist, die Aus gaben S1 bis S4 der Phasenbestimmungsschaltung L, L, L, H.

Wenn S1 bis S4 in die Halteschaltung 8 eingegeben werden, und zwar während der Rahmen takt hoch (H) ist, werden die auf das Ansteigen des Rahmentaktes von L nach H genutzten Werte S'1 bis S'4 gehalten und ausgegeben. Auf der Grundlage dieses Wertes wird von der Datenauswahlschaltung 6 der optimale Wert von Q1 bis Q4 ausgewählt und ausgegeben. In dem gezeigten Ausführungsbeispiel wird, während der Rahmentakt H ist, nämlich während des Empfangens des ersten Rahmens der Daten, Q4 fixiert und ausgegeben. Somit wird we gen der Variation der ausgewählten Entscheidungsphase während des Empfangens von einem Rahmen kein Ausfall von Daten aufgrund Geräusch oder dergleichen erzeugt.

Wie oben dargelegt, kann die optimale Phase des Taktes zwischen den Mehrphasentakten PH1 bis PH4 unabhängig von der Phase der eingegebenen Daten ausgewählt werden. Daher wird während des Empfangens eines Rahmens der Daten die Phase für die Bestimmung der Daten fixiert.

Anschließend wird mit Bezug auf Fig. 12 die dritte Ausführungsform der Bitsynchroni sierungsschaltung gemäß der vorliegenden Erfindung diskutiert. Auch in diesem Ausfüh rungsbeispiel ist die Anzahl der Taktphasen 4, und die Datenübertragungsgeschwindigkeit beträgt 10 Gb/s. Es ist festzuhalten, daß zur Vermeidung unnötiger Beschreibungswiederho lungen und wegen einer vereinfachten Offenbarung mit den Bauteilen in Fig. 1 übereinstim mende Bauteile mit gleichen Bezugszeichen bezeichnet sind, um ein klares Verständnis der vorliegenden Erfindung zu erleichtern.

Die Bitsynchronisierungsschaltung umfaßt die Mehrphasen-Takterzeugerschaltung 2, die Phasenbestimmungsschaltung 5, den Daten-Selektor 6 und eine Verzögerungsschaltung 9.

Die Verzögerungsschaltung 9 ist, wie Fig. 13 zeigt, mit Gate-Verzögerern 901, 902 und 903 ausgebildet. Die jeweiligen Verzögerungen der Gate-Verzögerer 901, 902 und 903 betragen 75 ps, 50 ps bzw. 25 ps. Gemäß der Takt- oder Zeittafel nach Fig. 7 ist der Mehrphasentakt PH1 der Phase von PH4 um 75 ps vorgezogen, der Mehrphasentakt PH2 eilt der Phase von PH4 um 50 ps voraus und der Mehrphasentakt PH3 eilt der Phase von PH4 um 25 ps voraus. Somit eilt Q1 der Phase von Q4 um 75 ps voraus, Q2 eilt der Phase von Q4 um 50 ps voraus, und Q3 eilt der Phase von Q4 um 25 ps voraus.

Dementsprechend werden durch Eingeben der Ausgaben Q1 bis Q4 der Entscheidungsschal tung 4 in die Verzögerungsschaltung 9 Q1 um 75 ps, Q2 um 50 ps und Q3 um 25 ps verzö gert, und die Ausgabetakte der Ausgaben Q'1 bis Q'4 werden aufeinander abgestimmt. Somit beim Auswählen irgendeiner Phase der Takt der von der Bitsynchronisierungsschaltung aus zugebenden Daten gleich. Es ist daher nicht erforderlich, irgendwelche Ausfälle von Bits in der nachfolgenden Stufe dieser Schaltung in Betracht zu ziehen. Auf der anderen Seite kann bei jeder Phase der Eingabe von Daten die optimale Phase zwischen PH1 und PH4 ausge wählt und ausgegeben werden.

Im folgenden wird die vierte Ausführungsform der Bitsynchronisierungsschaltung gemäß der vorliegenden Erfindung mit Bezug auf Fig. 14 beschrieben. Auch in diesem gezeigten Aus führungsbeispiel ist die Zahl der Taktphasen 4 und die Datenübertragungsgeschwindigkeit beträgt 10 Gb/s. Um eine unnötige Beschreibung zu vermeiden und die Offenbarung möglichst einfach zu halten, werden mit den Elementen in Fig. 1 übereinstimmende Elemente mit glei chen Bezugszeichen bezeichnet, so daß ein besseres Verstehen der vorliegenden Erfindung erleichtert wird.

Die dargestellte Ausführungsform der Bitsynchronisierungsschaltung ist mit der Mehrphasen- Takterzeugerschaltung 2, der Phasenvergleichsschaltung 3, der Entscheidungsschaltung 4, der Phasenbestimmungsschaltung 5, der Datenauswahlschaltung 6, der Halteschaltung 8 und der Datenverzögerungsschaltung 9 versehen. Wie in Fig. 15 dargestellt, ist die Entscheidungs schaltung mit Master-Slave-Master-(MSM)-Hip-Flops (F/Fs) in D-Bauart 411 und 412 mit Dreistufenzwischenspeicherelementen (Dreistufensperren, -verriegelungen, -schaltern) und normalen Master-Slave-(MS)-Flip-Flops (F/Fs) in D-Bauart 413 und 414 mit Zweistufen zwischenspeicherelementen (Zweistufensperren, -verrieglungen, -schaltern) ausgebildet.

Gemäß Fig. 16 ist die Datenverzögerungsschaltung 9 mit Gate-Verzögerern 911 und 913 mit einer Verzögerung von 25 ps ausgestattet. Mit Bezug auf die in Fig. 7 gezeigte Takttafel ist der Mehrphasentakt PH1 gegenüber der Phase von PH4 um 75 ps in Voreilung, der Mehr phasentakt PH2 eilt der Phase von PH4 um 50 ps voraus und der Mehrphasentakt von PH3 befindet sich gegenüber der Phase von PH4 in einer Voreilung von 25 ps. Da die Entschei dungsschaltung 4 mit den MSM-F/Fs und den MS-F/Fs ausgerüstet ist, wird Q1 jedoch zur gleichen Zeit ausgegeben wie Q3, das Q4 um 25 ps voreilt, und Q2 und Q4 werden zur glei chen Zeit ausgegeben.

Dementsprechend werden durch Bereitstellen einer Verzögerung von 25 ps für Q1 und Q3 durch die Verzögerungsschaltung 9 die Zeitpunkte aller Ausgaben von Q'1 bis Q'4 aufein ander abgestimmt. Wie oben dargelegt, ist die Funktion der vierten Ausführungsform im we sentlichen die gleiche wie die der zweiten Ausführungsform, abgesehen von der Tatsache, daß die Zeit der Ausgabe der Daten von der Bitsynchronisierungsschaltung mit dem Auswählen irgendeiner Phase ähnlich der dritten Ausführungsform gleich ist. Folglich wird die optimale Phase zwischen PH1 und PH4 ausgewählt, um während des Aufnehmens eines Datenrahmens fixiert zu werden, und zwar unabhängig von jeder Phase der eingegebenen Daten zur Be stimmung und Ausgabe der Daten. Auf der anderen Seite wird in der nachfolgenden Stufe dieser Schaltung niemals ein Bitausfall verursacht.

In der vorangegangenen Beschreibung wurde die Anzahl der Taktphasen auf vier eingestellt, aber sie kann auch 3 oder 8 sein. Während die Datengeschwindigkeit mit 10 Gb/s angegeben wurde, kann sie auch 1 Gb/s oder 5 Gb/s betragen. Die Zahl der Phasen der Takte und die Datenübertragungsgeschwindigkeit können, wie oben dargelegt, willkürlich ausgewählt wer den, und kann somit kein Faktor zur Einschränkung der vorliegenden Erfindung sein.

Durch die Anwendung der vorliegenden Erfindung in großen optischen Verbindungsnetzen unter Benutzung von optischen Schaltern in einen Hochgeschwindigkeitsbereich in der Grö ßenordnung von Gb/s oder mehr wird beim Schalten der Signale von den jeweiligen Knoten mittels des optischen Schalters die Ausbildung einer Synchronisierung innerhalb 10 Bit mit Erzielung einer störungsbegrenzenden Wirkung möglich. Somit wird es möglich, eine Bit synchronisierungsschaltung zu verwirklichen, ohne daß eine Verringerung der Empfangsem pfindlichkeit aufgrund der Phasenabweichung der Daten, die der Phasenvergleichsschaltung und der Entscheidungsschaltung zugeführt werden sollen, und aufgrund der Phasenabwei chung der Mehrphasentakte verursacht wird, um die Realisierung eines optischen Verbin dungsnetzes großer Kapazität zu ermöglichen.

Obgleich die vorliegende Erfindung in Bezug auf eine beispielhafte Ausführungsform dersel ben dargestellt und beschrieben wurde, ist es für den Fachmann selbstverständlich, daß die zuvor beschriebenen und verschiedene andere Änderungen, Auslassungen und Zusätze in die ser und für diese vorgenommen werden können, ohne den Grundgedanken der vorliegenden Erfindung zu verlassen. Die vorliegende Erfindung soll daher nicht in einem auf das oben dar gelegte Ausführungsbeispiel begrenzten Sinn verstanden werden, sondern sie soll alle mög lichen Ausführungsvarianten, die in einem umfassenden Umfang verkörpert werden und im Bereich von Äquivalenten liegen, im Rahmen der Merkmale der zugehörigen Ansprüche um fassen.

Claims

1. Bitsynchronisierungsschaltung, umfassend:
Mehrphasen-Takterzeugungsmittel zur Erzeugung zueinander unterschiedlicher Pha sen einer Mehrzahl Takte synchron mit einem eingegebenen Bezugstakt;
eine Mehrzahl Entscheidungsmittel zum jeweiligen Bestimmen der eingegebenen Da ten unter Nutzung der verschiedenen, von dem Mehrphasen-Takterzeugungsmittel ausgegebenen Phasen als Datenentscheidungstakt;
Phasenvergleichsmittel zur Durchführung eines Phasenvergleichs zwischen den einge gebenen Daten und den jeweiligen Takten der verschiedenen Phasen, die von dem Mehrphasen-Takterzeugungsmittel ausgegeben werden;
Phasenbestimmungsmittel zum Bestimmen des Taktes mit einem Pegelübergangszeit punkt bei im wesentlichen dem mittleren Teil von gegenseitig benachbarten Pegel übergangszeitpunkten der eingegebenen Daten in Abhängigkeit von einer Mehrzahl Phasenvergleichsausgaben des Phasenvergleichsmittels; und
Selektionsmittel zum Auswählen und Ausgeben einer Ausgabe des Entscheidungs mittels, das den durch das Phasenbestimmungsmittel bestimmten Takt als Datenent scheidungstakt benutzt,
wobei die Phase der eingegebenen Daten zum Phasenvergleichsmittel und zum Ent scheidungsmittel dieselbe ist und die Phasen der Takte zum Phasenvergleichsmittel und zum Entscheidungsmittel die gleichen sind.

2. Bitsynchronisierungsschaltung nach Anspruch 1, die weiterhin ein auf ein externes Befehlssignal ansprechendes Haltemittel zum Halten eines Ergebnisses der Bestim mung des Phasenbestimmungsmittels umfaßt, und bei der das Selektionsmittel ent sprechend einer Halteausgabe des Haltemittels gesteuert wird.

3. Bitsynchronisierungsschaltung nach Anspruch 1, die des weiteren Verzögerungsmittel umfaßt, um die jeweiligen Ausgabezeiten vom Entscheidungsmittel einander gleich zu machen.

4. Bitsynchronisierungsschaltung nach Anspruch 1, bei der das jeweilige Entscheidungs mittel ein Flip-Flop in D-Bauart ist, das die eingegebenen Daten als Dateneingabe und den Takt als Takteingabe nutzt.

5. Bitsynchronisierungsschaltung nach Anspruch 1, bei der das Phasenvergleichsmittel eine Mehrzahl Flip-Flops in D-Bauart ist, das die Takte als jeweilige Dateneingaben und die eingegebenen Daten als Takteingaben nutzt.

6. Bitsynchronisierungsschaltung nach Anspruch 1, bei der das Phasenbestimmungsmit tel eine vorbestimmte logische Operation einer Mehrzahl Phasenvergleichsausgaben des Phasenvergleichsmittels durchführt, um in Abhängigkeit von dem Ergebnis der lo gischen Operation den Takt zu bestimmen.

7. Bitsynchronisierungsschaltung nach Anspruch 1, bei der das Phasenvergleichsmittel und das Entscheidungsmittel in Bezug auf einen Ausgabeteil des Mehrphasen-Takter zeugungsmittels und einen Dateneingabeteil symmetrisch angeordnet sind.

8. Bitsynchronisierungsschaltung nach Anspruch 2, die in einem optischen Empfänger in einem optischen Verbindungsnetz unter Verwendung eines optischen Schalters benutzt wird.

9. Bitsynchronisierungsschaltung nach Anspruch 8, bei der das externe Befehlssignal ein Rahmensignal ist, das von einem Schaltungssteuerteil des optischen Schalters erzeugt wird.