DE60006629T2

DE60006629T2 - Verzögerungsschaltung mit Interpolation für integrierten Schaltkreis

Info

Publication number: DE60006629T2
Application number: DE60006629T
Authority: DE
Inventors: Hiroyoshi Kawasaki-shi Tomita
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1999-10-12
Filing date: 2000-06-30
Publication date: 2004-09-23
Anticipated expiration: 2020-07-01
Also published as: TW452967B; EP1093228A1; KR100571331B1; DE60006629D1; JP2001111394A; JP4342654B2; EP1093228B1; US6369627B1; KR20010039697A

Description

Die vorliegende Erfindung bezieht sich auf eine Verzögerungsschaltung und eine integrierte Halbleiterschaltung, die synchron mit einem Takt arbeiten. Insbesondere bezieht sie sich auf eine integrierte Halbleiterschaltung, die eine Delay-Locked-Loop-Schaltung (DLL) implementiert, um ein internes Taktsignal zur Verwendung in der internen Schaltung mit einem von außen gelieferten externen Taktsignal zu synchronisieren.
Synchrone DRAMs (SDRAMs), synchrone DRAMs mit doppelter Datenrate (DDR-SDRAMs) und dergleichen sind als integrierte Halbeiterschaltungen bekannt, die synchron mit einem Takt arbeiten. In den integrierten Halbleiterschaltungen dieses Typs wird die interne Schaltung synchron mit dem von außen gelieferten Taktsignal zur Dateneingabe/ausgabe betrieben. Im allgemeinen hat die integrierte Halbleiterschaltung mehrere Datenausgangsanschlüsse. Die von diesen Ausgangsanschlüssen ausgegebenen Ausgabedaten weisen gemäß der Verdrahtungslänge der Signalleitungen je nach Schaltungslayout auf dem Chip einen Offset auf. Dieser Offset nimmt im Verhältnis zu, je höher die Frequenz des Taktes ist. Seit kurzem ist der oben erwähnte Offset zu einem großen Problem geworden, das nicht ignoriert werden kann, weil SDRAMs und DDR-SDRAMs mit einer Betriebsfrequenz über 100 MHz entwickelt wurden.
Um einen derartigen Offset zu reduzieren, wurde eine integrierte Halbleiterschaltung entwickelt, die eine DLL-Schaltung implementiert. Die DLL-Schaltung stellt die Phase eines in der internen Schaltung zu verwendenden internen Taktes auf eine vorbestimmte Phase des von außen gelieferten Referenztaktsignals ein. Ihre Basiskonfiguration wurde z. B. in der offen gelegten japanischen Patentveröffentlichung Nr. Hei-10-112182 offenbart.
Außerdem wurde eine DLL-Schaltung mit einer Schaltung für eine ungefähre oder grobe Verzögerung oder Grob-Verzögerungsschaltung mit ungefähreren oder gröberen Einheiten für eine Einstellung der Verzögerungszeit und einer Schaltung für eine genaue oder feine Verzögerung oder Fein-Verzögerungsschaltung mit genaueren oder feineren Einheiten zur Einstellung einer Verzögerungszeit vorgeschlagen. Die DLL-Schaltung dieser Art kann die Genauigkeit der Phaseneinstellung verbessern und Zittern oder Jitter-Ereignis im internen Taktsignal ebenso verbessern.
1 zeigt ein Beispiel der integrierten Halbleiterschaltung, die die vom vorliegenden Anmelder vorgeschlagene DLL-Schaltung implementiert. Die in 1 gezeigte Schaltung ist übrigens nicht öffentlich bekannt.
Diese integrierte Halbleiterschaltung umfasst: einen Eingabepuffer 1, um ein von außen als internes Taktsignal ICLK akzeptiertes Taktsignal CLK abzugeben; einen Generator 2 für einen verzögerten Takt, um ein internes Taktsignal ICLK2 zu erzeugen, das um eine vorbestimmte Zeit gegenüber dem internen Taktsignal ICLK verzögert ist; einen Ausgabepuffer 3, um das Datensignal DATA, das von einer Speicherzelle oder dergleichen ausgelesen wird, als ein Ausgangssignal DOUT synchron mit dem internen Taktsignal ICLK2 abzugeben; eine Phasensteuereinheit 4, um die Phase des internen Taktsignals ICLK2 auf die Phase des Taktsignals CLK einzustellen; und einen Startsignalgenerator 5, um ein Startsignal START zum Synchronisieren der Operationen des Generators 2 für einen verzögerten Takt und der Phasensteuereinheit 4 zu erzeugen.
Der Generator 2 für einen verzögerten Takt umfasst eine Schaltung 6 für eine grobe variable Verzögerung und eine Schaltung 7 für eine feine variable Verzögerung.
Die Schaltung 6 für eine grobe variable Verzögerung, die durch Kaskadieren mehrerer (nicht dargestellter) Verzögerungsstufen mit einer längeren Verzögerungszeit gebildet wird, ist eine Schaltung, um eine Grob-Einstellung an der Verzögerungszeit gemäß der Anzahl verbundener Verzögerungsstufen vorzunehmen. Unter der Steuerung einer Steuerschaltung 13 für eine grobe Verzögerung führt die Schaltung 5 für eine grobe variable Verzögerung Upshift- oder Downshift-Operationen durch, um die Anzahl verbundener Verzögerungsstufen zu erhöhen oder zu verringern.
Eine Schaltung 7 für eine feine variable Verzögerung, die durch Kaskadieren mehrerer (nicht dargestellter) Verzögerungsstufen mit kürzerer Verzögerungszeit gebildet wird, ist eine Schaltung, um eine Fein-Einstellung an der Verzögerungszeit gemäß der Anzahl dieser verbundenen Verzögerungsstufen vorzunehmen. Unter der Steuerung einer Steuerschaltung 15 für eine feine Verzögerung erhöht (führt eine Upshift-Operation durch) oder verringert (führt eine Downshift-Operation durch) die Schaltung 7 für eine feine variable Verzögerung die Anzahl verbundener Verzögerungsstufen. Die maximale Verzögerungszeit der Schaltung 7 für eine feine variable Verzögerung ist etwas länger als die Verzögerungszeit einer Verzögerungsstufe in der Schaltung 6 für eine grobe variable Verzögerung.
Die Phasensteuereinheit 4 umfasst Frequenzteiler 8 und 9, einen Dummy-Ausgabepuffer 10, der dem Ausgabepuffer 3 äquivalent ist, einen Dummy-Eingabepuffer 11, der dem Eingabepuffer 1 äquivalent ist, einen Grob-Phasenkomparator 12, eine Steuerschaltung 13 für eine grobe Verzögerung, einen Fein-Phasenkomparator 14, die Steuerschaltung 15 für eine feine Verzögerung, eine Stufenzahl-Einstellschaltung 16, einen Stufenzahldetektor 17 und eine DLL-Steuerschaltung 18.
Der Frequenzteiler 8 teilt die Frequenz des internen Taktsignals ICLK, um ein internes Taktsignal /CLK1 zu erzeugen, und gibt selbiges an den Grob-Phasenkomparator 12 und den Fein-Phasenkomparator 14 ab. "/", das in dem Taktsignal /CLK1 oder dergleichen verwendet wird, gibt hier eine logische Inversion des Taktsignals CLK an.
Der Frequenzteiler 9 teilt die Frequenz des internen Taktsignals ICLK2, um ein internes Taktsignal ICLK3 zu erzeugen, und gibt selbiges an den Dummy-Ausgabepuffer 10 ab. Die Frequenzteiler 8 und 9 haben z. B. eine Teilungsrate von 1/4. Die Frequenzteilung der Taktsignale ICLK und ICLK2 erleichtert den Phasenvergleich bei einer höheren Frequenz und reduziert auch den Leistungsverbrauch.
Das vom Dummy-Ausgabepuffer 10 abgegebene Signal wird an den Dummy-Eingabepuffer 11 geliefert und an den Grob-Phasenkomparator 12 und den Fein-Phasenkomparator 14 als ein internes Taktsignal DICLK abgegeben.
Die Stufenzahl-Einstellschaltung 16 hat eine Verzögerungsschaltung, die einer Verzögerungsstufe in der Schaltung 6 für eine grobe variable Verzögerung äquivalent ist, und eine Verzögerungsschaltung, die einer Verzögerungsstufe in der Schaltung 7 für eine feine variable Verzögerung äquivalent ist. Die Stufenzahl-Einstellschaltung 16 überwacht immer, wie viele Stufen der Schaltung 7 für eine feine variable Verzögerung der Verzögerungszeit einer Verzögerungsstufe in der Steuerschaltung 6 für eine grobe Verzögerung entsprechen, und gibt die Anzahl von Stufen an die Steuerschaltung 15 für eine feine Verzögerung und den Stufenzahlendetektor 17 als ein Signal J2 einer maximalen Stufenzahl ab. Das Signal J2 einer maximalen Stufenzahl variiert mit der Betriebsspannung und der Umgebungstemperatur der integrierten Halbleiterschaltung.
Der Stufenzahldetektor 17 hat die Funktion, ein Stufenzahlsignal J1 zu, das die Anzahl von Verzögerungsstufen ist, die in der Schaltung 7 für eine feine variable Verzögerung verwendet werden, und das Signal J2 einer maximalen Stufenzahl empfangen. Er gibt jeweils ein Überlaufsignal OF und ein Unterlaufsignal UF ab, wenn das Stufenzahlsignal J1 das Signal J2 einer maximalen Stufenzahl wird und das Stufenzahlsignal J1 den minimalen Wert erreicht.
Die DLL-Steuerschaltung 18 empfängt ein Phasenkoinzidenzsignal oder Phasenübereinstimmungssignal JSTR vom Grob-Phasenkomparator 12, empfängt das Überlaufsignal OF und das Unterlaufsignal UF von dem Stufenzahldetektor 17 und gibt Auswahlsignale S1 und S2, ein Shift-Up-Signal UP und ein Shift-Down-Signal DOWN ab. Die DLL-Steuerschaltung 18 aktiviert das Auswahlsignal S1 und deaktiviert das AuswahlsignalS2, wenn das Phasenübereinstimmungssignal JSTR inaktiv ist, und deaktiviert das Auswahlsignal S1 und aktiviert das Auswahlsignal S2, wenn das Phasenübereinstimmungssignal JSTR aktiv ist. Die DLL-Steuerschaltung 18 gibt auch das Shift-Up-Signal UP an den Grob-Phasenkomparator 12 bei Empfang des Überlaufsignals OF ab und gibt das Shift-Down-Signal DOWN bei Empfang des Unterlaufsignals UF an den Grob-Phasenkomparator 12 ab.
Der Grob-Phasenkomparator 12 empfängt das aktivierte Auswahlsignal S1, vergleicht die Phasen des internen Taktsignals /CLK1 und des internen Taktsignals DICLK und gibt das Vergleichsergebnis an die Steuerschaltung 13 für eine grobe Verzögerung aus. Der Grob-Phasenkomparator 12 aktiviert das Phasenübereinstimmungssignal JSTR, wenn das interne Taktsignal DICLK und das interne Taktsignal /DLCK 1 miteinander in der Phase übereinstimmen, führt eine Upshift-Operation an der Schaltung 6 für eine grobe variable Verzögerung bei Empfang des Shift-Up-Signals UP durch, führt eine Downshift-Operation an der Schaltung 6 für eine grobe variable Verzögerung bei Empfang des Shift-Down-Signals DOWN aus und gibt das Rücksetzsignal MIN und ein Einstellsignal MAX beim Durchführen einer Upshift- bzw. Downshift-Operation an der Schaltung 6 für eine grobe variable Verzögerung ab.
Die Steuerschaltung 13 für eine grobe Verzögerung führt an der Schaltung 6 für eine grobe variable Verzögerung basierend auf dem Vergleichsergebnis vom Grob-Phasenkomparator 12 für eine Einstellung der Verzögerungszeit eine Upshift/Downshift-Operation durch. Das heißt, die Steuerschaltung 13 für eine grobe Verzögerung inkrementiert um Eins die Anzahl von Verzögerungsstufen, die verbunden sind, wenn das interne Taktsignal DICLK dem internen Taktsignal /CLK1 in der Phase voreilt, und dekrementiert die Anzahl verbundener Verzögerungsstufen um Eins, wenn das interne Taktsignal DICLK dem internen Taktsignal /CLK1 in der Phase nacheilt.
Der Fein-Phasenkomparator 14 ist eine Schaltung, um das aktivierte Auswahlsignal S2 zu empfangen, die Phasen des internen Taktsignals DICLK und des internen Taktsignals /CLK1 zu vergleichen und das Vergleichsergebnis an die Steuerschaltung 15 für eine feine Verzögerung auszugeben.
Die Steuerschaltung 15 für eine feine Verzögerung führt an der Schaltung 7 für eine feine variable Verzögerung eine Upshift/Downshift-Operation basierend auf dem Vergleichsergebnis vom Fein-Phasenkomparator 14 für eine Einstellung der Verzögerungszeit durch. Das heißt, die Steuerschaltung 15 für eine feine Verzögerung inkrementiert die Anzahl verbundener Verzögerungsstufen um Eins, wenn das interne Taktsignal DICLK dem internen Taktsignal /CLK1 in der Phase voreilt, und dekrementiert die Anzahl verbundener Verzögerungsstufen um Eins, wenn das interne Taktsignal DICLK dem internen Taktsignal /CLK1 in der Phase nacheilt. Die Steuerschaltung 15 für eine feine Verzögerung minimiert auch die Anzahl verbundener Verzögerungsstufen in der Schaltung 7 für eine feine variable Verzögerung bei Empfang des Rücksetzsignals MIN, setzt die Zahl von Verzögerungsstufen, die in der Schaltung 7 für eine feine variable Verzögerung verbunden sind, gleich dem Signal J2 einer maximalen Stufenzahl bei Empfang des Einstellsignals MAX und gibt die aktuelle Anzahl von in der Schaltung 7 für eine feine variable Verzögerung verbundenen Verzögerungsstufen als das Stufenzahlsignal J1 ab.
Der Startsignalgenerator 5 empfängt das interne Taktsignal ICLK und gibt ein Startsignal STT ab. Diese Schaltung aktiviert das Startsignal STT synchron mit dem Abfall des internen Taktsignals ICLK bei Freigabe (engl. release) eines Rücksetzsignals /RESET. Der Verzögerungstaktgenerator 2 und die Frequenzteiler 8, 9 beginnen bei Empfang der Aktivierung des Startsignals STT zu arbeiten.
2 ist ein Flussdiagramm, das die Steuerungsprozedur der Phaseneinstellung zeigt, die durch die oben beschriebenen jeweiligen Schaltungen durchgeführt werden soll. Die Phaseneinstellungssteuerung wird durch die Freisetzung des Rücksetzsignals /RESET gestartet.
Für einen Start wird bei Schritt S1 eine Anfangsinstallation oder -konfiguration ausgeführt. Die in 1 gezeigte Stufenzahl-Einstellschaltung 16 beurteilt, wie viele Stufen der Schaltung 7 für eine feine variable Verzögerung einer Verzögerungsstufe der Schaltung 6 für eine grobe variable Verzögerung in der Verzögerungszeit entsprechen, und gibt das Ergebnis als das Signal J2 einer maximalen Stufenzahl ab. Außerdem wird die Phasensteuereinheit 4 so initialisiert, dass die Anzahl von Verzögerungsstufen, die in der Schaltung 6 für eine grobe variable Verzögerung und der Schaltung 7 für eine feine variable Verzögerung verbunden sind, auf Anfangswerte eingestellt sind. Die DLL-Steuerschaltung 18 aktiviert das Auswahlsignal 51 und deaktiviert das Auswahlsignal 52.
Als nächstes wird bei Schritten S2–55 die Anfangseinstellung einer Schaltung 6 für eine grobe variable Verzögerung durchgeführt.
Bei Schritt S2 stellt die Phasensteuerschaltung 4 die Frequenzteiler 8 und 9 auf eine Teilungsrate ¼ ein. Der Frequenzteiler 8 empfängt das interne Taktsignal ILCK und gibt das geteilte interne Taktsignal /CLK1 ab. Der Frequenzteiler 9 empfängt das interne Taktsignal ICLK2 und gibt das geteilte interne Taktsignal ICLK3 ab.
Bei Schritt S3 vergleicht der Grob-Phasenkomparator 12 die Phasen des internen Taktsignals /CLK1 und des internen Taktsignals DICLK und gibt das Vergleichsergebnis an die Steuerschaltung 13 für eine grobe Verzögerung ab. Der Fein-Phasenkomparator 14, der das deaktivierte Auswahlsignal S2 empfängt, stoppt hier zu arbeiten.
Bei Schritt S4 aktiviert der Grob-Phasenkomparator 12 das Phasenübereinstimmungssignal JSTR, wenn die im Grob-Phasenkomparator 12 verglichenen Signale miteinander in der Phase übereinstimmen. Die DLL-Steuerschaltung 18, die das Phasenübereinstimmungssignal JSTR empfängt, deaktiviert das Auswahlsignal S1 und aktiviert das Auswahlsignal S2. Die Prozedur geht dann zu Schritt S6 weiter. Falls die im Grob-Phasenkomparator 12 verglichenen Signale miteinander in der Phase nicht übereinstimmen, geht dann die Prozedur zu Schritt S5 weiter.
Bei Schritt S5 führt die Steuerschaltung 13 für eine grobe Verzögerung an der Schaltung 6 für eine grobe variable Verzögerung eine Upshift/Downshift-Operation gemäß dem Vergleichsergebnis vom Grob-Phasenkomparator 12 für die Einstellung einer Verzögerungszeit zeigt durch. Die Prozedur kehrt dann zu Schritt S3 zurück.
Als nächstes wird bei Schritten S6–S15 unter Verwendung der Schaltung 6 für eine grobe variable Verzögerung und der Schaltung 7 für eine feine variable Verzögerung die Phaseneinstellung durchgeführt.
Anfangs vergleicht bei Schritt S6 der Fein-Phasenkomparator 14 die Phasen des internen Taktsignals /CLK1 und des internen Taktsignals DICLK und gibt das Vergleichsergebnis an die Steuerschaltung 15 für eine feine Verzögerung ab. Die Schaltung 16 für eine grobe variable Verzögerung, die die Deaktivierung des Auswahlsignals S1 empfängt, stoppt hier zu arbeiten.
Falls die in dem Fein-Phasenkomparator 14 verglichenen Signale miteinander in der Phase übereinstimmen, kehrt bei Schritt S7 die Prozedur zu Schritt S6 zurück. Falls das interne Taktsignal DICLK dem internen Taktsignal /CLK1 in der Phase voreilt, geht die Prozedur zu Schritt S8 weiter. Falls das interne Taktsignal DICLK dem internen Taktsignal /CLK1 in der Phase nacheilt, geht die Prozedur zu Schritt S12 weiter.
Bei Schritt S8 vergleicht der Stufenzahldetektor 17 das Stufenzahlsignal J1 mit dem Signal J2 einer maximalen Stufenzahl. Falls das Stufenzahlsignal J1 gleich dem Signal J2 einer maximalen Stufenzahl ist, wird dann eine Übertrag-Verarbeitung als notwendig beurteilt, und die Prozedur geht zu Schritt S10 weiter. Falls das Stufenzahlsignal J1 kleiner als das Signal J2 einer maximalen Stufenzahl ist, wird dann die Übertrag-Verarbeitung als unnötig beurteilt, und die Prozedur geht zu Schritt S9 weiter.
Bei Schritt S9 führt die Steuerschaltung 15 für eine feine Verzögerung an der Schaltung 7 für eine feine variable Verzögerung eine Upshift-Operation um eine Stufe durch, um das interne Taktsignal ICLK2 in der Phase zu verzögern.
Bei Schritt S10 gibt der Stufenzahldetektor 17 das Überlaufsignal OF ab. Die DLL-Steuerschaltung 18 empfängt das Überlaufsignal OF und gibt das Shift-Up-Signal UP ab. Der Grob-Phasenkomparator 12 empfängt das Shift-Up-Signal UP, führt an der Schaltung 6 für eine grobe variable Verzögerung eine Upshift-Operation um eine Stufe durch und gibt das Reset-Signal MIN ab.
Bei Schritt S11 empfängt die Steuerschaltung 15 für eine feine Verzögerung das Reset-Signal MIN und setzt die Zahl von in der Schaltung 7 für eine feine variable Verzögerung verbundenen Verzögerungsstufen auf das Minimum.
Nach der Ausführung von Schritt S9 oder S11 kehrt die Prozedur zu Schritt S6 zurück.
Auf der anderen Seite untersucht bei Schritt S12 der Stufenzahldetektor 17 das Stufenzahlsignal J1 auf den minimalen Wert. Falls das Stufenzahlsignal J1 den minimalen Wert hat, wird dann eine Verarbeitung Übertrag Rückwärts als notwendig beurteilt, und die Prozedur geht zu Schritt S14 weiter. Falls das Stufenzahlsignal J1 den minimalen Wert nicht aufweist, wird dann die Verarbeitung Übertrag Rückwärts als unnötig bestimmt, und die Prozedur geht zu Schritt S13 weiter.
Bei Schritt S13 führt die Steuerschaltung 15 für eine feine Verzögerung an der Schaltung 7 für eine feine variable Verzögerung eine Downshift-Operation um eine Stufe durch, um das interne Taktsignal ICLK2 in der Phase voreilen zu lassen.
Bei Schritt S14 gibt der Stufenzahldetektor 17 das Unterlaufsignal UF ab. Die DLL-Steuerschaltung 18 empfängt das Unterlaufsignal UF und gibt das Shift-Down-Signal DOWN ab. Der Grob-Phasenkomparator 12 empfängt das Shift-Down-Signal DOWN, führt an der Schaltung 6 für eine grobe variable Verzögerung eine Downshift-Operation um eine Stufe durch und gibt das Einstellsignal MAX ab.
Bei Schritt S15 empfängt die Steuerschaltung 15 für eine feine Verzögerung das Einstellsignal MAX und stellt die Anzahl von in der Schaltung 7 für eine feine variable Verzögerung verbundenen Verzögerungsstufen auf das Maximum ein.
Nach der Ausführung von Schritt S13 oder S15 kehrt die Prozedur zu Schritt S6 zurück.
Die Phaseneinstellung wird dann mit Intervallen der Verzögerungszeit einer Verzögerungsstufe in der Schaltung 7 für eine feine variable Verzögerung wiederholt durchgeführt. Das heißt, die Phasensteuereinheit 4 nimmt grobe Phaseneinstellungen vor, indem die Steuerschaltung 13 für eine grobe Verzögerung verwendet wird, und nimmt dann feine Phaseneinstellungen vor, indem die Steuerschaltung 15 für eine feine Verzögerung genutzt wird. Die Phase des internen Taktsignals DICLK wird so auf die Phase des internen Taktsignals /CLK1 eingestellt.
3 zeigt Zeitlagen für Signale bei Phaseneinstellungen. 3 zeigt einen Zustand, in welchem eine Phaseneinstellung so durchgeführt wird, dass das interne Taktsignal /CLK1 und das interne Taktsignal DICLK miteinander in der Phase übereinstimmen.
Das Startsignal STT wird synchron mit dem Abfall des internen Taktsignals ICLK aktiviert, nachdem das Rücksetzsignal /RESET auf einen niedrigen Pegel freigegeben ist (3(a)). Die Ausgabe des internen Taktsignals ICLK eilt dem Anstieg des Taktsignals CLK um die Verzögerungszeit T1 des Eingabepuffers 1, dargestellt in 1, nach (3(b)). Das interne Taktsignal ICLK wird dann durch den Frequenzteiler 8 in der Frequenz auf ein Viertel geteilt und als das interne Taktsignal /CLK1 abgegeben, das um die Verzögerungszeit T2 des Frequenzteilers 8 verzögert ist (3(c)). Die Ausgabe des internen Taktsignals ICLK2 eilt dem Anstieg des internen Taktsignals ICLK um die Verzögerungszeit T3 des Generators 2 für einen verzögerten Takt nach (3(d)). Die Frequenz des internen Taktsignals ICLK2 wird durch den Frequenzteiler 9 auf ein Viertel geteilt und als das interne Taktsignal ICLK3 abgegeben, das um die Verzögerungszeit T2 des Frequenzteilers 9 nacheilt (3(e)). Die Frequenzteiler 8 und 9 weisen die gleiche Verzögerungszeit T2 auf. Daher ist die Verzögerung des internen Taktsignals ICLK3 gegenüber dem internen Taktsignal /CLK1 der Verzögerungszeit T3 des Generators 2 für einen verzögerten Takt identisch (3(f)). Das interne Taktsignal ICLK3 wird als das interne Taktsignal DICLK abgegeben, das um die Verzögerungszeit T4 des Dummy-Ausgabepuffers 10 und des Dummy-Eingabepuffers 11 nacheilt (3(g)). Die Verzögerungszeit T4 ist gleich der Summe der Verzögerungszeiten des Eingabepuffers 1 und des Ausgabepuffers 3.
In einem Zustand, in dem das interne Taktsignal /CLK1 und das interne Taktsignal DICLK miteinander in der Phase übereinstimmen, wird demgemäß einer halber Zyklus des internen Taktsignals /CLK1 (= zwei Zyklen des Taktsignals CLK) gleich der Summe der Verzögerungszeit T3 vom Generator 2 für einen verzögerten Takt und der Verzögerungszeit T4 von dem Eingabepuffer 1 und dem Ausgabepuffer 3 (3(h)). Diese Gesamtzeit T3 + T4 ist mit der Zeit identisch, die von der Zuführung oder Lieferung des Taktsignals CLK bis zur Abgabe des Ausgangsdatensignals DOUT verstreicht. Folglich stimmt die Phase des vom Ausgabepuffer 3 abgegebenen Ausgabedatensignals DOUT mit der Phase des Taktsignals CLK überein (3(i)).
Im Fällen, in denen die DLL-Steuerschaltung 18 bei Schritten S8 und S12, die in 2 gezeigt sind, "Übertrag" und "Übertrag Rückwärts" beurteilt, führt die Phasensteuereinheit 4 die Schritte S10, S11 bzw. die Schritte S14, S15 aus. Falls das interne Taktsignal ICLK während der Prozeduren der Schritte S10 und S11 zum Beispiel variiert, könnte dann eine große Verschiebung oder Shift in der Zeitlage des internen Taktsignals ICLK2 auftreten. Aus diesem Grund müssen die Prozeduren der Schritte S10 und S11 sowie diejenigen der Schritte S14 und S15, während einer Hochpegelperiode oder einer Niedrigpegelperiode des internen Taktsignals ICLK kontinuierlich ausgeführt werden. Mit anderen Worten müssen im Fall eines Übertrags und eines Übertrags Rückwärts die Verschiebungs- oder Shift-Operation an der Schaltung 6 für eine grobe variable Verzögerung und die Einstell/Rücksetz-Operation an der Schaltung 7 für eine feine variable Verzögerung während einer Hochpegelperiode oder einer Niedrigpegelperiode des internen Taktsignals ICLK kontinuierlich durchgeführt werden.
Die für eine solche Steuerung notwendigen Zeitlagentoleranzen nehmen jedoch mit zunehmender Frequenz des Taktsignals CLK ab. Insbesondere weisen diejenigen integrierten Halbleiterschaltungen bei der Frequenz des Taktsignals CLK, die 100 MHz übersteigt, zunehmende Schwierigkeiten mit einer solchen Steuerung auf.
Außerdem beurteilt in der oben beschriebenen integrierten Halbleiterschaltung die Stufenzahl-Einstellschaltung 16, dass die Anzahl von Stufen der Schaltung 7 für eine feine variable Verzögerung, dass eine Stufe in der Schaltung 6 für eine grobe variable Verzögerung in der Verzögerungszeit entspricht. Mit der Verzögerungsstufe in der Schaltung 6 für eine grobe variable Verzögerung äquivalenten Schaltung hat die Stufenzahl-Einstellschaltung 16 einen Fehler bezüglich der tatsächlichen Verzögerungszeit einer Verzögerungsstufe in der Schaltung 6 für eine grobe variable Verzögerung. Dieser Fehler kann ein Zittern oder Jitter-Ereignis im internen Taktsignal ICLK2 hervorrufen.
In der oben beschriebenen integrierten Halbleiterschaltung werden außerdem die durch die Frequenzteiler 8 und 9 geteilten Taktsignale durch den Grob-Phasenkomparator 12 und den Fein-Phasenkomparator 14 verglichen. Wenn jedoch die integrierte Halbleiterschaltung mit einem Taktsignal niedrigerer Frequenz versorgt wird, benötigt die Schaltung 6 für eine grobe variable Verzögerung eine größere Anzahl Verzögerungsstufen, wodurch ein Problem eines vergrößerten Schaltungsumfangs geschaffen wird. Falls die Teilungsraten der Frequenzteiler 8 und 9 gesenkt werden, um die Zahl von Verzögerungsstufen zu reduzieren, werden der Grob-Phasenkomparator 12 und der Fein-Phasenkomparator 14 im Betrieb instabil, wenn das Taktsignal CLK höherer Frequenz an sie geliefert wird. Außerdem wird die Frequenz von Phasenvergleichen größer, wodurch der Leistungsverbrauch zunimmt.
Indessen wurde eine Phaseneinstellungsschaltung vorgeschlagen, welche umfasst: eine Verzögerungsschaltung, die durch Kaskadieren von vier (oder acht) Verzögerungsstufen gebildet wird, die in der Verzögerungszeit variabel sind; Interpolatoren, um benachbarte zwei Taktsignale unter den Taktsignalen zu empfangen, die von einzelnen Verzögerungsstufen abgegeben werden, und ein internes Taktsignal zu erzeugen; einen Phasenkomparator, um die Phasen des internen Taktsignals und eines externen Taktsignals zu vergleichen; und eine Steuerschaltung, um die Verzögerungsschaltungen und die Interpolatoren basierend auf den Vergleichsergebnissen vom Phasenkomparator zu steuern.
In dieser Phaseneinstellungsschaltung stellt die Verzögerungsschaltung die jeweiligen Verzögerungsstufen in der Verzögerungszeit gemäß der Frequenz des externen Taktsignals ein und gibt Taktsignale ab, deren Phasen um 90° (oder 45°) gegeneinander verschoben sind. Die Interpolatoren empfangen benachbarte zwei Taktsignale und erzeugen Taktsignale mit einer Phase zwischen denjenigen der Taktsignale. Der Phasenkomparator und die Steuerschaltung steuern dann die Verzögerungsschaltungen und die Interpolatoren, so dass das interne Taktsignal und das externe Taktsignal miteinander in der Phase übereinstimmen.
Die Phaseneinstellungsschaltung dieser Art hat jedoch insofern ein Problem, als sie eine Phaseneinstellung nur innerhalb eines einzigen Zyklus des externen Taktsignals vornimmt. Dies bedeutet einen schmaleren Bereich einer Phaseneinstellung, insbesondere in dem Fall, in dem ein externes Taktsignal höherer Frequenz an die integrierte Halbleiterschaltung geliefert wird. Da unnötige Elemente wie z. B. Schaltungen für CR-Zeitkonstanten enthalten sind, um die Einstellungen der Verzögerungszeit zu erlauben, haben außerdem die Vergrößerungsstufen einen größeren Layoutumfang.
US-5,748,125, US-5,841,325, US-5,418,498 und ein Artikel mit dem Titel "NMOS IC's for Clock and Data Regeneration in Gigabit-per-Second Optical-Fiber Receivers" (IEEE Journal of Solid State Circuits, Bd. 27, Nr. 12, Seiten 1763 bis 1774) offenbaren Verzögerungsinterpolationsschaltungen, vornehmlich zur Verwendung in spannungsgesteuerten Oszillatoren, worin zwei Signale mit verschiedenen jeweiligen Phasen in schwankenden oder variierenden relativen Beträgen interpoliert werden, um ein Signal mit einer vorbestimmten Verzögerung zu erzeugen.
Demgemäß ist es wünschenswert, eine Verzögerungsschaltung zu schaffen, die die Verzögerungszeit eines zu verzögernden Taktsignals genau einstellen kann.
Es ist ebenfalls wünschenswert, eine integrierte Halbeiterschaltung zu schaffen, die stets geeignete Phasenvergleiche unabhängig von der Frequenz eines Taktsignals durchführen kann.
Es ist ebenfalls wünschenswert, das Auftreten von Zittern oder Jitter-Ereignissen eines internen Taktsignals während einer Phaseneinstellung zu verhindern.
Es ist auch wünschenswert, die Zahl von Malen zu verringen, in denen Phasenvergleiche durchgeführt werden, um die Zeit zu reduzieren, die erforderlich ist, um die Phasen übereinstimmen zu lassen.
Es ist ebenfalls wünschenswert, den Leistungsverbrauch von Schaltungen zu reduzieren, die für Phasenvergleiche notwendig sind.
Gemäß einer Ausführungsform eines ersten Gesichtspunkts der vorliegenden Erfindung wird eine Verzögerungsschaltung geschaffen, die mehrere, in Kaskade verbundene Interpolatoren umfasst. Jeder der Interpolatoren empfängt ein Referenztaktsignal und ein Taktsignal, das vom vorhergehenden Interpolator abgegeben wurde. Einer der Interpolatoren arbeitet als eine Phaseneinstellungsschaltung, um ein Taktsignal zu erzeugen, dessen Übergangsflanke zwischen der Übergangsflanke des Referenztaktsignals und der Übergangsflanke des Taktsignals liegt. Eine vorbestimmte Anzahl von Interpolatoren nach der Phaseneinstellungsschaltung arbeitet jeweils als Verzögerungsstufen, um Taktsignale zu erzeugen, die um eine vorbestimmte Zeit gegenüber den Taktsignalen verzögert sind, die vom vorhergehenden Interpolator abgegeben wurden. Ein verzögertes Taktsignal, das um eine vorbestimmte Zeit gegenüber dem Referenztaktsignal verzögert ist, wird so erzeugt.
In einer die vorliegende Erfindung verkörpernden Verzögerungsschaltung wird das verzögerte Taktsignal in der Verzögerungszeit eingestellt, indem die Interpolatoren genutzt werden; dies ermöglicht, dass die minimale Einheit der Einstellung kleiner gemacht wird. Mit anderen Worten kann das verzögerte Taktsignal präzise eingestellt werden.
In einer die vorliegende Erfindung verkörpernden Verzögerungsschaltung werden vorzugsweise nur diejenigen Interpolatoren betrieben, die zum Erzeugen des verzögerten Taktsignals erforderlich sind. Dies kann einen reduzierten Leistungsverbrauch zur Folge haben.
In einer die vorliegende Erfindung verkörpernden Verzögerungsschaltung wird die Verzögerungszeit des verzögerten Taktsignals vorzugsweise in zwei Schritten eingestellt: Schaltsteuern der Interpolatoren und Phasensteuern der Phaseneinstellungsschaltung. Daher kann die Einstellung zum Verschieben oder Shiften der Verzögerungszeit des verzögerten Taktsignals schnell durchgeführt werden.
Gemäß einer Ausführungsform eines zweiten Gesichtspunkts der vorliegenden Erfindung wird eine integrierte Halbleiterschaltung mit einer solchen Verzögerungsschaltung geschaffen, wie sie oben in Bezug auf den ersten Gesichtspunkt der vorliegenden Erfindung beschrieben wurde. Mit einer solchen integrierten Halbleiterschaltung werden Taktsignale wie z. B. ein internes Taktsignal einfach und präzise in der Verzögerungszeit eingestellt.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung vergleicht ein Phasenkomparator vorzugsweise die Phase des Referenztaktsignals mit der Phase des verzögerten Taktsignals. Eine Steuerschaltung liefert vorzugsweise die Verhältnisinformation basierend auf dem Vergleichsergebnis vom Phasenkomparator an jeden der Interpolatoren und lässt die Phase des Referenztaktsignals mit der Phase des verzögerten Taktsignals übereinstimmen. Da die Phase des verzögerten Taktsignals eingestellt wird, indem die die Mehrzahl Interpolatoren enthaltende Verzögerungsschaltung gesteuert wird, kann die minimale Einheit der Fein-Einstellung klein gemacht werden. Das heißt, die Phaseneinstellung wird sogar in den integrierten Halbleiterschaltungen zuverlässig durchgeführt, die mit dem Referenztaktsignal höherer Frequenz versorgt werden.
In einer die vorliegende Erfindung verkörpernde integrierten Halbleiterschaltung wird die Verhältnisinformation vorzugsweise entweder durch ein Schieberegister oder durch einen Zähler festgelegt.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung stellt die Steuerschaltung am Beginn eines Phasenvergleichs die Phase des Verzögerungstaktsignals gemäß dem Vergleichsergebnis vom Phasenkomparator vorzugsweise grob ein. Nachdem die der Phasendifferenz zwischen dem verzögerten Taktsignal und dem Referenztaktsignal entsprechende Zeit gleich der Verzögerungszeit der als die Verzögerungsstufen arbeitenden Interpolatoren oder kürzer wird, liefert die Steuerschaltung die Verhältnisinformation vorzugsweise an die Phaseneinstellungsschaltung, um das verzögerte Taktsignal in der Phase genau oder fein einzustellen. Ein Einstellen der Phase des verzögerten Taktsignals in den separaten Schritten der Grob-Einstellung und der Fein-Einstellung macht es möglich, dass die Phase des verzögerten Taktsignals bei einer kleineren Anzahl von Malen von Phasenvergleichen mit der Phase des Referenztaktsignals übereinstimmt.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung beurteilt die Steuerschaltung vorzugsweise, dass die Phasendifferenz zwischen dem verzögerten Taktsignal und dem Referenztaktsignal gleich der Verzögerungszeit der Verzögerungsstufe oder kürzer ist, basierend auf der Umkehrung der Phasen des verzögerten Taktsignals und des Referenztatsignals. Die Fein-Einstellung beginnt dann durch die Phaseneinstellungsschaltung. Es ist möglich, die Umkehrung der Phasen durch eine einfache Schaltung wie z. B. ein Latch zu beurteilen, so dass die Größe der Schaltung reduziert werden kann.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung sind die Interpolatoren vorzugsweise mit unabhängigen Stromversorgungsleitungen verbunden. Daher ist es möglich, zu verhindern, dass die von den Interpolatoren abgegebenen Taktsignale von den anderen Schaltungen beeinflusst in der Phase schwanken. Ein Liefern niedrigerer Spannungen zu den Interpolatoren verglichen mit den anderen Schaltungen kann außerdem zu einem reduzierten Leistungsverbrauch führen.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung umfasst die integrierte Halbleiterschaltung vorzugsweise ferner einen Startsignalgenerator, um ein Startsignal synchron mit dem Referenztaktsignal am Beginn des Phasenvergleichs zu aktiveren. Die Steuerschaltungen können daher am Beginn des Phasenvergleichs miteinander synchronisiert werden, so dass der Phasenvergleich immer zu einer vorbestimmten Zeitlage gestartet werden kann.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung aktiviert der Startsignalgenerator vorzugsweise das Startsignal synchron mit der abfallenden Flanke des Referenztaktsignals. Daher wird die Hochpegelperiode des Referenztaktsignals durch das Startsignal so maskiert, dass das Auftreten eines Risikos oder Störung des Referenztaktsignals verhindert und die Verzögerungsschaltung stabil betrieben werden kann.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung umfasst die integrierte Halbleiterschaltung vorzugsweise Frequenzteiler, um die Frequenzen des Referenztaktsignals bzw. des verzögerten Taktsignals zu teilen. Der Phasenkomparator wird vorzugsweise mit dem Referenztaktsignal und dem verzögerten Taktsignal versorgt, deren Frequenzen durch die Frequenzteiler geteilt wurden. Der Phasenkomparator kann daher zuverlässig betrieben werden, selbst wenn das Referenztaktsignal bei höherer Frequenz geliefert wird. Ein Verringern der Frequenz, wenn der Phasenvergleich durchgeführt wird, hat ein Reduzieren des Leistungsverbrauchs zur Folge.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung umfasst ferner die integrierte Halbleiterschaltung vorzugsweise einen Startsignalgenerator, um ein Startsignal synchron mit dem Referenztaktsignal am Beginn des Phasenvergleichs zu aktivieren. Die Frequenzteiler beginnen vorzugsweise als Antwort auf die Aktivierung des Startsignals zu arbeiten und beginnen dann jeweils das geteilte Referenzsignal und das geteilte verzögerte Taktsignal nach einer vorbestimmten Anzahl Takte abzugeben. Daher ist es möglich, den maximalen Wert der Phasendifferenz zwischen dem Referenztaktsignal und dem verzögerten Taktsignal zu reduzieren, die an den Phasenkomparator geliefert werden, wenn das Referenztaktsignal eine bestimmte Frequenz hat. Folglich kann die Anzahl von Malen, zu denen Phasenvergleiche während der Grob-Einstellung durchgeführt werden, wie auch die Anzahl der Interpolatoren verringert werden.
In einer die vorliegende Erfindung verkörpernden integrierten Hableiterschaltung wird die Anzahl von Takten, vom Empfang der Aktivierung des Startsignals bis zum Beginn der Abgabe des geteilten Referenztaktsignals und des verzögerten Taktsignals, vorzugsweise gemäß der Frequenz des Referenztaktsignals festgelegt oder eingestellt. Dies macht es möglich, die Anzahl von Malen von Phasenvergleichen zu reduzieren, die für die Phaseneinstellung erforderlich sind.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung umfasst die integrierte Halbleiterschaltung ferner vorzugsweise ein Modenregister, um eine Anzahl von Wartetakten festzulegen. Daher kann die Anzahl von Wartetakten gemäß der Frequenz des Referenztaktsignals einfach festgelegt oder eingestellt werden, indem das Modenregister zu solchen Gelegenheiten modifiziert wird, wenn der Strom eingeschaltet wird.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung umfasst die integrierte Halbleiterschaltung vorzugsweise ferner eine Sicherung zum Einstellen der vorbestimmten Anzahl Takte. Dies ermöglicht eine einfache und zuverlässige Einstellung oder Festlegung der vorbestimmten An zahl von Takten, indem man die Sicherung gemäß Vorrichtungsspezifikation (Frequenz) im Fertigungsprozess durchbrennen oder schmelzen lässt.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung umfasst die integrierte Halbleiterschaltung vorzugsweise Steueranschlüsse zum Einstellen der vorbestimmten Anzahl Takte. Daher können die Steueranschlüsse als Testanschlüsse für die Auswertung von Produkten genutzt werden. Die Steueranschlüsse können mit Stromversorgungsleitungen oder Erdungsleitungen verbunden sein, um die vorbestimmte Anzahl Takte einzustellen. Durch Verwenden der Steueranschlüsse als externe Anschlüsse kann die vorbestimmte Anzahl Takte gemäß der Taktfrequenz des die integrierten Halbleiterschaltungen montierenden Systems auf dem Board festgelegt werden.
Gemäß einer Ausführungsform eines dritten Gesichtspunkts der vorliegenden Erfindung wird eine integrierte Halbleiterschaltung geschaffen, die eine Hauptverzögerungsschaltung, eine Subverzögerungsschaltung, eine Auswahlschaltung, einen Phasenkomparator und eine Steuerschaltung umfasst.
Die Hauptverzögerungsschaltung dieser Ausführungsform des dritten Gesichtspunkts der vorliegenden Erfindung umfasst mehrere Interpolatoren, die in Kaskade verbunden sind. Jeder der Interpolatoren empfängt ein Referenztaktsignal und ein Taktsignal, das von dem vorhergehenden Interpolator abgegeben wurde. Eine der Interpolatoren arbeitet als Phasenkomparator, um ein Taktsignal zu erzeugen, dessen Übergangsflanke zwischen der Übergangsflanke des Referenztaktsignals und der Übergangsflanke des Taktsignals liegt. Eine vorbestimmte Anzahl von Interpolatoren, die der Phaseneinstallungsschaltung nachgelagert sind, arbeiten jeweils als Verzögerungsstufen, um ein Taktsignal zu erzeugen, das um eine vorbestimmte Zeit gegenüber dem vom vorhergehenden Interpolator abgegebenen Taktsignal verzögert ist. Die Hauptverzögerungsschaltung erzeugt somit ein verzögertes Taktsignal, das um eine vorbestimmte Zeit gegenüber dem Referenztaktsignal verzögert ist.
Die Subverzögerungsschaltung dieser Ausführungsform des dritten Gesichtspunkts der vorliegenden Erfindung umfasst einen Interpolator, um gemäß der Verhältnisinformation ein verzögertes Taktsignal zu erzeugen, dessen Übergangsflanke zwischen der Übergangflanke des Referenztaktsignals und der Übergangsflanke des Taktsignals liegt.
Die Auswahlschaltung dieser Ausführungsform des dritten Gesichtspunkts der vorliegenden Erfindung gibt ein von der Hauptverzögerungsschaltung oder der Subverzögerungsschaltung abgegebenes verzögertes Taktsignal als ein internes Taktsignal ab. Außerdem wählt die Auswahlschaltung das von der Subverzögerungsschaltung abgegebene verzögerte Taktsignal aus, wenn ein vorbestimmter Interpolator vor oder nach der Hauptverzögerungsschaltung als die Phaseneinstellungsschaltung arbeitet.
Der Phasenkomparator dieser Ausführungsform des dritten Gesichtspunkts der vorliegenden Erfindung vergleicht die Phase des Referenztaktsignals mit der Phase des internen Taktsignals. Die Steuerschaltung liefert die Verhältnisinformation an jeden der Interpolatoren in der Hauptverzögerungsschaltung und der Subverzögerungsschaltung basierend auf dem Vergleichsergebnis vom Phasenkomparator und lässt die Phase des Referenztaktsignals mit der Phase des verzögerten Taktsignals übereinstimmen.
Die Verzögerungsschaltung aufzuweisen ermöglicht hier, dass der Interpolator der Subverzögerungsschaltung vorübergehend als die Phaseneinstellungsschaltung arbeitet, wenn der Interpolator an einer der Seite der Hauptverzögerungsschaltung und dann der Interpolator an ihrer anderen Seite als die Phaseneinstellungsschaltung arbeitet. Daher ist es möglich, die Interpolatoren der Hauptverzögerungsschaltung umzuschalten, während der Interpolator der Subverzögerungsschaltung die Phase einstellt. Zu dieser Zeit wählt die Auswahlschaltung das von der Subverzögerungsschaltung abgegebene verzögerte Taktsignal aus. Demgemäß wird das interne Taktsignal durch Umschalten der Interpolatoren nicht beeinflusst. Dies verhindert folglich das Auftreten von Zittern oder Jitter-Ereignissen des internen Taktsignals.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung nimmt die Subverzögerungsschaltung eine Phaseneinstellung vorzugsweise in dem weitern Phasenbereich als die Interpolatoren in der Hauptverzögerungsschaltung vor. Dies erlaubt eine ausreichende Zeitspanne, damit die Auswahlschaltung jedes der verzögerten Taktsignale auswählt, wodurch ein stabile Phaseneinstellung realisiert wird,
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung werden die Interpolatoren an beiden Seiten der Hauptverzögerungs schaltung vorzugsweise in der gleichen Phasenzone (z. B. 0–90°) genutzt. Wenn die Phaseneinstellung von z. B. 350° auf 370° (= 10)° vorgenommen wird, nimmt folglich der Interpolator an einer Seite die Einstellung vor, während der Interpolator auf der anderen Seite sich auf eine Einstellung vorbereitet, wodurch die Interpolatoren sanft ungeschaltet werden.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung sind die Interpolatoren mit unabhängigen Stromversorgungsleitungen vorzugsweise verbunden. Dies verhindert die Phasenfluktuation der Taktsignale, die von den Interpolatoren abgegeben werden, aufgrund der Einflüsse der anderen Schaltungen. Ein Anlegen von niedrigeren Spannungen an die Interpolatoren kann außerdem den Leistungsverbrauch reduzieren.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung umfasst eine Einstellungsverzögerungsschaltung mehrere in Kaskade verbundene Interpolatoren. Die Einstellungsschaltung stellt die maximale Verzögerungszeit der Interpolatoren in der Hauptverzögerungsschaltung und der Subverzögerungsschaltung auf einen Wert ein, der ein Bruchteil eines ganzzahligen des Zyklus des Referenztaktsignals ist, indem die Interpolatoren in der Einstellungsverzögerungsschaltung eingestellt werden. Wenn die maximale Verzögerungszeit eines Interpolators auf einen Wert, z. B. ein Viertel (90°) des Zyklus des Referenztaktsignals eingestellt wird, kann demgemäß der einem Zyklus des Referenztaktes äquivalente Phasenwert durch vier Interpolatoren eingestellt werden. In diesem Beispiel werden mindestens vier Interpolatoren verwendet, um die Phase des Referenztaktsignals einzustellen, weil eine Verschiebung oder Shift von 10° und eine Verschiebung von 370° in Phase relativ die gleiche ist. Demgemäß ist es möglich, die Phasen durch weniger Interpolatoren präzise einzustellen.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung vergleicht ein Phasenkomparator in der Einstellungsschaltung die Phase des Referenztaktsignals mit der Phase eines Ausgangstaktsignals, das von der Einstellungsverzögerungsschaltung abgegeben wird. Die Einstellungsschaltung stellt die maximale Verzögerungszeit der Interpolatoren in der Einstellungsverzögerungsschaltung auf einen Wert, der ein Bruchteil eines Ganzzahligen oder eines Vielfachen des Zyklus des Referenztaktes ist, basierend auf dem Vergleichsergebnis vom Phasenkomparator ein. Die maximale Verzögerungszeit der Interpolatoren in der Hauptverzögerungsschaltung und der Subverzögerungsschaltung werden dann indirekt auf einen Wert eingestellt, der ein Bruchteil eines Ganzzahligen oder eines Vielfachen des Zyklus des Referenztaktsignals ist, indem die Einstellungsverzögerungsschaltung eingestellt wird. Demgemäß beeinflusst die Einstellung durch die Einstellungsschaltung nicht die Interpolatoren in der Hauptverzögerungsschaltung und der Subverzögerungsschaltung, so dass diese Interpolatoren stabile Operationen durchführen können.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung stellt die Einstellungsschaltung vorzugsweise die Interpolatoren in der Einstellungsverzögerungsschaltung ein, die den Interpolatoren in der Hauptverzögerungsschaltung und der Subverzögerungsschaltung vorzugsweise identisch sind. Dies erleichtert die Einstellung auf die Phase des Referenztaktsignals.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung ist die Anzahl von Interpolatoren in der Hauptverzögerungsschaltung vorzugsweise größer als die Anzahl von Interpolatoren in der Einstellungsverzögerungsschaltung. Zum Beispiel besteht die Einstellungsverzögerungsschaltung aus vier Interpolatoren, und die maximale Verzögerungszeit der Interpolatoren ist auf einen Wert, ein Viertel (90°) des Zyklus des Referenztaktsignals, festgelegt oder eingestellt. In diesem Fall besteht die Hauptverzögerungsschaltung aus fünf Interpolatoren mit dem Bereich einer Phaseneinstellung bei 450°. Aus diesem Grund können die beiden Interpolatoren an beiden Seiten der Hauptverzögerungsschaltung in der gleichen Phasenzone (z. B. 0–90°) genutzt werden. Wenn die Phaseneinstellung von 350° auf 370 (= 10)° vorgenommen wird, kann folglich z. B. der Interpolator an einer Seite die Einstellung vornehmen, während der Interpolator an der anderen Seite sich auf eine Einstellung vorbereitet, wodurch das sanfte Umschalten der Interpolatoren ermöglicht wird.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung können, wenn die Einstellungsverzögerungsschaltung die Verzögerungszeit gleich einem Zyklus des Referenztaktsignals eingestellt, die Interpolatoren an beiden Seiten der Hauptverzögerungsschaltung in der gleichen Pha senzone (z. B. 0–90°) verwendet werden. Folglich werden die Interpolatoren wie oben erwähnt sanft umgeschaltet.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung wird die Phaseneinstellung durch die Steuerschaltung vorzugsweise durchgeführt, nachdem die Einstellungsschaltung die maximale Verzögerungszeit einstellt, d. h. nach Festlegen oder Einstellen der maximalen Verzögerungszeit der Hauptverzögerungsschaltung und der Subverzögerungsschaltung. Dies verhindert das Auftreten von Zittern oder Jitter-Ereignissen des verzögerten Taktsignals, das durch die Einstellungsschaltung beeinflusst wird.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung stellt die Steuerschaltung die Phase des internen Taktsignals gemäß dem Vergleichsergebnis vom Phasenkomparator am Beginn eines Phasenvergleichs vorzugsweise ungefähr oder grob ein. Nachdem die Zeit, die der Phasendifferenz zwischen dem verzögerten Taktsignal und dem Referenztaktsignal entspricht, gleich der maximalen Verzögerungszeit der Interpolatoren oder kürzer wird, liefert die Steuerschaltung vorzugsweise die Verhältnisinformation an die Phaseneinstellungsschaltung gemäß dem Vergleichsergebnis vom Phasenkomparator, um so die Phase des internen Taktsignals genau oder fein einzustellen. Ein separates Durchführen der Grob- und der Feinphaseneinstellungen am internen Taktsignal ermöglicht es, dass die Phase des verzögerten Taktsignals bei einer kleinen Anzahl von Malen von Phasenvergleichen mit der Phase des Referenztaktsignals übereinstimmt.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung beurteilt die Steuerschaltung vorzugsweise, dass die Phasendifferenz zwischen dem Referenztaktsignal und dem internen Taktsignal gleich der maximalen Verzögerungszeit der Interpolatoren oder kürzer ist, basierend auf der Umkehrung der Phasen des Referenztaktsignals und des internen Taktsignals. Die Phaseneinstellungsschaltung beginnt dann die Fein-Einstellung. Es ist möglich, die Umkehrung der Phasen durch eine einfache Schaltung wie z. B. ein Latch einfach zu beurteilen, wodurch die Größe der Schaltung reduziert werden kann.
In einer die vorliegende Erfindung verkörpernden integrierten Halbleiterschaltung verzögern, wenn die Verhältnisinformation vorzugsweise beim zentra len Wert festgelegt oder eingestellt ist, alle Interpolatoren, die zur Phaseneinstellungsschaltung umgeschaltet werden können, das Referenztaktsignal um den gleichen Zeitbetrag. Dies gleicht die Phasenvariation des internen Taktsignals aus, wenn die Interpolatoren zur Phaseneinstellungsschaltung umgeschaltet werden.
Nun wird beispielhaft auf die beiliegenden Zeichnungen verwiesen, in denen:
1 ein Blockdiagramm ist, das eine früher vorgeschlagene integrierte Halbleiterschaltung zeigt;
2 ein Flußdiagramm ist, das die Steuerung für die Phaseneinstellung an einem Taktsignal von 1 zeigt;
3 ein Zeitlagendiagramm ist, das Signale in der Phaseneinstellung in 2 zeigt;
4 ein Blockdiagramm ist, das das Grundprinzip der ersten bis dritten Ausführungsformen zeigt;
5 ein Blockdiagramm ist, das das Grundprinzip einer vierten Ausführungsform zeigt;
6 ein Blockdiagramm ist, das die Taktsteuereinheit in der ersten Ausführungsform zeigt;
7 ein Blockdiagramm ist, das den Generator für einen verzögerten Takt in 6 zeigt;
8 ein Schaltungsdiagramm ist, das einen Interpolator in 7 zeigt;
9 ein Schaltungsdiagramm ist, das einen Schaltteil in 7 zeigt;
10 ein Schaltungsdiagramm ist, das das Schieberegister in 7 zeigt;
11 ein Zeitlagendiagramm ist, das die Eingangswellenform und die Ausgangswellenformen der Interpolatoren zeigt;
12 ein Blockdiagramm ist, das die Phasenvergleichseinheit in 5 zeigt;
13 ein Blockdiagramm ist, das den ersten Teiler und den zweiten Teiler in 12 zeigt;
14 ein Schaltungsdiagramm ist, das einen Frequenzteiler in 13 zeigt;
15 ein Zeitlagendiagramm ist, das die Grundoperationen des Frequenzteilers in 14 zeigt;
16 ein Zeitlagendiagramm ist, das die Grundoperationen des Frequenzteilers in 14 zeigt;
17 ein Schaltungsdiagramm ist, das den Phasenkomparator in 12 zeigt;
18 ein Schaltungsdiagramm ist, das die Grob/Fein-Steuereinheit in 6 zeigt;
19 ein Steuerzustandsdiagramm ist, das die Operationen der kombinatorischen Schaltung in 18 zeigt;
20 Blockdiagramm ist, das die Grobsteuerschaltung in 6 zeigt;
21 ein Schaltungsdiagramm ist, das den Grob-Controller in 20 zeigt;
22 ein Steuerungszustandsdiagramm ist, das die Operationen der kombinatorischen Schaltungen in 21 zeigt;
23 ein Zeitlagendiagramm ist, das einen Überblick der Operationen des Grob-Controllers in 20 zeigt;
24 ein Schaltungsdiagramm ist, das das Latch für eine Grob-Shift in 20 zeigt;
25 ein Schaltungsdiagramm ist, das das Latch für die Shift-Richtung in 20 zeigt;
26 ein Blockdiagramm ist, das die Feinsteuereinheit in 6 zeigt;
27 ein Schaltungsdiagramm ist, das den Fein-Controller in 26 zeigt;
28 ein Steuerungszustandsdiagramm ist, das die Operationen des Fein-Controllers in 27 zeigt;
29 ein Flussdiagramm ist, das die Steuerung für die Phaseneinstellung in der ersten Ausführungsform zeigt;
30 ein Flussdiagramm ist, das die Steuerung für die Anfangskonfiguration und die anfängliche Grob-Einstellung der Phaseneinstellung in der ersten Ausführungsform zeigt;
31 ein Flußdiagramm ist, das die Steuerung für die anfängliche Fein-Einstellung in der ersten Ausführungsform zeigt;
32 ein Flussdiagramm ist, das die Steuerung für die anfängliche Fein-Einstellung in der ersten Ausführungsform zeigt;
33 ein Flussdiagramm ist, das sie Steuerung für die Grob/Fein-Einstellung in der ersten Ausführungsform zeigt;
34 ein Flussdiagramm ist, das die Steuerung für die Grob/Fein-Einstellung der ersten Ausführungsform zeigt;
35 ein Zeitlagendiagramm ist, das die Operation des Startsignalgenerators in 6 zeigt;
36 ein Zeitlagendiagramm ist, das die Zustände der jeweiligen Taktsignale in der Phasenvergleichseinheit in 12 zeigt;
37 ein erläuterndes Diagramm ist, das die Zustände der Interpolatoren nach der Anfangskonfiguration in der ersten Ausführungsform zeigt;
38 ein erläuterndes Diagramm ist, das einen Überblick der Schaltsteuerung an den Interpolatoren bei der anfänglichen Grob-Einstellung in der ersten Ausführungsform zeigt;
39 ein erläuterndes Diagramm ist, das die Variationen der internen Taktsignale zeigt, die sich aus den Anfangswerten des Binärzählers bei der anfänglichen Grob-Einstellung in der ersten Ausführungsform ergeben;
40 ein erläuterndes Diagramm ist, das einen Überblick der anfänglichen Fein-Einstellungen der ersten Ausführungsform zeigt;
41 ein Blockdiagramm ist, das die Taktsteuereinheit in der zweiten Ausführungsform zeigt;
42 ein Blockdiagramm ist, das die Phasenvergleichseinheit in 41 zeigt;
43 ein Schaltungsdiagramm ist, das den Fein-Phasenkomparator in 42 zeigt;
44 ein Schaltungsdiagramm ist, das den Grob-Phasenkomparator in 42 zeigt;
45 ein Zeitlagendiagramm ist, das die Operation des Grob-Phasenkomparators in der zweiten Ausführungsform zeigt;
46 ein Schaltungsdiagramm ist, die Grob/Fein-Steuereinheit in 41 zeigt;
47 ein Schaltungsdiagramm ist, das die Grobsteuereinheit in 41 zeigt;
48 ein Schaltungsdiagramm ist, das den Grob-Controller in 47 zeigt;
49 ein Steuerzustandsdiagramm ist, das die Operationen der kombinatorischen Schaltungen in 48 zeigt;
50 ein Flussdiagramm ist, das die Steuerung für die Phaseneinstellung in der zweiten Ausführungsform zeigt;
51 ein Blockdiagramm ist, das den ersten Teiler in der dritten Ausführungsform zeigt;
52 ein Zeitlagendiagramm ist, das die Operationen des ersten und zweiten Teilers am Beginn der Phaseneinstellung in der dritten Ausführungsform zeigt;
53 ein Blockdiagramm ist, das die Taktsteuereinheit in der vierten Ausführungsform zeigt;
54 ein Blockdiagramm ist, das die Verzögerungssteuerschaltung in 53 zeigt;
55 ein Blockdiagramm ist, das die Initialisierungsschaltung in 53 zeigt;
56 ein Schaltungsdiagramm ist, das einen Interpolator in den 54 und 55 zeigt;
57 ein Schaltungsdiagramm ist, das den Feinzähler in 53 zeigt;
58 ein Zeitlagendiagramm ist, das die Operation des Feinzählers in 57 zeigt;
59 ein Schaltungsdiagramm ist, das ein Flipflop in 57 zeigt;
60 ein Zeitlagendiagramm ist, das die Operation des Flipflop in 57 zeigt;
61 ein Blockdiagramm ist, das den D/A-Wandler in 53 zeigt;
62 ein Schaltungsdiagramm ist, das einen D/A-Wandler in 61 zeigt;
63 ein Zeitlagendiagramm ist, das die Operation des D/A-Wandlers in 62 zeigt;
64 ein erläuterndes Diagramm ist, das die Beziehung zwischen der Ausgangsspannung des D/A-Wandlers in 62 und der Verzögerungszeit einer Interpolators zeigt;
65 ein Schaltungsdiagramm ist, das den zweiten Selektor in 53 zeigt;
66 ein Schaltungsdiagramm ist, das die Wechsel- oder Umschaltschaltung und den ersten Selektor in 53 zeigt;
67 ein erläuterndes Diagramm ist, das einen Überblick über die Operationen der Umschaltschaltung und des ersten Selektors in 53 zeigt;
68 ein erläuterndes Diagramm ist, das die Zustände der Interpolatoren in 54 zeigt;
69 ein anderes erläuterndes Diagramm ist, das die Zustände der Interpolatoren in 54 zeigt;
70 ein Flussdiagramm ist, das die Steuerung für die Phaseneinstellung in der vierten Ausführungsform zeigt;
71 ein erläuterndes Diagramm ist, das ein Beispiel der Phaseneinstellung in der vierten Ausführungsform zeigt;
72 ein Schaltungsdiagramm ist, das ein anderes Beispiel des Interpolators zeigt;
73 ein Schaltungsdiagramm ist, das ein weiteres Beispiel des Interpolators und des Puffers zeigt; und
74 ein Schaltungsdiagramm ist, das ein weiteres Beispiel des Interpolators und des Puffers zeigt.
4 ist ein Blockdiagramm, das das Grundprinzip der ersten bis dritten Ausführungsformen zeigt, die später beschrieben werden sollen.
Die die vorliegende Erfindung verkörpernde Verzögerungsschaltung 300 umfasst mehrere Interpolatoren 300a, die in Kaskade verbunden sind. Jeder der Interpolatoren 300a empfängt ein Referenztaktsignal und das vom Interpolator 300a bei der vorherigen Stufe abgegebene Taktsignal. Einer der Interpolatoren 300a arbeitet als Phaseneinstellungsschaltung zum Erzeugen eines Taktsignals mit einer Phase, so dass dessen Übergangsflanke zwischen der Übergangsflanke des Referenztaktsignals und der Übergangsflanke des Taktsignals liegt. Eine vorbestimmte Anzahl Interpolatoren 300a nach der Phaseneinstel lungschaltung arbeiten als Verzögerungsstufen, um Taktsignale zu erzeugen, die gegenüber den von den vorhergehenden Interpolatoren abgegebenen Taktsignalen um eine vorbestimmte Zeit verzögert sind. Ein verzögertes Taktsignal wird somit erzeugt, wobei es gegenüber dem Referenztaktsignal um eine vorbestimmte Zeit verzögert ist oder nacheilt.
Ein Phasenkomparator 302 vergleicht die Phasen des Referenztaktsignals und des verzögerten Taktsignals. Eine Steuerschaltung 304 führt eine Steuerung durch, um eine Verhältnisinformation an die jeweiligen Interpolatoren 300a basierend auf dem Vergleichsergebnis vom Phasenkomparator zu liefern, so dass die Phase des Referenztaktsignals mit der Phase des verzögerten Taktsignals übereinstimmt.
Außerdem stellt die Steuerschaltung 304 das verzögerte Taktsignal am Beginn des Phasenvergleichs basierend auf dem Vergleichsergebnis vom Phasenkomparator 302 in der Phase grob ein. Nachdem die Phasendifferenz zwischen dem verzögerten Taktsignal und dem Referenztaktsignal gleich der Verzögerungszeit der Verzögerungsschaltungen 300a, die als die Verzögerungsstufen arbeiten, oder kürzer wird, liefert die Steuerschaltung 304 eine Verhältnisinformation an die Phaseneinstellungsschaltung basierend auf dem Vergleichsergebnis vom Phasenkomparator 302, dadurch das verzögerte Taktsignal in der Phase genau oder fein einstellend.
5 ist ein Blockdiagramm, das das Grundprinzip einer vierten Ausführungsform zeigt, die später beschrieben wird.
Die integrierte Halbleiterschaltung fasst eine Hauptverzögerungsschaltung 310, eine Subverzögerungsschaltung 312, eine Auswahlschaltung 314, einen Phasenkomparator 316 und eine Steuerschaltung 318.
Die Hauptverzögerungsschaltung 310 umfasst mehrere Interpolatoren 300a, die in Kaskade verbunden sind. Jeder der Interpolatoren 300a empfängt ein Referenztaktsignal und das vom vorhergehenden Interpolator 300a abgegebene Taktsignal. Einer der Interpolatoren 300a arbeitet als eine Phaseneinstellungsschaltung, um ein Taktsignal mit einer Phase zu erzeugen, so dass dessen Übergangsflanke zwischen der Übergangsflanke des Referenztaktsignals und der Übergangsflanke des Taktsignals liegt. Eine vorbestimmte Anzahl Interpolatoren 300a nach der Phaseneinstellungsschaltung arbeitet als Verzögerungsstu fen, um Taktsignale zu erzeugen, die um eine vorbestimmte Zeit den von den vorher gehenden Stufen abgegeben Taktsignalen nacheilen. Die Hauptverzögerungsschaltung 310 erzeugt somit ein verzögertes Taktsignal, das dem Referenztaktsignal um eine vorbestimmte Zeit nacheilt.
Die Subverzögerungsschaltung 312 hat einen Interpolator 312a, um ein Taktsignal mit einer Phase zu erzeugen, so dass dessen Übergangsflanke zwischen der Übergangsflanke des Referenztaktes und der Übergangsflanke eines Taktsignals liegt, gemäß einer Verhältnisinformation.
Die Auswahlschaltung 314 gibt irgendeines der verzögerten Taktsignale, die von der Hauptverzögerungsschaltung 310 und der Subverzögerungsschaltung 312 abgegeben werden, als ein internes Taktsignal ab. Außerdem wählt die Auswahlschaltung 314 das von der Subverzögerungsschaltung 312 abgegebene verzögerte Taktsignal aus, wenn ein vorbestimmter Interpolator 300a vor oder nach der Hauptverzögerungsschaltung 310 als die Phaseneinstellungsschaltung arbeitet.
Der Phasenkomparator 316 vergleicht die Phasen des Referenztaktsignals und des internen Taktsignals. Die Steuerschaltung 318 führt eine Steuerung durch, um eine Verhältnisinformation an die jeweiligen Interpolatoren 300a und 312a zu liefern, basierend auf dem Vergleichsergebnis vom Phasenkomparator 316, so dass das Referenztaktsignal und das verzögerte Taktsignal im der Phase miteinander übereinstimmen.
Die integrierte Halbleiterschaltung umfasst auch eine Einstellungsverzögerungsschaltung 320 und eine Einstellungsschaltung 322. Die Einstellungsverzögerungsschaltung 320 umfasst mehrere Interpolatoren 320a, die in Kaskade verbunden sind. Die Einstellungsschaltung 322 stellt die Interpolatoren 320a in der Einstellungsverzögerungsschaltung 320 so ein, dass die maximale Verzögerungszeit der jeweiligen Interpolatoren 300a und 312a in der Hauptverzögerungsschaltung 310 und der Subverzögerungsschaltung 312 ein Wert wird, der ein Bruchteil eines Ganzzahligen des Zyklus des Referenztaktsignals ist.
Nun wird die erste Ausführungsform der Verzögerungsschaltung und der integrierten Halbleiterschaltung gemäß der vorliegenden Erfindung beschrieben.
Die Verzögerungsschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung ist als eine integrierte Halbleiterschaltung ausgebildet. Die integrierte Halbleiterschaltung ist z. B. als ein DDR-SDRAM auf einem Siliziumsubstrat unter Verwendung der CMOS-Prozesstechnologie ausgebildet. Wie gewöhnliche Halbleiterspeicher hat der DDR-SDRAM eine Speicherkerneinheit und eine Peripherieschaltungseinheit. In den Speicherkerneinheiten sind Speicherzellen-Arrays mit mehreren Speicherzellen, Leseverstärkern und dergleichen ausgebildet. Dieser DDR-SDRAM hat die Funktion, die aus den Speicherzellen gelesenen Datensignale synchron mit den Anstiegen komplementärer Taktsignale, die von außen geliefert werden, abzugeben.
6 zeigt eine Taktsteuereinheit 30 in dem DDR-SDRAM.
Die Taktsteuereinheit 30 umfasst einen Startsignalgenerator 32, Taktpuffer 34a und 34b, einen Generator 37 für einen verzögerten Takt, Puffer 42 und 44, eine Phasenvergleichseinheit 46, eine Grob/Fein-Steuereinheit 48, eine Grobsteuereinheit 51, eine Feinsteuereinheit 52 und einen D/A-Wandler 53. Die Grob/Fein-Steuereinheit 48, Grobsteuereinheit 51, Feinsteuereinheit 52 und der D/A-Wandler 53 entsprechen der in 4 gezeigten Steuerschaltung 304.
Der Startsignalgenerator 32 empfängt die Deaktivierung eines Rücksetz- oder Reset-Signals /RESET, das im Chip im Fall z. B. des Einschaltens des Stroms und der Freigabe aus einem Modus einer eigenständigen Auffrischung und setzt zu einem vorbestimmten Zeitpunkt das Startsignal STT auf einen hohen Pegel um.
Die Taktpuffer 34a und 34b bestehen aus differentiellen Stromspiegelverstärkern. Die Taktpuffer 34a und 34b empfangen Taktsignale CLK und /CLK und geben interne Taktsignale CLK-K bzw. /CLK-K ab. Die Taktsignale CLK und /CLK entsprechen dem Referenztaktsignal. Die Bezeichnung "/", die im Taktsignal /CLK verwendet wird, gibt die logische Inversion bezüglich des Taktsignals CLK an.
Der Generator 37 für einen verzögerten Takt empfängt das interne Taktsignal CLK-K und /CLK-K, Steuersignale A, B, C und D (die im folgenden auch als Steuersignale A–D abgekürzt werden können) und das Startsignal STT, wird mit Steuerspannungen V1 und V2 versorgt, und gibt interne Taktsignale CLK1 und /CLK1 ab.
Die Puffer 42 und 44 sind Schaltungen, um die Signalwellenformen der internen Taktsignale CLK1 und /CLK1 zu formen, die vom Generator 37 für einen verzögerten Takt abgegeben werden, und das Ergebnis als interne Taktsignale CLKI bzw. /CLKI abzugeben. Die internen Taktsignale CLKI und /CLKI werden an (nicht dargestellte) Ausgabepuffer geliefert, um die Ausgabe von Datensignalen zu steuern.
Die Phasenvergleichseinheit 46 empfängt das Startsignal STT und die internen Taktsignale CLK-K und CLKI, vergleicht die Phasen der internen Taktsignale CLK-K und CLKI und gibt ein Vergleichsergebnissignal COMP und ein Zeitlagensignal TIM ab.
Die Grob/Fein-Steuereinheit 48 empfängt: das Vergleichsergebnissignal COMP; das Zeitlagensignal TIM; ein Maximumsignal MAX und ein Minimumsignal MIN von der Feinsteuereinheit 52; ein Grob-Shift-Ordnungs- oder -Reihenfolgesignal RSO und ein Grob-Shift-Richtungssignal RSD von der Grobsteuereinheit 51; und das Startsignal STT. Die Grob/Fein-Steuereinheit 48 gibt ein Grob-Freigabesignal REN, ein Fein-Freigabesignal FEN und ein Grob-Einrastsignal RLON ab.
Die Grobsteuereinheit 51 empfängt das Grob-Freigabesignal REN, das Grob-Einrastsignal RLON, das Maximumsignal MAX, das Minimumsignal MIN und das Startsignal STT und gibt das Grob-Shift-Richtungssignal RSD, das Grob-Shift-Reihenfolgesignal RSO und die Steuersignale A–D ab.
Die Feinsteuereinheit 52 empfängt das Vergleichsergebnissignal COMP, das Fein-Freigabesignal FEN, das Grob-Shift-Reihenfolgesignal RSO und das Startsignal STT und gibt das Maximumsignal MAX, das Minimumsignal MIN und Zählersignale CNT3-CNT0 ab. Im folgenden kann auf die Werte der Zählersignale CNT3-CNT0 auch als ein Zählerwert verwiesen werden.
Der D/A-Wandler 53 empfängt 4-Bit-Zählersignale CNT3-CNT0, erzeugt die Steuerspannung V1 gemäß dem empfangenen Zählerwert und erzeugt die Steuerspannung V2 gemäß den invertierten Daten des empfangenen Zählerwertes.
7 zeigt die Einzelheiten des Generators 37 für einen verzögerten Takt.
Der Generator 37 für einen verzögerten Takt umfasst eine Verzögerungsschaltung 55, eine Umschaltschaltung 59 und ein Schieberegister 63.
Die Verzögerungsschaltung 55 weist mehrere Inpolatoren 39-1, 39-2, ... und 39-n auf. Die Interpolatoren 39-1, 39-2, ... und 39-n haben Eingangsan schlüsse IN1, /IN1, IN2 und /IN2, einen Freigabeanschluß EN, Steueranschlüsse α und β und Ausgabeanschlüsse OUT und /OUT.
Die Interpolatoren 39 in den ungeradzahlig numerierten Stufen von der Ausgabeseite empfangen die internen Taktsignale CLK-K und /CLK-K an ihren Eingangsanschlüssen IN1 bzw. /IN1 und empfangen an ihren Eingangsanschlüssen IN2 und /IN2 die Ausgaben (z. B. CLK2 und /CLK2) von den Interpolatoren 39 in den vorherigen Stufen. Die Interpolatoren 39 in den geradzahlig numerierten Stufen von der Ausgabeseite empfangen an ihren Eingangsanschlüssen IN2 bzw. /IN2 die internen Taktsignale CLK-K und /CLK-K und empfangen an ihren Eingangsanschlüssen IN1 und /IN1 die Ausgaben (z. B. CLK3 und /CLK3) von den Interpolatoren 39 in den vorherigen Stufen. Die Eingangsanschlüsse IN1 und /IN1 des Interpolators 39-n in der Anfangsstufe sind mit einer Erdungsleitung VSS verbunden. Der Interpolator 39-1 in der Endstufe gibt die internen Taktsignale CLK1 und /CLK1 ab.
Die Interpolatoren 39-2, 39-3, ... und 39-n empfangen ebenfalls Freigabesignale E2, E3 und En, die vom Schieberegister 63 abgegeben werden, an den jeweiligen Freigabeanschlüssen und werden mit den Steuerspannungen α und β versorgt, die von der Umschaltschaltung 59 an den jeweiligen Steueranschlüssen α und β abgegeben werden.
Man beachte, daß die internen Taktsignale (z. B. CLK2 und /CLK2), die von den jeweiligen Interpolatoren 39 abgegeben werden, nicht zu den vorhergehenden Interpolatoren 39 rückgekoppelt werden.
Die Umschaltschaltung 59 umfaßt Schaltteile 61-1, 61-2, ... und 61-n, die den Interpolatoren 39-1, 39-2, ... bzw. 39-n in der Verzögerungsschaltung 58 entsprechen. Die einzelnen Schaltteile 61 werden mit den gleichen Steuerspannungen V1, V2, VMAX und VMIN versorgt. Die Steuerspannungen VMAX und VMIN sind hier mit der maximalen Spannung und der minimalen Spannung identisch, die der D/A-Wandler 53 abgibt. Die Steuerspannungen VMAX und VMIN werden durch einen nicht dargestellten Spannungsgenerator erzeugt. Die Schaltteile 61-1, 61-2, ... und 61-n empfangen auch Schaltsignale, X1, Y1 und Z1, Schaltsignale X2, Y2 und Z2, ... bzw. Schaltsignale Xn, Yn und Zn.
Die Schaltteile 61-1, 61-2, ... und 61-n geben die Steuerspannungen α und β an die Interpolatoren 39-1, 39-2, ... bzw. 39-n ab.
Das Schieberegister 63 empfängt Steuersignale A–D und das Startsignal STT und gibt die Freigabesignale E2, E2, ... und En und die Schaltsignale X1, Y1, Z1, X2, Y2, Z2, ..., Xn, Yn und Zn ab.
8 zeigt die Einzelheiten der Interpolatoren 39.
Ein Interpolator 39 besteht aus zwei differentiellen Verstärkern, um die Eingangssignale IN1 und /IN1 (oder IN2 und /IN2) zu empfangen und die Ausgangssignale OUT und /OUT abzugeben. Jeder der differentiellen Verstärker umfasst: eine Konstantstromquelle 39a, die aus einer Stromspiegelschaltung oder dergleichen besteht; nMOSs 39b, um das Eingangssignal IN1, /IN1, IN2 oder /IN2 zu empfangen; und einen nMOS 39c, um die nMOSs 39b mit der Erdungsleitung VSS zu verbinden. Die Steuerspannung β wird an das Gate des nMOS 39c entsprechend den Eingangssignalen IN1 und /IN1 angelegt. Die Steuerspannung α wird an das Gate des nMOS 39c entsprechend den Eingangssignalen IN2 und /IN2 angelegt. Übrigens wird auf die mit den Steuerspannungen α und β versorgten Anschlüsse auch als Steueranschlüsse α und β verwiesen.
9 zeigt jeden der Schaltteile 61 in der Umschaltschaltung 59.
Ein Schaltteil 61 umfaßt: ein ersten Schaltteil 61a, der mit der Steuerspannung VMIN, V1 und VMAX versorgt wird und eine von ihnen als die Steuerspannung α abgibt; und einen zweiten Schaltteil 61b, der mit der Steuerspannung VMIN, V2 und VMAX versorgt wird und eine von ihnen als die Steuerspannung β abgibt. Der erste Schaltteil 61a und der zweite Schaltteil 61b bestehen aus drei Schaltern 73, die jeweils bestehen aus: einem CMOS-Übertragungsgate 73a, das gebildet wird, indem die Sources und Drains eines pMOS und eines nMOS verbunden werden; und einem Inverter 73b, der mit dem pMOS des CMOS-Übertragungsgates 71 verbunden ist. In der folgenden Beschreibung wird übrigens auf die Anschlüsse, um die Steuerspannungen α und β abzugeben, als die Steueranschlüsse α und β verwiesen.
Im ersten Schaltteil 61a wird der mit der Steuerspannung VMIN versorgte Schalter 73 durch ein Schaltsignal X gesteuert, wird der mit der Steuerspannung V1 versorgte Schalter 73 durch ein Schaltsignal Y gesteuert, und der Schalter 73, der mit der Steuerspannung VMAX versorgt wird, wird durch ein Schaltsignal Z gesteuert.
Im zweiten Schaltteil wird der mit der Steuerspannung VMIN versorgte Schalter 73 durch das Schaltsignal Z gesteuert, wird der mit der Steuerspannung V2 versorgte Schalter 73 durch das Schaltsignal Y gesteuert, und der mit der Steuerspannung VMAX versorgte Schalter 73 wird durch das Schaltsignal X versorgt.
Die Ausgangsanschlüsse der jeweiligen Schalter 73 im ersten Schaltteil 61a sind miteinander verbunden. Die Ausgangsanschlüsse der jeweiligen Schalter 73 im zweiten Schaltteil 61b sind miteinander verbunden.
10 zeigt Teile des Schieberegisters 63.
Das Schieberegister 63 umfasst mehrere Steuerschaltungen 67-1, 67-2, ... und Steuerschaltungen 69-1, 69-2, ... entsprechend den Schaltteilen 61-1, 61-2, in der in 7 dargestellten Umschaltschaltung 59.
Jede der Steuerschaltungen 67 weist ein NAND-Gatter 67b mit zwei Eingängen, einen Inverter 67c und nMOSs 67d, 67e, 67f und 67g auf. Die Eingänge des NAND-Gatters 66b werden mit dem Startsignal STT und der Ausgabe des Inverters 67c versorgt. Über die Ausgänge der NAND-Gatter 67b werden die Freigabesignale E2, E3, ... und En abgegeben. Der Ausgang des Inverters 67c ist mit einem Eingang des NAND-Gatters 67b, dem Drain des nMOS 67f, dem Gate des nMOS 67e, der in der benachbarten Steuerschaltung 67 auf der nachfolgenden Stufe (der rechten Seite in 10) vorgesehen ist, und einer Steuerschaltung 69 verbunden.
Die nMOSs 67d und 67e sind in Reihe verbunden, und die Source des nMOS 67e ist mit der Erdungsleitung VSS verbunden. Die nMOSs 67f und 67g sind in Reihe verbunden, und die Source des nMOS 67g ist mit der Erdungsleitung VSS verbunden. Das Gate des nMOS 67e ist mit dem Ausgang des Inverters 67c verbunden, der in der benachbarten Steuerschaltung 67 auf der vorherigen Stufe (der linken Seite in 10) vorgesehen ist. Das Gate des nMOS 67g ist mit dem Ausgang des NAND-Gatters 67b verbunden, das in der benachbarten Steuerschaltung 67 auf der nachfolgenden Stufe vorgesehen ist. Das Gate des nMOS 67g in der Steuerschaltung 67 bei der Endstufe ist mit einer Stromversorgungsleitung VDD verbunden.
An die Gates der nMOSs 67d und 67f werden die Steuersignale A bzw. C und Steuersignale B bzw. D angelegt. Das heißt, die benachbarten Steuerschal tungen 67 werden abwechselnd mit den Steuersignalen A, C und den Steuersignalen B, D versorgt.
Übrigens hat jede der Steuerschaltungen 69 ein NAND-Gatter 69a mit zwei Eingängen, NOR-Gatter 69b und 69c mit zwei Eingängen und Inverter 69d, 69e und 69f.
Die Eingänge des NAND-Gatters 69a sind mit dem Ausgang des NAND-Gatters 67b in einer Steuerschaltung 67 und dem Ausgang des Inverters 67c verbunden, der in der benachbarten Steuerschaltung 67 auf der vorherigen Stufe vorgesehen ist. Die Eingänge des NOR-Gatters 69b sind mit dem Ausgang des NAND-Gatters 67b in der Steuerschaltung 67 und über den Inverter 69d dem Ausgang des Inverters 67c verbunden, der in der benachbarten Steuerschaltung 67 auf der vorherigen Stufe vorgesehen ist. Die Eingänge des NOR-Gatters 69c sind mit dem Ausgang des NAND-Gatters 67b über den Inverter 69e und mit dem Ausgang des Inverters 67c verbunden, der in der benachbarten Steuerschaltung 67 auf der vorherigen Stufe vorgesehen ist. Die NAND-Gatter 69a geben die Schaltsignale Y1, Y2, ... über die Inverter 69f ab. Die NOR-Gatter 69b geben die Schaltsignale X1, X2, ... ab. Die NOR-Gatter 69c geben die Schaltsignale Z1, Z2, ... ab.
Die Operationen des Schieberegisters 63 werden mit Verweis auf das Flußdiagramm einer anfänglichen Grob-Einstellung beschrieben, die später diskutiert werden soll (Schritt S6 in 30).
11 zeigt die Eingangswellenformen der an die Interpolatoren 39 gelieferten internen Taktsignale und die Ausgangswellenformen der von den Interpolatoren 39 abgegebenen internen Taktsignale. Für einen korrekten Betrieb der Interpolatoren 39 erfordern die internen Taktsignale CLK-K und CLKn für eine gegenseitige Überdeckung eine Periode T. In dieser Ausführungsform werden durch die Interpolatoren 39 in den vorherigen Stufen und die Taktpuffer 34a und 34b glatte Signale erzeugt.
Zum Beispiel stellt der in 6 gezeigte D/A-Wandler 53 die Steuerspannung V1 und V2 bei Empfang des Zählerwertes "Null" auf die Steuerspannung VMIN bzw. die Steuerspannung VMAX ein. Übrigens empfangen zu dieser Zeit die in 9 gezeigten Schaltteile 61 die hohen Pegel der Schaltsignale Y. Der Interpolator 39-1 bei der ungeradzahlig numerierten Stufe gibt das interne Taktsignal CLK1 bei Empfang der Steuerspannung V1 und V2 an seinen Steueranschlüssen α bzw. β mit nahezu der gleichen Phase wie derjenigen des internen Taktsignals CLK-K ab (11(a)). Der Interpolator 39-2 bei der geradzahlig numerierten Stufe gibt das interne Taktsignal CLK2 mit nahezu der gleichen Phase wie derjenigen des internen Taktsignals CLK3 bei Empfang der Steuerspannungen V1 und V2 an seinen Steueranschlüssen α bzw. β ab (11(b)). Übrigens eilen im tatsächlichen Betrieb die Ausgangswellenformen den Eingangswellenformen um die Ausbreitungsverzögerungszeit der Interpolatoren 39 der Phase nach.
Der D/A-Wandler 53 stellt außerdem die Steuerspannungen V1 und V2 auf 25% und 75% der "Steuerspannung VMAX – der Steuerspannung VMIN" jeweils bei Empfang des Zählerwertes "4" ein. Der Interpolator 39-1 bei der ungeradzahlig numerierten Stufe gibt das interne Taktsignal CLK1 mit einer Phase, die 25% der Phasendifferenz zwischen den internen Taktsignalen CLK2 und CLK-K entspricht, bei Empfang jener Steuerspannungen V1 und V2 an den Steueranschlüssen α und β ab (11(c)). Der Interpolator 39-2 an der geradzahlig numerierten Stufe gibt das interne Taktsignal CLK2 mit einer Phase, die 75% der Phasendifferenz zwischen den internen Taktsignalen CLK3 und CLK-K entspricht, bei Empfang jener Steuerspannungen V1 und V2 an den Steueranschlüssen α und β ab (11(d)).
Desgleichen wird das von jedem Interpolator 39 abgegebene interne Taktsignal durch Ändern des Zählerwertes in 16 mögliche Phasen modifiziert.
12 zeigt die Einzelheiten der Phasenvergleichseinheit 46.
Die Phasenvergleichseinheit 46 umfaßt einen ersten Frequenzteiler 82, einen zweiten Frequenzteiler 84, einen Dummy-Ausgabepuffer 86, einen Dummy-Eingabepuffer 88 und einen Phasenkomparator 90.
Der erste Frequenzteiler 82 empfängt das interne Taktsignal CLK-K und das Startsignal STT und gibt ein Referenztaktsignal REFCLK mit geteilter Frequenz an den Phasenkomparator 90 ab. Der zweite Frequenzteiler 84 empfängt das interne Taktsignal CLKI und das Startsignal STT und gibt ein Taktsignal mit geteilter Frequenz ab. Das durch den zweiten Frequenzteiler 84 geteilte Taktsignal wird an den Dummy-Ausgabepuffer 86 und den Dummy-Eingabepuffer 88 gesendet und dann als ein internes Taktsignal DICLK an den Phasenkomparator 90 abgegeben.
Der Phasenkomparator 90 vergleicht die Phasen des Referenztaktsignals REFCLK und des internen Taktsignal DICLK und gibt das Vergleichsergebnissignal COMP und das Zeitlagensignal TIM ab.
13 zeigt den ersten Frequenzteiler 82 und den zweiten Frequenzteiler 84.
Der erste Frequenzteiler 82 und der zweite Frequenzteiler 84, die aus zwei in Reihe geschalteten Teilern 92 bestehen, sind Schaltungen, um die Frequenz eines Taktsignals auf ein Vierteil zu teilen.
Der erste Frequenzteiler 82 empfängt das interne Taktsignal CLK-K am Eingangsanschluß IN des Teilers 92 in der vorherigen Stufe und gibt das Referenztaktsignal REFCLK vom Ausgangsanschluß OUT des Teilers 92 in der nachfolgenden Stufe ab. Der Ausgangsanschluß OUT des Teilers 92 der vorherigen Stufe ist mit dem Eingangsanschluß IN des Teilers 92 in der nachfolgenden Stufe verbunden. Der Steueranschluß STT1 des Teilers 92 in der vorherigen Stufe und der Steueranschluß STT2 des Teilers 92 in der nachfolgenden Stufe werden mit dem Startsignal STT versorgt. Der Steueranschluß STT2 des Teilers 92 in der vorherigen Stufe und der Steueranschluß STT1 des Teilers 92 in der nachfolgenden Stufe sind mit der Stromversorgungsleitung VDD verbunden.
Der zweite Frequenzteiler 84 empfängt das interne Taktsignal CLKI am Eingangsanschluß IN des Teilers 92 in der vorherigen Stufe und gibt das interne Taktsignal DICLK vom Ausgangsanschluß OUT des Teilers 92 in der nachfolgenden Stufe ab. Der Ausgangsanschluß OUT des Teilers 92 in der vorherigen Stufe ist mit dem Eingangsanschluß IN des Teilers 92 in der nachfolgenden Stufe verbunden. Jeder der Teiler 92 wird mit dem Startsignal am Steueranschluß STT1 versorgt und ist mit der Stromversorgungsleitung VDD am Steueranschluß STT2 verbunden.
14 zeigt die Details der Teiler 92.
Der Teiler 92 umfaßt: ein erstes Latch 94, das aus NAND-Gattern 92a und 92b mit drei Eingängen besteht; ein NAND-Gatter 92c mit vier Eingängen und ein NAND-Gatter 92d mit zwei Eingängen, um den Zustand des ersten Latch 94 zu einem zweiten Latch 96 synchron mit dem Anstieg des Taktsignals zu über tragen, das über den Eingangsanschluß geliefert wird; das zweite Latch 96, das aus NAND-Gattern 92e und 92f mit drei Eingängen besteht; NAND-Gatter 92g und 92h mit zwei Eingängen, um den Zustand des zweiten Latch 96 synchron mit dem Anstieg des über den Eingangsanschluß gelieferten Taktsignals an das erste Latch 94 zu liefern; einen Inverter 92i, um die invertierte Logik des Taktsignals an die NAND-Gatter 92g und 92h zu liefern; einen pMOS 92j und nMOSs 92k, 92l, die in Reihe geschaltet sind, um die Ausgabe des frequenzgeteilten Taktsignals zu steuern; ein Ausgabe-Latch 98, das aus NAND-Gattern 92m und 92n mit zwei Eingängen besteht; und eine Ausgangsschaltung 100, die aus Invertern 92o, 92p und 92q besteht.
Der Ausgang des NAND-Gatters 92a (der Knoten N2) ist mit den Eingängen der NAND-Gatter 92b und 92c verbunden. Der Ausgang des NAND-Gatters 92b (der Knoten N3) ist mit dem Eingang der NAND-Gatter 92a, 92d und dem Gate des nMOS 92k verbunden. Der Ausgang des NAND-Gatters 92c (der Knoten N0) ist mit einem Eingang des NAND-Gatters 92e und dem Gate des pMOS 92j verbunden. Der Ausgang des NAND-Gatters 92d (der Knoten N1) ist mit einem Eingang des NAND-Gatters 92f verbunden. Der Ausgang des NAND-Gatters 92e (der Knoten N7) ist mit den Eingängen der NAND-Gatter 92f und 92g verbunden. Die Ausgabe des NAND-Gatters 92f (der Knoten N8) ist mit den Eingängen der NAND-Gatter 92e und 92h verbunden. Der Ausgang des NAND-Gatters 92g (der Knoten N5) ist mit einem Eingang des NAND-Gatters 92b verbunden. Der Ausgang des NAND-Gatters 92h (der Knoten N6) ist mit einem Eingang des NAND-Gatters 92a verbunden. Der Ausgang des Inverters 92i (der Knoten N4) ist mit den Eingängen der NAND-Gatter 92g und 92h verbunden. Der Ausgang des NAND-Gatters 92m ist mit einem Eingang des NAND-Gatters 92n verbunden. Der Ausgang des NAND-Gatters 92n ist mit einem Eingang des NAND-Gatters 92m und den Drains der Transistoren 92j und 92k verbunden. Übrigens wird die Ausgabe des NAND-Gatters 92n als das Ausgangssignal OUT über die Inverter 92o und 92b und als das Ausgangssignal /OUT über den Inverter 92q abgegeben.
Der Eingangsanschluß IN ist mit den NAND-Gattern 92c und 92d, den Invertern 92i und dem Gate des nMOS 92l verbunden. Der Steueranschluß STT1 ist mit den NAND-Gattern 92b, 92c, 92e und 92m verbunden. Der Steueran schluß STT2 ist mit den NAND-Gattern 92a, 92c, 92f und 92n verbunden. Die Sources der Transistoren 92j und 92l sind mit der Stromversorgungsleitung VDD bzw. der Erdungsleitung VDD verbunden.
15 und 16 zeigen die Basisoperationen des Teilers 92.
15 zeigt die Operationen mit dem auf einen hohen Pegel fixierten Steueranschluß STT2.
In ihren Anfangszuständen werden das NAND-Gatter 92d und der Inverter 92i, die in 14 gezeigt sind, so aktiviert, daß das über den Eingangsanschluß IN gelieferte Taktsignal zu den Knoten N1 und N4 übertragen wird. Ein Liefern eines hohen Pegels an den Steueranschluß STT1 aktiviert die NAND-Gatter 92d und 92f, so daß der Knoten N1 synchron mit dem Anstieg des Taktsignals auf einen niedrigen Pegel gesetzt wird. Der niedrige Pegel des Knotens N1 setzt den Knoten N8 auf einen hohen Pegel um, wodurch der Knoten N7auf einen niedrigen Pegel gesetzt wird (15(a)).
Der hohe Pegel des Knotens N8 aktiviert das NAND-Gatter 92h, so daß der Knoten N6 synchron mit dem Abfall des Taktsignals auf einen niedrigen Pegel gesetzt wird. Der niedrige Pegel des Knotens N6 setzt den Knoten N2 auf einen hohen Pegel um, wodurch der Knoten N3 auf einen niedrigen Pegel gesetzt wird (15(b)).
Der hohe Pegel des Knotens N2 aktiviert das NAND-Gatter 92c, so daß der Knoten N0 synchron mit dem Anstieg des Taktsignals auf einen niedrigen Pegel gesetzt wird. Der niedrige Pegel des Knotens N0 setzt den Knoten N7 auf einen hohen Pegel um, wodurch der Knoten N8 auf einen niedrigen Pegel gesetzt wird (15(c)).
Außerdem schaltet der niedrige Pegel des Knotens N0 den Transistor 92j ein, wodurch der Knoten N9 auf einen hohen Pegel gesetzt wird (15(d)).
Der hohe Pegel des Knotens N7 aktiviert das NAND-Gatter 92g, so daß der Knoten N5 synchron mit dem Abfall des Taktsignals auf einen niedrigen Pegel gesetzt wird. Der niedrige Pegel des Knotens N5 setzt den Knoten N3 auf einen hohen Pegel um, wodurch der Knoten N2 auf einen niedrigen Pegel gesetzt wird (15(e)).
Die oben beschriebenen Operationen werden dann wiederholt, so daß das Taktsignal mit einer Frequenz, die durch Teilen derjenigen des gelieferten Takt signals durch zwei erhalten wird, auf dem Ausgabeknoten, d. h. dem Knoten N9, erzeugt wird.
16 zeigt die Operationen mit dem auf einen hohen Pegel fixierten Steueranschluß STT1.
In ihren Anfangszuständen werden das NAND-Gatter 92h und der Inverter 92i, die in 14 dargestellt sind, so aktiviert, daß das durch den Eingangsanschluß IN gelieferte Taktsignal zu den Knoten N4 und N6 übertragen wird. Liefern eines hohen Pegels an den Steueranschluß STT2 aktiviert das NAND-Gatter 92c, so daß der Knoten N0 synchron mit dem Anstieg des Taktsignals auf einen niedrigen Pegel gesetzt wird. Der niedrige Pegel des Knotens N0 setzt den Knoten N7 auf einen niedrigen Pegel, wodurch der Knoten N8 auf einen hohen Pegel gesetzt wird (16(a)).
Der hohe Pegel des Knotens N8 aktiviert das NAND-Gatter 92g, so daß der Knoten N5 synchron mit dem Abfall des Taktsignals auf einen niedrigen Pegel gesetzt wird. Der niedrige Pegel des Knotens N5 setzt den Knoten N3 auf einen hohen Pegel um, wodurch der Knoten N2 auf einen niedrigen Pegel gesetzt wird (16(b)). Der hohe Pegel des Knotens N3 schaltet den Transistor 92k ein.
Der hohe Pegel des Knotens N3 aktiviert das NAND-Gatter 92d, so daß der Knoten N1 synchron mit dem Anstieg des Taktsignals auf einen niedrigen Pegel gesetzt wird. Der niedrige Pegel des Knotens N1 setzt den Knoten N8 auf einen hohen Pegel, wodurch der Knoten N7 auf einen niedrigen Pegel gesetzt wird (16(c)).
Außerdem wird der Transistor 92l synchron mit dem Anstieg des Taktsignals eingeschaltet, wodurch der Knoten N9 auf einen niedrigen Pegel gesetzt wird (16(d)).
Der hohe Pegel des Knotens N8 aktiviert das NAND-Gatter 92h, so daß der Knoten N6 auf einen niedrigen Pegel gesetzt wird. Der niedrige Pegel des Knotens N6 setzt den Knoten N2 auf einen hohen Pegel, wodurch der Knoten N3 auf einen niedrigen Pegel gesetzt wird (16(e)).
Die oben beschriebenen Operationen werden dann wiederholt, so daß das Taktsignal mit einer Frequenz, die erhalten wird, indem diejenige des zugeführ ten Taktsignals durch zwei geteilt wird, am Ausgangsknoten, d. h. dem Knoten N9, erzeugt wird.
Wie oben beschrieben wurde, wird das Steuersignal STT1 so gesteuert, daß ein frequenzgeteiltes Signal mit einem Anstieg beginnend erzeugt wird, und das Steuersignal STT2 wird so gesteuert, dass ein frequenzgeteiltes Signal mit einem Abfall beginnend erzeugt wird.
17 zeigt die Einzelheiten des Phasenkomparators 90.
Der Phasenkomparator 90 umfaßt einen Impulsgenerator 102, Flipflops 104 und 106 und einen Zeitlagengenerator 108.
Der Impulsgenerator 102 umfaßt: ein NAND-Gatter 102 mit zwei Eingängen, um das interne Taktsignal DICLK und das Referenztaktsignal REFCLK zu empfangen; eine Verzögerungsschaltung 102b, die mit dem Ausgang des NAND-Gatters 102a verbunden ist; und ein NOR-Gatter 102c mit zwei Eingängen, um die Ausgaben des NAND-Gatters 102a und der Verzögerungsschaltung 102b zu empfangen. Die Verzögerungsschaltung 102b umfaßt drei Inverter und dazwischengeschaltete MOS-Kondensatoren. Der Impulsgenerator 102 ist eine Schaltung, um einen hohen Impuls zu erzeugen, wenn sowohl das interne Taktsignal DICLK als auch das Referenztaktsignal REFCLK auf einen hohen Pegel gesetzt werden.
Das Flipflop 104 umfaßt NAND-Gatter 104a und 104b mit zwei Eingängen, deren Ausgänge miteinander rückgekoppelt sind. Die Eingänge der NAND-Gatter 104a und 104b werden mit dem internen Taktsignal DICLK und dem Referenztaktsignal REFCLK versorgt. Das Flipflop 104 ist eine Schaltung, um die Abgabe des einen unter den Taktsignalen DICLK und REFCLK früher ansteigenden auf einen niedrigen Pegel einzustellen.
Das Flipflop 106 umfaßt: NAND-Gatter 106a und 106b mit zwei Eingängen, deren Ausgänge miteinander rückgekoppelt sind; und NAND-Gatter 106c und 106d mit zwei Eingängen, die mit Eingängen der NAND-Gatter 106a und 106b verbunden sind. Je ein Eingang der NAND-Gatter 106c und 106d sind mit dem Ausgang des Impulsgenerators 102 verbunden. Die anderen Eingänge der NAND-Gatter 106c und 106d sind mit den Ausgängen der NAND-Gatter 104a bzw. 104b verbunden. Über den Ausgang des NAND-Gatters 106b wird das Vergleichsergebnissignal COMP abgegeben. Das Flipflop 106 ist eine Schaltung, um das Vergleichsergebnissignal COMP auf einen hohen Pegel zu setzen, wenn das interne Taktsignal DICLK dem Referenztaktsignal REFCLK in der Phase vorauseilt, und das Vergleichsergebnissignal COMP auf einen niedrigen Pegel zu setzen, wenn das interne Taktsignal DICLK hinter dem Referenztaktsignal REFCLK in der Phase nacheilt.
Der Zeitlagengenerator 108 umfaßt: eine Verzögerungsschaltung 108a, die aus einem NAND-Gatter und einem Inverter besteht; ein NAND-Gatter 108b mit zwei Eingängen, um das Referenztaktsignal REFCLK und eine Ausgabe der Verzögerungsschaltung 108a zu empfangen; und Inverter 108c und 108d, die mit dem Ausgang des NAND-Gatters 108b in Reihe geschaltet sind. Über des Ausgang des Inverters 108d wird das Zeitlagensignal TIM abgegeben. Der Zeitlagengenerator 108 ist eine Schaltung, um das Zeitlagensignal TIM zu erzeugen, dessen Anstieg dem Anstieg des Referenztaktsignals REFCLK um die Verzögerungszeit der Verzögerungsschaltung 108 nacheilt.
18 zeigt die Einzelheiten der Grob/Fein-Steuereinheit 48.
Die Grob/Fein-Steuereinheit 48 umfaßt: eine kombinatorische Schaltung 110, die aus NAND-Gattern und Invertern besteht, um das Grob-Freigabesignal REN oder das Fein-Freigabesignal FEN zu aktivieren; eine Verschiebungs- oder Shift-Richtungen haltenden Schaltung 110, um die Information des Signals RSD für eine grobe Shift-Richtung zu halten; eine EOR-Schaltung 114; und einen Lock-in- oder Einrastgenerator 116, um ein Grob-Einrastsignal RLON abzugeben.
Die kombinatorische Schaltung 110 ist eine Schaltung, um das Grob-Freigabesignal REN oder das Fein-Freigabesignal FEN gemäß dem in 19 gezeigten Steuerungszustandsdiagramm zu aktivieren. Zum Beispiel aktiviert die kombinatorische Schaltung 110 das Fein-Freigabesignal FEN synchron mit dem Zeitlagensignal TIM, wenn das Grob-Einrastsignal RLON bei einem niedrigen Pegel liegt. Die kombinatorische Schaltung 110 aktiviert das Grob-Freigabesignal REN synchron mit dem Zeitlagensignal TIM, wenn sowohl das Grob-Einrastsignal RLON, das Grob-Shift-Reihenfolgesignal RSO, das Maximumsignal MAX und das Vergleichsergebnissignal COMP bei einem hohen Pegel liegen.
Die Shift-Richtung-Halteschaltung 112 umfaßt: eine Halteeinheit, die aus CMOS-Übertragungsgates 112a, 112b und Latches 112c, 112d besteht, die ab wechselnd in Reihe geschaltet sind, welche CMOS-Übertragungsgates 112a und 112b jeweils einen pMOS und eine nMOS aufweisen, deren Sources und Drains miteinander verbunden sind, welche Latches 112c und 112d jeweils zwei Inverter aufweisen, deren Eingänge und Ausgänge miteinander verbunden sind; und einen Inverter 112e, um die CMOS-Übertragungsgates 112a und 112b zu steuern. Die CMOS-Übertragungsgates 112a und 112b werden durch das Zeitlagensignal TIM gesteuert. Die Shift-Richtung-Halteschaltung 112 ist eine Schaltung, um das Grob-Shift-Richtungssignal RSD synchron mit dem Anstieg des Zeitlagendiagramms zu akzeptieren und selbiges zu halten.
Die EOR-Schaltung 114 ist eine Schaltung, um die Zustände des aktuellen Grob-Shift-Richtungssignals RSD und des Grob-Shift-Richtungssignals RSD, das von der Shift-Richtung-Halteschaltung 112 einen Takt vorher abgegeben wurde, zu vergleichen.
Der Einrastgenerator 116 umfaßt: ein Flipflop, das aus zwei NOR-Gattern 116a und 116b besteht, deren Ausgänge zueinander rückgekoppelt sind; eine Inverterreihe 116c, die mit einem Eingang des NOR-Gatters 116b verbunden ist; und eine Inverterreihe 116d, die mit dem Ausgang des NOR-Gatters 116b verbunden ist. Ein Eingang des NOR-Gatters 116a ist mit dem Ausgang der EOR-Schaltung 114 verbunden. Der Eingang der Inverterreihe 116c wird mit dem Startsignal STT über zwei Inverter versorgt. Über den Ausgang der Inverterreihe 116d wird das Grob-Einrastsignal RLON abgegeben.
20 zeigt die Einzelheiten der Grobsteuerschaltung 51.
Die Grobsteuerschaltung 51 umfaßt einen Grob-Controller 118, ein Latch 120 für eine Grob-Shift und ein Latch 122 für eine Shift-Richtung.
Der Grob-Controller 118 empfängt das Grob-Einrastsignal RLON, das Grob-Shift-Reihenfolgesignal RSO, das Grob-Freigabesignal REN, das Vergleichsergebnissignal COMP, das Maximumsignal MAX und das Minimumsignal MIN und gibt ein Shift-Informationssignal SINF ab, um einen hohen Impuls bei der Shift-Operation des Schieberegisters 63 zu erzeugen, und die Steuersignale A, B, C und D zum Verschieben des Schieberegisters 63 ab.
Das Latch 120 für eine Grob-Shift empfängt das Startsignal STT und das Shift-Informationssignal SINF und gibt das Grob-Shift-Reihenfolgesignal RSO ab.
Das Latch 122 für eine Shift-Richtung empfängt das Startsignal STT und die Steuersignale A, B, C und D und gibt das Grob-Shift-Richtungssignal RSD ab.
21 zeigt die Einzelheiten des Grob-Controllers 118.
Der Grob-Controller 118 umfaßt: eine kombinatorische Schaltung 126, die aus NAND-Gattern und Invertern besteht; einen Teiler 128; eine Steuerschaltung 130, um die Steuersignale A, B, C und D zu erzeugen, und eine ODER-Schaltung 132 mit vier Eingängen, um das Shift-Informationssignal SINF als Antwort auf den hohen Pegel irgendeines der Steuersignale A, B, C und D zu erzeugen.
Die kombinatorische Schaltung 126 ist eine Schaltung, um ein Vorwärtssignal FW oder ein Rückwärtssignal BW gemäß dem in 22 dargestellten Steuerungszustandsdiagramm zu aktivieren. Die kombinatorische Schaltung 126 aktiviert z. B. das Vorwärtssignal FW, wenn sowohl das Grob-Einrastsignal RLON als auch das Vergleichsergebnissignal COMP bei einem hohen Pegel liegen. Die kombinatorische Schaltung 126 aktiviert das Rückwärtssignal BW, wenn jedes Signal des Grob-Einrastsignals RLON, des Grob-Shift-Reihenfolgesignals RSO, des Maximumsignals MAX und des Vergleichsergebnissignals COMP bei einem hohen Pegel liegt. Die kombinatorische Schaltung 126 deaktiviert sowohl das Vorwärtssignal FW als auch das Rückwärtssignal BW, wenn das Grob-Einrastsignal RLON und das Grob-Shift-Reihenfolgesignal RSO bei einem hohen Pegel und das Maximumsignal MAX und das Minimumsignal MIN bei einem niedrigen Pegel liegen.
Der Teiler 128 wird gebildet, indem zwei Stufen Flipflops in Kaskade geschaltet werden, die jeweils aus acht NAND-Gattern mit zwei Eingängen in Kombination bestehen. Der Teiler 128 ist eine Schaltung, um die Frequenz des Grob-Freigabesignals REN durch zwei zu teilen, um ein gepulstes Signal mit den gleichen hohen Perioden wie denjenigen des Grob-Freigabesignals REN an den Knoten N10 und den Knoten N11 abwechselnd abzugeben.
Die Steuerschaltung 130 weist UND-Gatter 130a, 130b, 130c und 130d auf, die jeweils aus einem NAND-Gatter mit zwei Eingängen und drei Invertern bestehen, die in Kaskade geschaltet sind. Die UND-Schaltung 130a empfängt das gepulste Signal auf dem Knoten N10 und das Rückwärtssignal BW und gibt das Steuersignal D ab. Die UND-Schaltung 130b empfängt das gepulste Signal auf dem Knoten N11 und das Rückwärtssignal BW und gibt das Steuersignal C ab. Die UND-Schaltung 130c empfängt das gepulste Signal auf dem Knoten N10 und das Vorwärtssignal FW und gibt das Steuersignal B ab. Die UND-Schaltung 130d empfängt das gepulste Signal auf dem Knoten N11 und das Rückwärtssignal BW und gibt das Steuersignal A ab.
23 zeigt einen Überblick der Operationszeitlagen für den Grob-Controller 118.
Zu Anfang wird der Fall beschrieben, in dem das Grob-Freigabesignal REN seinen niedrigen Pegel hält.
Der Teiler 128 im Grob-Controller 118, dargestellt in 21, empfängt die niedrigen Pegel des Grob-Freigabesignals REN und setzt die Knoten N10 und N11 auf einen niedrigen Pegel (23(a)). Die Steuerschaltung 130 empfängt die niedrigen Pegel der Knoten N10 und N11 und setzt die Steuersignale A, B, C und D auf einen niedrigen Pegel (23(b)). Das heißt, wenn das Grob-Freigabesignal REN bei einem niedrigen Pegel liegt, werden die Steuersignale A, B, C und D ungeachtet der Pegel des Vorwärtssignals FW und des Rückwärtssignals BW auf einen niedrigen Pegel gesetzt.
Als nächstes wird der Fall beschrieben, in dem das Grob-Freigabesignal REN Taktimpulse erzeugt.
Der Teiler 128 gibt das Taktsignal, das durch Teilen der Frequenz des Grob-Freigabesignals REN durch Zwei erhalten wird, abwechselnd an die Knoten N10 und N11 ab (23(c)). Die Steuerschaltung 130 gibt das hochgepulste Steuersignal A, B, C oder D in Abhängigkeit von den Pegeln der Taktsignale auf den Knoten N10, N11 und dem Vorwärtssignal FW und dem Rückwärtssignal BW von den kombinatorischen Schaltungen 126 ab. Das heißt, wenn das Vorwärtssignal bei einem hohen Pegel liegt und das Rückwärtssignal BW bei einem niedrigem Pegel liegt, setzt die Steuerschaltung 130 das Steuersignal A auf einen hohen Pegel synchron mit dem Taktsignal auf dem Knoten N11 und setzt das Steuersignal B synchron mit dem Taktsignal auf dem Knoten N10 auf einen hohen Pegel (23(d)). Wenn das Vorwärtssignal FW bei einem niedrigen Pegel liegt und das Rückwärtssignal BW bei einem hohen Pegel liegt, setzt die Steuerschaltung 130 das Steuersignal C synchron mit dem Taktsignal auf den Knoten N11 auf einen hohen Pegel und setzt das Steuersignal B synchron mit dem Taktsignal auf dem Knoten N10 auf einen niedrigen Pegel (23(e)).
Die ODER-Schaltung 132 empfängt den hohen Pegel des Steuersignals A, B, C oder D und setzt das Shift-Informationssignal SINF auf einen hohen Pegel (23(f)).
24 zeigt die Einzelzeiten des Latch 120 für eine Grob-Shift.
Das Latch 120 für eine Grob-Shift umfaßt: eine Halteschaltung, die aus CMOS-Übertragungsgates 120a, 120b und Latches 120c, 120d besteht, die abwechselnd in Reihe geschaltet sind, welche CMOS-Übertragungsgates 120a und 120b jeweils einen pMOS und einen nMOS aufweisen, deren Sources und Drains miteinander verbunden sind, welche Latches 120c und 120d jeweils einen Inverter und ein NAND-Gatter mit zwei Eingängen aufweisen, deren Eingänge und Ausgänge miteinander verbunden sind; einen Inverter 120e, um die CMOS-Übertragungsgates 120a und 120b zu steuern; einen Inverter 120f, um die Ausgabe der Halteschaltung in einen Eingang derselben rückzukoppeln; und eine Inverterreihe 120g, um die NAND-Gatter mit zwei Eingängen zu steuern. Über den Ausgang der Halteschaltung wird das Grob-Shift-Reihenfolgesignal RSO abgegeben. Die CMOS-Übertragungsgates 120a und 120b werden durch das Shift-Informationssignal SINF gesteuert. Der Eingang der Inverterreihe 120g wird mit dem Startsignal STT versorgt. Das Latch 120 für eine Grob-Shift ist eine Schaltung, um das Grob-Shift-Reihenfolgesignal RSO synchron mit den Anstiegen des Shift-Informationssignals SINF abwechselnd auf einen hohen Pegel und einen niedrigen Pegel zu setzen.
25 zeigt die Einzelheiten des Latch 122 für eine Shift-Richtung.
Das Latch 122 für eine Shift-Richtung umfaßt: ein Flipflop, das aus NAND-Gattern 122a und 122b mit zwei Eingängen besteht, deren Ausgänge miteinander rückgekoppelt sind; und NOR-Gatter 122c und 122d mit zwei Eingängen, die mit den Eingängen des Flipflop verbunden sind. Die Eingänge des NOR-Gatters 122c werden mit den Steuersignalen C und D versorgt. Die Eingänge des NOR-Gatters 122d werden mit den Steuersignalen A und B versorgt. Über den Ausgang des NOR-Gatters 122b wird das Grob-Shift-Richtungssignal RSD abgegeben. Das Latch 122 für eine Shift-Richtung ist eine Schaltung, um das Grob-Shift-Richtungssignal RSD auf einen niedrigen Pegel zu setzen, wenn die Steuersignale C und D auf einen hohen Pegel eingeschaltet werden, und das Grob-Shift-Richtungssignal RSD auf einen hohen Pegel zu setzen, wenn die Steuersignale A und B auf einen hohen Pegel gesetzt werden.
26 zeigt die Feinsteuereinheit 52.
Die Feinsteuereinheit 52 umfaßt einen Fein-Controller 134, einen Binärzähler 136 und einen Minimum/Maximumdetektor 138.
Der Fein-Controller 134 empfängt das Grob-Shift-Reihenfolgesignal RSO, das Vergleichsergebnissignal COMP und das Fein-Freigabesignal REN und gibt ein Hochzählsignal UP und ein Abwärtszählsignal DOWN ab.
Der Binärzähler 136 inkrementiert seinen eingebauten Zähler bei Empfang des Hochzählsignals UP und dekrementiert den eingebauten Zähler bei Empfang des Abwärtszählsignals DOWN. Der Binärzähler 136, der aus einem 4-Bit-Zähler besteht, gibt die Werte der jeweiligen Bits als die Zählersignale CNT3–CNT0 aus. Das Zählersignal CNT3 entspricht hier dem höchstwertigen Bit.
Der Minimum/Maximumdetektor 138 ist eine Schaltung, um das Maximumsignal MAX abzugeben, wenn der Zählerwert das Maximum erreicht (alle Bits liegen bei einem hohen Pegel), und das Minimumsignal MIN abzugeben, wenn der Zählerwert das Minimum (Null) wird.
27 zeigt die Einzelheiten des Fein-Controllers 134.
Der Fein-Controller 134 weist eine aus NAND-Gattern und Invertern bestehende kombinatorische Schaltung auf. Der Fein-Controller 134 ist eine Schaltung, um das Hochzählsignal UP und das Abwärtszählsignal DOWN gemäß dem in 28 gezeigten Steuerungszustandsdiagramm abzugeben. Das Hochzählsignal UP und das Abwärtszählsignal DOWN deaktivieren z. B., wenn das Fein-Freigabesignal FEN bei einem niedrigen Pegel liegt. Das Hochzählsignal UP wird aktiviert, falls das Freigabesignal FEN, das Grob-Shift-Reihenfolgesignal RSO und das Vergleichsergebnissignal COMP bei einem hohen Pegel liegen, und falls das Fein-Freigabesignal FEN bei einem hohen Pegel liegt und das Grob-Shift-Reihenfolgesignal RSO und das Vergleichsfreigabesignal COMP bei einem niedrigen Pegel liegen. Das Abwärtszählsignal DOWN wird aktiviert, falls das Fein-Freigabesignal FEN und das Grob-Shift-Reihenfolgesignal RSO bei einem hohen Pegel liegen und das Vergleichsergebnissignal COMP bei einem niedrigen Pegel liegt, und falls das Fein-Freigabesignal FEN und das Vergleichsergebnissignal COMP bei einem hohen Pegel liegen und das Grob-Shift-Reihenfolgesignal RSO bei einem niedrigen Pegel liegt.
In der oben beschriebenen integrierten Halbleiterschaltung wird die Phase des internen Taktsignals CLKI wie im folgenden gezeigt eingestellt. Im folgenden werden die Taktsignale einer positiven Logik (CLK-K, CLKI, und dergleichen) beschrieben; daher sind aus der folgenden Beschreibung die Taktsignale einer negativen Logik (/CLK-K, /CLK1 und dergleichen) weggelassen. Die Zeitlagen für die Taktsignale einer negativen Logik sind die gleichen wie diejenigen für die Taktsignale einer positiven Logik mit Ausnahme einer Phasenverschiebung von 180°.
29 ist ein Flußdiagramm, das die Steuerung für die Phaseneinstellung zeigt, die von den oben beschriebenen Schaltungen durchgeführt werden soll. Die Phaseneinstellung wird mit der Freigabe des Reset-Signals /REST gestartet. Der Anfangskonfiguration (30) folgen nacheinander die anfängliche Grob-Einstellung (30), eine anfängliche Fein-Einstellung (31 und 32) und eine Grob/Fein-Einstellung (33 und 34). Die anfängliche Grob-Einstellung und die anfängliche Fein-Einstellung entsprechen der Grob-Einstellung, Grob/Fein-Einstellung entspricht der Fein-Einstellung.
(a) Anfangskonfiguration (30)
Für einen Start werden bei einem Schritt S1 das Schieberegister 63 in dem Generator 37 für einen verzögerten Takt, die Grob/Fein-Steuereinheit 48, das Latch 120 für eine Grob-Shift in der Grob-Steuereinheit 51, der Binärzähler 136 in der Fein-Steuereinheit 52 und der erste und zweite Teiler 82 und 84 in der Phasenvergleichseinheit 46, die in 6 und 7 dargestellt sind und mit dem Startsignal STT versorgt werden, initialisiert.
35 zeigt die Operation des Startsignalgenerators 32.
Nach Empfang der Deaktivierung des Reset-Signals /RESET setzt der Startsignalgenerator 32 das Startsignal STT synchron mit dem Abfallen des internen Taktsignals CLK-K auf einen hohen Pegel. Demgemäß starten am Beginn eines Phasenvergleichs der Generator 37 für einen verzögerten Takt, die Phasenvergleichseinheit 46 und dergleichen ihre Operationen synchron miteinander, so dass der Phasenvergleich immer mit einem vorbestimmten Zustand gestartet wird. Übrigens wird im ersten Frequenzteiler 82 beispielsweise die Hoch pegelperiode des internen Taktsignals CLK-K durch das Startsignal STT maskiert, was das Auftreten eines Risikos oder einer Störung verhindert und Fehlfunktionen am Beginn des Phasenvergleichs vermeidet.
Das Reset-Signal /RESET wird als Antwort auf ein DLL-Startsignal oder ein DLL-Reset-Freigabesignal vom Modenregister, das in der integrierten Halbleiterschaltung implementiert ist, ein Detektiersignal, das angibt, dass die Stromversorgungsspannung auf einen vorbestimmten Wert ansteigt, oder dergleichen deaktiviert.
Als Antwort auf den hohen Pegel des Startsignals STT aktiviert, wird das Schieberegister 63 (10) befähigt, die Steuersignale A, B, C und D zu empfangen. Der Binärzähler 136 (26) in der Feinsteuereinheit 52 empfängt den hohen Pegel des Startsignals STT und stellt den Zähler auf den zentralen Wert C(3 : 0) = (1, 0, 0, 0) ein. Der D/A-Wandler 53 empfängt den Zählerwert (1, 0, 0, 0) und stellt die Steuerspannungen V1 und V2 auf einen Wert ein, der zwischen der Steuerspannung VMAX und der Steuerspannung VMIN liegt. Das heißt, die Steuerspannungen V1 und V2 werden bei der gleichen Sapnnung eingestellt.
Die Grob/Fein-Steuereinheit 48 (18) wird initialisiert, um das Grob-Einrastsignal RLON auf einen niedrigen Pegel einzustellen. Das Latch 120 für eine Grob-Shift wird initialisiert, um das Grob-Shift-Reihenfolgesignal RSO auf einen niedrigen Pegel einzustellen.
Die ersten und zweiten Teiler 82 und 84 (13) empfangen den hohen Pegel des Startsignals STT und aktivieren die jeweiligen Teiler 32.
36 zeigt die Zeitlagen für die einzelnen Taktsignale in der Phasenvergleichseinheit 46.
Der erste Frequenzteiler 82 beginnt, das Referenztaktsignal REFCLK in fünf Takten nach Empfangen des internen Taktsignals CLK-K abzugeben. Der zweite Frequenzteiler 84 beginnt, das frequenzgeteilte Signal in drei Takten nach Empfangen des internen Taktsignals CLKI abzugeben. 36 zeigt den Fall, in dem der Generator 37 für einen verzögerten Takt bei der minimalen Verzögerungszeit eingestellt ist. Das vom zweiten Frequenzteiler 84 abgegebene Signal wird an den Dummy-Ausgabepuffer 86 und den Dummy-Eingabe puffer 88 geliefert, wodurch das interne Taktsignal DICLK, das um die Verzögerungszeit T5 nacheilt, erzeugt wird.
Die Operationen der ersten und zweiten Frequenzteiler 82 und 84 werden synchron mit dem Startsignal STT durchgeführt, so dass die Phaseneinstellung immer mit einer vorbestimmten Phasendifferenz gestartet wird.
Als nächstes wird bei Schritt S2 die Anfangskonfiguration des Generators 37 für einen verzögerten Takt durchgeführt.
Für einen Start arbeitet die in 6 dargestellte Grobsteuereinheit 51 so, dass das Schieberegister 63, das in 10 dargestellt ist, die Pegel als Schaltsignale (X1, Y1, Z1), (X2, Y2, Z2), (X3, Y3, Z3), (X4, Y4, Z4), (X5, Y5, Z5), ... jeweils auf (L, L, H), (L, L, H), (L, H, L), (H, L, L), (H, L, L), ... einstellt. Die Freigabesignale E2, E3, und E4 werden hier auf einen hohen Pegel gesetzt, und die Freigabesignale E5, E6, ... werden auf einen niedrigen Pegel gesetzt. Folglich werden die Interpolatoren 39-1, 39-2, 39-3 und 39-4 aktiviert. Da diejenigen ungenutzten Interpolatoren 39-5, 39-6, ..., 39-n inaktiv sind, wird der Leistungsverbrauch reduziert.
Übrigens kann die Anfangskonfiguration des Generators 37 für einen verzögerten Takt zwangsweise durchgeführt werden, indem eine nicht dargestellte Initialschaltung genutzt wird.
37 zeigt Zustände der einzelnen Interpolatoren 39 nach der anfänglichen Konfiguration.
Die Interpolatoren 39-5, 39-6, ..., 39-n stoppen wie oben beschrieben zu arbeiten. Der Schaltteil 61-4 (7 und 9), der dem Interpolator 39-4 entspricht, empfängt den hohen Pegel des Schaltsignals X4 und gibt die Steuerspannung VMIN und die Steuerspannung VMAX über die Steueranschlüsse α und β ab. Der Interpolator 39-4 wird mit der Steuerspannung VMIN und der Steuerspannung VMAX an den Steueranschlüssen α und β versorgt und gibt ein internes Taktsignal CLK4 ab (37(a)). Das interne Taktsignal CLK eilt hier in der Phase hinter dem internen Taktsignal CLK-K um die Ausbreitungsverzögerungszeit DELAY des Interpolators 39-4 nach. Da der Interpolator 39-5 deaktiviert ist, wird der Eingangsanschluß IN2 des Interpolators 39-4 z. B. mit einem internen Taktsignal CLK5 versorgt, das auf einen niedrigen Pegel fixiert ist. Da der Interpolator 39-6 ebenfalls deaktiviert ist, wird übrigens der Eingangsan schluß IN1 des Interpolators 39-5 beispielsweise mit einem niedrigen Pegel versorgt.
Der Schaltteil 61-3 (7 und 9), der dem Interpolator 39-3 entspricht, empfängt den hohen Pegel des Schaltsignals Y3 und gibt die Steuerspannungen V1 und V2 über die Steueranschlüsse α und β ab. Die Steuerspannungen V1 und V2 sind bei einem Wert zwischen der Steuerspannung VMAX und der Steuerspannung VMIN wie oben beschrieben eingestellt.
Der Interpolator 39-3 wird mit der Steuerspannung V1 und V2 an seinen Steueranschlüssen α und β versorgt und gibt das interne Taktsignal CLK3 mit einer Phase ab, die ungefähr zwischen denjenigen des internen Taktsignals CLK-K, das an seinem Eingangsanschluß IN2 zugeführt wird, und dem internen Taktsignal CLK4 liegt, das an seinem Eingangsanschluß IN1 zugeführt wird (37(b)).
Das Schaltteil 61-2 (7 und 9), der dem Interpolator 39-2 entspricht, empfängt den hohen Pegel des Schaltsignals Z2 und gibt die Steuerspannung VMAX und die Steuerspannung VMIN über die Steueranschlüsse α und β ab. Der Interpolator 39-2 wird mit den Steuerspannungen VMAX und den Steuerspannungen VMIN an den Steueranschlüssen α und β versorgt und gibt das interne Taktsignal CLK2 ab (37(c)). Die Phase des internen Taktsignals CLK2 eilt hier um die Ausbreitungsverzögerungszeit DELAY des Interpolators 39-2 hinter der Phase des internen Taktsignals CLK3 nach. Das heißt, der Interpolator 39-2 arbeitet als eine Verzögerungsstufe.
Der Interpolator 39-1 wird gleichfalls mit der Steuerspannung VMAX und der Steuerspannung VMIN an den Steueranschlüssen α und β versorgt und arbeitet als eine Verzögerungsstufe, um das interne Taktsignal CLK1 abzugeben (37(d)).
Als Folge gibt die Verzögerungsschaltung 55 nach der anfänglichen Konfiguration das interne Taktsignal CLK-K, das um die im Interpolator 39-3 eingestellte Zeit TC und die Ausbreitungsverzögerungszeiten DELAY der Interpolatoren 39-2 und 39-1 verzögert wurde, als das interne Taktsignal CLK1 ab. Man beachte, dass ein mit den Steuerspannungen V1 und V2 versorgter Interpolator als eine Phaseneinstellungsschaltung arbeitet, und ein mit der Steuerspannung VMAX und der Steuerspannung VMIN versorgter Interpolator 39 als eine Ver zögerungsstufe arbeitet. Ein Interpolator 39, der mit der Steuerspannung VMIN und der Steuerspannung VMAX versorgt wird, überträgt ein Steuersignal zu dem als die Phaseneinstellungsschaltung arbeitenden Interpolator 39.
(b) Anfängliche Grob-Einstellung (30).
Für einen Start vergleicht bei Schritt S3 der in 12 gezeigte Phasenkomparator 90 die Phase des Referenztaktsignals REFCLK mit der Phase des internen Taktsignals DICLK. Wenn das interne Taktsignal DICLK dem Referenztaktsignal REFCLK in der Phase voreilt, wird das Vergleichsergebnissignal COMP auf einen hohen Pegel eingestellt. Dem hohen Pegel des Vergleichsergebnissignals COMP folgt die Funktion einer Steuerung, um das interne Taktsignal DICLK zu verzögern. Wenn das interne Taktsignal DICLK in der Phase hinter dem Referenztaktsignal REFCLK nacheilt, wird das Vergleichsergebnissignal auf einen niedrigen Pegel eingestellt. Dem niedrigen Pegel des Vergleichsergebnissignals COMP folgt die Funktion einer Steuerung, um das interne Taktsignal DICLK in der Phase voreilen zu lassen.
Bei Schritt S4 verwendet die in 18 gezeigte Grob/Fein-Steuereinheit 48 die EOR-Schaltung 114, um die in der Shift-Richtung-Halteschaltung 112 (die vorherige Shift-Richtung) gehaltene Information für einen Abgleich oder eine Übereinstimmung mit der aktuellen Shift-Richtung zu vergleichen.
Falls das Vergleichsergebnis über die Shift-Richtungen eine Übereinstimmung (die gleichen Shift-Richtungen) bei Schritt S5 angibt, geht dann die Prozedur zu Schritt S6 weiter. Falls das Vergleichsergebnis eine Nichtübereinstimmung angibt (die Shift-Richtung ist geändert) wird dann beurteilt, dass die Phase des internen Taktsignals DICLK nahe derjenigen des Referenztaktsignals REFCLK liegt, und die Prozedur geht zu Schritt S9 weiter, um die anfängliche Grob-Einstellung abzuschließen. Der Abschluss der anfänglichen Grob-Einstellung wird durch eine einfache Latch-Schaltung (die Shift-Richtung-Halteschaltung 112) einfach beurteilt, wodurch die Schaltungsgröße reduziert wird.
Die EOR-Schaltung 114 in der Grob/Fein-Steuereinheit 48 gibt einen hohen Pegel ab, wenn das Vergleichsergebnis eine Nichtübereinstimmung angibt. Unmittelbar nach dem Beginn einer Phaseneinstellung können keine geeigneten Vergleiche vorgenommen werden; daher ist die Prozedur gezwungen, zu Schritt S6 weiterzugehen.
Bei Schritt S6 führt der in 21 Grob-Controller 118 eine Steuerung durch, um Verzögerungsstufen umzuschalten. Die Verzögerungsstufensteuerung wird gemäß dem in 22 gezeigten Steuerungszustandsdiagramm und dem in 23 gezeigten Zeitlagendiagramm durchgeführt. In der anfänglichen Grob-Einstellung wird das Grob-Einrastsignal RLON bei einem niedrigen Pegel eingestellt. Wenn daher das Vergleichsergebnissignal COMP bei einem niedrigen Pegel liegt, setzt der Grob-Controller 118 das Vorwärtssignal FW auf einen hohen Pegel und setzt die Steuersignale A und B auf einen hohen Pegel. Wenn das Vergleichsergebnissignal COMP bei einem hohen Pegel liegt, setzt der Grob-Controller 118 das Rückwärtssignal BW auf einen hohen Pegel und setzt die Steuersignale C und D auf einen hohen Pegel.
38 zeigt einen Überblick der Steuerung, um die Interpolatoren 39 in der anfänglichen Grob-Einstellung umzuschalten. Im Diagramm sind die dick eingerahmten Interpolatoren 39 dargestellt, die als Verzögerungsstufen arbeiten, und die gestrichelt gerahmten Interpolatoren 39 sind als die Phaseneinstellungsschaltung arbeitend dargestellt.
Wenn der Phasenvergleich mit dem auf einen niedrigen Pegel gesetzten Vergleichsergebnissignal COMP endet, wird wie in 38(a) gezeigt die Steuerung durchgeführt, um das interne Taktsignal CLK1 in der Phase zu verzögern.
Zu Anfang empfängt der in 21 gezeigte Grob-Controller 118 das Vergleichsergebnissignal COMP, setzt das Rückwärtssignal BW auf einen hohen Pegel und setzt die Steuersignale C und D auf einen hohen Pegel.
Als Antwort auf die Steuersignale C und D setzt das in 10 gezeigte Schieberegister 63 das Freigabesignal E5 auf einen hohen Pegel, setzt die Schaltsignale Y3 und X4 auf einen niedrigen Pegel und setzt die Schaltsignale Z3 und Y4 auf einen hohen Pegel. Das heißt, der hohe Pegel des Steuersignals D stellt den Ausgabeknoten des NAND-Gatters 67b in der Steuerschaltung 67-4 zwangsweise bei einem hohen Pegel ein. Der hohe Pegel setzt das Freigabesignal E5 auf einen hohen Pegel, setzt das Schaltsignal X4 auf einen niedrigen Pegel und setzt das Schaltsignal Y4 auf einen hohen Pegel. Außerdem setzt der hohe Pegel am Ausgabeknoten des NAND-Gatters 67b die Ausgabe des Inverters 67c auf einen niedrigen Pegel, setzt das Schaltsignal Y3 auf einen hohen Pegel und setzt das Schaltsignal Z3 auf einen niedrigen Pegel.
Der Interpolator 39-5 wird durch den hohen Pegel des Freigabesignals E5 aktiviert. Übrigens bewirken der niedrige Pegel des Schaltsignals Y3 und der hohe Pegel des Schaltsignals Z3, dass der in 7 gezeigte Schaltteil 61-3 die Steuerspannungen VMAX und VMIN über die Steueranschlüsse α bzw. β abgibt. Der niedrige Pegel des Schaltsignals X4 und der hohe Pegel des Schaltsignals Y4 bewirken, dass das Schaltteil 61-4 die Steuerspannungen V1 und V2 über die Steueranschlüsse α bzw. β abgibt.
Der Interpolator 39-4 wird mit den Steuerspannungen V1 und V2 versorgt und gibt das interne Taktsignal CLK4 mit einer Phase ab, die zwischen denjenigen des internen Taktsignals CLK-K und des internen Taktsignals CLK5 liegt. Der Interpolator 39-3 wird mit den Steuerspannungen VMAX und VMIN an den Steueranschlüssen α bzw. β versorgt, verzögert das interne Taktsignal CLK4 um die Verzögerungszeit DELAY und gibt das Ergebnis als das interne Taktsignal CLK3 ab.
Als Ergebnis eilt die Phase des Taktsignals CLK1 um die Verzögerungszeit DELAY nach. Das heißt, die oben beschriebene Steuerung liefert eine zusätzliche Stufe zu den aus den Interpolatoren 39 bestehenden Verzögerungsstufen.
Wenn auf der anderen Seite das Vergleichsergebnissignal COMP als Folge des Phasenvergleichs auf einen hohen Pegel gesetzt wurde, wird die Steuerung, um das interne Taktsignal CLK1 in der Phase voreilen zu lassen, wie in 38(b) gezeigt durchgeführt.
Zu Anfang empfängt der Grob-Controller 118 das Vergleichsergebnissignal COMP, setzt das Vorwärtssignal FW auf einen hohen Pegel und setzt die Steuersignale A und B auf einen hohen Pegel.
Als Antwort auf die Steuersignale A und B setzt das Schieberegister 63, das in 10 gezeigt ist, das Freigabesignal auf einen niedrigen Pegel, setzt die Schaltsignale Z2 und Y3 auf einen niedrigen Pegel und setzt die Schaltsignale Y2 und X3 auf einen hohen Pegel.
Der Interpolator 39-4 wird durch den niedrigen Pegel des Freigabesignals E4 deaktiviert. Übrigens veranlassen der niedrige Pegel des Schaltsignals Y3 und der hohe Pegel des Schaltsignals X3, dass der in 7 gezeigte Schaltteil 61-3 die Steuerspannungen VMIN und VMAX über die Steueranschlüsse α und β abgibt. Der niedrige Pegel des Schaltsignals Z2 und der hohe Pegel des Schalt signals Y2 bewirken, dass der Schaltteil 61-2 die Steuerspannungen V1 und V2 über die Steuersignale α und β abgibt.
Der Interpolator 39-2 wird mit den Steuerspannungen V1 und V2 versorgt und gibt das interne Taktsignal CLK2 mit einer Phase ab, die zwischen denjenigen des internen Taktsignals CLK-K und des internen Taktsignals CLK3 liegt. Der Interpolator 39-3 wird mit den Steuerspannungen VMIN und VMAX an den Steueranschlüssen α bzw. β versorgt, verzögert das interne Taktsignal CLK-K um die Verzögerungszeit DELAY und gibt das Ergebnis als das interne Taktsignal CLK3 ab.
Folglich eilt die Phase des Taktsignals CLK1 um die Verzögerungszeit DELAY vor. Das heißt, die oben beschriebene Steuerung entfernt eine Stufe aus den aus den Interpolatoren 39 stehenden Verzögerungsstufen.
Da die Shift-Richtung aufgrund des Umschaltens der Interpolatoren 39 invertiert wird, invertiert das in 25 gezeigte Latch 122 für die Shift-Richtung den Pegel des Grob-Shift-Richtungssignals RSD.
39 zeigt die Variationen des internen Taktsignals CLKI (CLK1), die sich aus dem Umschalten der Interpolatoren 39 ergeben. 39(a) zeigt den Fall, in dem der Binärzähler 136 den anfänglichen Wert von "8" bei der Mitte (in dieser Ausführungsform verwendet) hat, und 39(b) zeigt den Fall, in dem der Binärzähler 136 den Anfangswert "4." hat, der aus der Mitte verschoben ist.
Wie in 11 diskutiert wurde, bringt jeder Interpolator 39 die Phase des Ausgangssignals OUT (Taktsignals) näher zur Phase des Eingangssignals IN2 (Taktsignals) mit einem zunehmenden Zählerwert. Demgemäß eilt in den Interpolatoren 39 bei den ungeradzahlig numerierten Stufen die Phase des Ausgangssignals OUT mit dem zunehmenden Zählerwert nach. In den Interpolatoren 39 bei geradzahlig numerierten Stufen eilt die Phase des Ausgangssignals OUT mit dem zunehmenden Zählerwert vor. Wenn daher der Zählerwert bei dem zentralen Wert eingestellt ist, hat daher das interne Taktsignal CLKI die gleiche Phasenvariation zu den Zeiten einer Umschaltung der Interpolatoren 39, wie in 39(a) gezeigt ist.
Auf der anderen Seite hat in Fällen, in denen der Zählerwert aus dem zentralen Wert verschoben ist, das interne Taktsignal CLKI nicht länger die gleiche Phasenvariation zu den Zeiten eines Umschaltens der Interpolatoren 39 wie in 39(b) gezeigt. Dies erhöht die Anzahl von Phasenvergleichen in der anfänglichen Fein-Einstellung.
Bei Schritt S7 empfängt das in 24 gezeigte Latch 120 für eine Grob-Shift das Shift-Informationssignal SINF, das vom Grob-Controller 118 abgegeben wird, und invertiert das Grob-Shift-Reihenfolgesignal RSO, um zu den einzelnen Schaltungen die Tatsache zu übermitteln, dass der Eingabezustand in den Interpolator 39 bei der ungeradzahlig numerierten Stufe invertiert ist, während der Interpolator 39 bei einer geradzahlig numerierten Stufe mit V1 und V2 versorgt wird.
Bei Schritt S8 hält die Shift-Richtung-Halteschaltung 112 die in der Grob/Fein-Steuereinheit 48, die in 18 gezeigt ist, den Wert des aktuellen Grob-Shift-Richtungssignals RSD. Die Steuerung kehrt dann zu Schritt S3 zurück.
Auf der anderen Seite hält bei Schritt S9 die Shift-Richtung-Halteschaltung 112 in der Grob/Fein-Steuerschaltung 48 den Wert des aktuellen Grob-Shift-Richtungssignals RSD.
Als nächstes empfängt bei Schritt S10 der Einrastgenerator 116 in der Grob/Fein-Steuereinheit 48 den hohen Pegel der EOR-Schaltung 114 und setzt das Grob-Einrastsignal RLON auf einen hohen Pegel.
Dies schließt die anfängliche Grob-Einstellung ab. Die anfängliche Fein-Einstellung wird anschließend durchgeführt.
(c) Anfängliche Fein-Einstellung (31 und 32)
Für einen Start zweigt bei Schritt S12 die Prozedur gemäß dem Pegel des Grob-Shift-Reihenfolgesignals RSO ab. Wenn das Grob-Shift-Reihenfolgesignal RSO bei einem hohen Pegel liegt, das heißt falls der Interpolator 39 bei einer geradzahlig numerierten Stufe gesteuert wird, geht die Prozedur zu Schritt S13 weiter. Wenn das Grob-Shift-Reihenfolgesignal RSO bei einem niedrigen Pegel liegt, das heißt falls der Interpolator 39 bei einer ungeradzahlig numerierten Stufe gesteuert wird, geht die Prozedur zu Schritt S22 weiter.
Bei Schritt S13 vergleicht der in 12 gezeigte Phasenkomparator 90 die Phase des internen Taktsignals DICLK mit der Phase des Referenztaktsignals REFCLK. Wenn das interne Taktsignal DICLK in der Phase hinter dem Referenztaktsignal REFCLK nacheilt, geht die Prozedur zu Schritt S14 weiter, um das in terne Taktsignal DICLK in der Phase voreilen zu lassen. Wenn das interne Taktsignal DICLK dem Referenztaktsignal REFCLK in der Phase voreilt, geht die Prozedur zu Schritt S15 weiter, um das interne Taktsignal DICLK in der Phase zu verzögern.
Bei Schritt S14 weisen die Werte der oberen zwei Bits (CNT3 und CNT2) des Binärzählers ein Dekrement um Eins auf, so daß der Zählerwert in Dezimaldarstellung bei "4" eingestellt wird.
Bei Schritt S15 inkrementieren die Werte der oberen zwei Bits (CNT3 und CNT2) des Binärzählers um Eins, so daß der Zählerwert in Dezimaldarstellung bei "12" eingestellt wird.
Ähnlich werden bei Schritten S16–S18 und Schritten S19–S21 die Werte der nächsten oberen zwei Bits des Binärzählers gemäß den Phasenvergleichsergebnissen um "–1" oder "+1" geändert.
Auf der anderen Seite vergleicht bei Schritt S22 der in 12 gezeigte Phasenkomparator 90 die Phasen des internen Taktsignals DICLK und des Referenztaktsignals REFCLK. Wenn das interne Taktsignal DICLK in der Phase hinter dem Referenztaktsignal REFCLK nacheilt, geht die Prozedur zu Schritt S23 weiter, um das interne Taktsignal DICLK in der Phase voreilen zu lassen. Wenn das interne Taktsignal DICLK dem Referenztaktsignal REFCLK in der Phase voreilt, geht die Prozedur zu Schritt S24 weiter, um das interne Taktsignal DICLK in der Phase zu verzögern.
Bei Schritt S23 werden die Werte der oberen zwei Bits CNT3 und CNT2 des Binärzählers um "+1" geändert, so daß der Zählerwert in Dezimaldarstellung bei "12" eingestellt wird.
Bei Schritt S24 werden die Werte der oberen zwei Bits CNT3 und CNT2 des Binärzählers um "–1" geändert, so daß der Zählerwert in Dezimaldarstellung bei "4" eingestellt wird.
Ähnlich werden bei Schritten S25–S27 und Schritten S28–S30 die Werte der nächsten oberen zwei Bits des Binärzählers gemäß den Phasenvergleichsergebnissen um "+1" oder "–1" geändert.
40(a) zeigt einen Überblick der anfänglichen Fein-Einstellung in dem Interpolator 39 bei einer geradzahlig numerierten Stufe. Den Zählerwert des Binärzählers 136 läßt man vom oberen Bit gemäß den Vergleichsergebnissen vom Phasenkomparator 90 nacheinander abklingen. Die Phase des internen Taktsignals CLKI ändert sich dann gemäß dem Zählerwert.
40(b) zeigt einen Überblick der anfänglichen Fein-Einstellung im Interpolator 39 bei einer ungeradzahlig numerierten Stufe. Den Zählerwert des Binärzählers 136 läßt man gemäß den Vergleichsergebnissen vom Phasenkomparator 90, wie in 40(a), vom oberen Bit nacheinander abklingen. Die Phase des internen Taktsignals CLKI ändert sich dann gemäß dem Zählerwert.
Wie oben beschrieben wurde, minimiert ein Modifizieren der Phase des internen Taktsignals CLKI bei jeder anderen Stufe die Anzahl von Phasenvergleichen in der Fein-Einstellung. Dies führt auch zu einer schnelleren Phaseneinstellung verglichen mit dem Fall, indem eine Fein-Einstellung unmittelbar nach der anfänglichen Grob-Einstellung vorgenommen wird.
Nach der Ausführung des Schritts S20 oder S21 oder des Schritts S29 oder 530 geht die Prozedur zur Grob/Fein-Einstellung weiter.
(d) Grob/Fein-Einstellung (33 und 34)
Zu Anfang werden bei Schritt S32 die Pegel des Grob-Shift-Reihenfolgesignals RSO verglichen. Wenn das Grob-Shift-Reihenfolgesignal RSO bei einem hohen Pegel liegt, das heißt falls der Interpolator 39 bei einer geradzahlig numerierten Stufe gesteuert wird, geht die Prozedur zu Schritt S33 weiter. Wenn das Grob-Shift-Reihenfolgesignal RSO bei einem niedrigen Pegel liegt, das heißt falls der Interpolator 39 bei einer ungeradzahlig numerierten Stufe gesteuert wird, geht die Prozedur zu Schritt S44 weiter.
Bei Schritt S33 vergleicht der in 12 gezeigte Phasenkomparator 90 die Phasen des internen Taktsignals DICLK und des Referenztaktsignals REFCLK. Wenn das interne Taktsignal DICLK in der Phase hinter dem Referenztaktsignal REFCLK nacheilt, geht die Prozedur zu Schritt S34 weiter, um das interne Taktsignal DICLK in der Phase voreilen zu lassen. Wenn das interne Taktsignal DICLK dem Referenztaktsignal REFCLK in der Phase nacheilt, geht die Prozedur zu Schritt S35 weiter, um das interne Taktsignal DICLK in der Phase zu verzögern.
Bei Schritt S34 überwacht die in 18 gezeigte Grob/Fein-Steuereinheit 48 den Pegel des Minimumsignals MIN. Wenn das Minimumsignal MIN bei einem niedrigen Pegel liegt, beurteilt die Grob/Fein-Steuereinheit 48, dass ein Voreilen des internen Taktsignals DICLK in der Phase keinen Übertrag Rückwärts des Binärzählers 136 veranlaßt. Die Grob/Fein-Steuereinheit 48 aktiviert dann das Fein-Freigabesignal FEN wie in dem Steuerungszustandsdiagramm (A) von 19 gezeigt und rückt die Prozedur zu Schritt S36 weiter. Wenn das Minimumsignal MIN bei einem hohen Pegel liegt, beurteilt die Grob/Fein-Steuereinheit 48, daß ein Voreilen des internen Taktsignals DICLK in der Phase einen Übertrag Rückwärts des Binärzählers 136 veranlaßt. Die Grob/Fein-Steuereinheit 48 aktiviert dann das Grob-Freigabesignal REN, wie im Steuerungszustandsdiagramm (D) von 19 gezeigt und rückt die Prozedur zu Schritt S37 weiter.
Bei Schritt S36 empfängt der in 27 gezeigte Fein-Controller 134 das Fein-Freigabesignal FEN und aktiviert das Abwärtszählsignal DOWN, wie im Steuerungszustandsdiagramm (A) von 28 gezeigt ist. Der Binärzähler 136 empfängt das Abwärtszählsignal DOWN, dekrementiert um Eins und gibt das Ergebnis als die Zählersignale CNT3–CNT0 ab. Der mit den Steuerspannungen V1 und V2 versorgte Interpolator 39 läßt dann die Phase des internen Taktsignals CLKI gemäß den Zählersignalen CNT3–CNT0 voreilen.
In der Grob/Fein-Einstellung ermöglicht ein Verschieben des 4-Bit-Zählerwertes nacheinander, die Phaseneinstellungen als Antwort auf die Phasenverschiebungen aufgrund den Temperaturfluktuation oder dergleichen präzise durchzuführen.
Bei Schritt S37 empfängt der in 21 gezeigte Grob-Controller 118 das Grob-Freigabesignal REN, aktiviert das Vorwärtssignal FW wie im Steuerungszustandsdiagramm (D) von 22 gezeigt und aktiviert die Steuersignale A, B und das Shift-Informationssignal SINF (23(c), (d) und (g)).
Das in 10 gezeigte Schieberegister 63 empfängt die Steuersignale A und B und führt eine Steuerung aus, um das Ziel oder die Bestimmung der Steuerspannungen V1 und V2 zum folgenden Interpolator 39 (bei einer ungeradzahlig numerierten Stufe) umzuschalten. Unterdessen deaktiviert das Schieberegister 63 den vorhergehenden Interpolator 39 (bei einer ungeradzahlig numerierten Stufe), wodurch die von der Verzögerungsschaltung 55 verbrauchte Energie reduziert wird.
Die Interpolatoren 39 werden hier umgeschaltet, wenn der Binärzähler 136 den minimalen Zählerwert (Null) hat. Wie in 39(a) gezeigt ist, wird daher ein Umschalten unter den Interpolatoren 39 das interne Taktsignal CLKI in der Phase nicht variieren. Das heißt, das Umschalten unter den Interpolatoren 39 bewirkt kein Jitter-Ereignis an dem internen Taktsignal CLKI.
Bei Schritt S38 empfängt das in 24 gezeigte Latch 120 für eine Grob-Shift das Shift-Informationssignal SINF und invertiert den Pegel des Grob-Shift-Reihenfolgesignals RSO.
Bei Schritt S39 aktiviert der in 27 gezeigte Fein-Controller 134 das Hochzählsignal UP. Der Binärzähler 136 empfängt das Hochzählsignal UP und inkrementiert den Zählerwert um Eins.
In der Grob/Fein-Einstellung ist die Einheit der Phaseneinstellung am internen Taktsignal CLKI gleich einer Einheit des Binärzählers 136, sogar wenn die Verzögerungsstufen umgeschaltet werden. Selbst wenn das Ergebnis des Phasenvergleichs sofort eine große Änderung wegen des Auftretens von Rauschen aufweist, ändert sich deshalb das interne Taktsignal CLKI in der Phase, durch die Änderung beeinflußt, nicht. Dies bedeutet, daß das Signal weniger rauschanfällig ist.
Auf der anderen Seite überwacht bei Schritt S35 die in 18 gezeigte Grob/Fein-Steuereinheit 48 den Pegel des Maximumsignals MAX. Wenn das Maximumsignal MAX bei einem niedrigen Pegel liegt, beurteilt die Grob/Fein-Steuereinheit 48, dass ein Verzögern des internen Taktsignals DICLK in der Phase keinen Übertrag des Binärzählers 136 veranlaßt. Die Grob/Fein-Steuereinheit 48 aktiviert dann das Fein-Freigabesignal FEN, wie im Steuerungszustandsdiagramm (A) von 19 gezeigt ist, und rückt die Prozedur zu Schritt S40 weiter. Wenn das Maximumsignal MAX bei einem hohen Pegel liegt, beurteilt die Grob/Fein-Steuereinheit 48, daß ein Verzögern des internen Taktsignals DICLK in der Phase einen Übertrag des Binärzählers 136 veranlaßt. Die Grob/Fein-Steuereinheit 48 aktiviert dann das Grob-Freigabesignal REN, wie im Steuerungszustandsdiagramm (C) von 19 gezeigt, und rückt die Prozedur zu Schritt S41 weiter.
Bei Schritt S40 empfängt der in 27 gezeigte Fein-Controller 134 das Fein-Freigabesignal FEN und aktiviert das Hochzählsignal UP, wie im Steue rungszustandsdiagramm (D) von 28 gezeigt ist. Der Binärzähler 136 empfängt das Hochzählsignal UP, inkrementiert den Zählerwert um Eins und gibt das Ergebnis als die Zählersignale CNT3–CNT0 ab. Der Interpolator 39, der die Steuerspannungen V1 und V2 empfängt, verzögert die Phase des internen Taktsignals CLKI gemäß den Zählersignalen CNT3–CNT0.
Bei Schritt S41 empfängt der in 21 gezeigte Grob-Controller 118 das Grob-Freigabesignal REN, aktiviert das Rückwärtssignal BW, wie im Steuerungszustandssignal (C) von 22 gezeigt ist, und aktiviert die Steuersignale C, D und das Shift-Informationssignal SINF (23(e) und (f)).
Das in 10 gezeigte Schieberegister 63 empfängt die Steuersignale C und D und führt eine Steuerung durch, um das Ziel oder die Bestimmung der Steuerspannungen V1 und V2 zum vorhergehenden Interpolator 39 (bei einer ungeradzahlig numerierten Stufe) umzuschalten. Zur gleichen Zeit aktiviert das Schieberegister 63 den vorhergehenden Interpolator 39 (bei einer geradzahlig numerierten Stufe).
Die Interpolatoren 39 werden hier umgeschaltet, wenn der Binärzähler 136 den maximalen Zählwert (in Dezimaldarstellung "16") aufweist. Wie in 39(a) gezeigt ist, wird daher ein Umschalten der Verzögerungsstufen die Phase des internen Taktsignals CLKI nicht ändern. Das heißt, wie in Schritt S37 bewirkt ein Umschalten der Verzögerungsstufen kein Jitter-Ereignis am internen Taktsignal CLKI.
Bei Schritt S42 wird die gleiche Steuerung wie die oben beschriebene in Schritt S38 durchgeführt, um das Grob-Shift-Reihenfolgesignal RSO zu invertieren.
Bei Schritt S43 aktiviert der in 27 gezeigte Fein-Controller 134 das Abwärtszählsignal DOWN. Der Binärzähler 136 empfängt das Abwärtszählsignal DOWN und dekrementiert den Zählerwert um Eins.
Nach der Ausführung des Schritts S36, S39, S40 oder S43 kehrt die Prozedur zu Schritt S32 zurück.
Auf der anderen Seite werden in den Schritten S44–S54 die Steuerungen durchgeführt, um das interne Taktsignal DICLK in einer entgegengesetzten Weise zu derjenigen der Schritte S33–S43, die oben beschrieben wurden, in der Phase voreilen zu lassen und zu verzögern.
Bei S44 vergleicht übrigens der in 12 gezeigte Phasenkomparator 90 die Phasen des internen Taktsignals DICLK und des Referenztaktsignals REFCLK. Wenn das interne Taktsignal DICLK dem Referenztaktsignal REFCLK in der Phase voreilt, rückt die Prozedur zu Schritt S45 weiter, um das interne Taktsignal DICLK in der Phase voreilen zu lassen. Wenn das interne Taktsignal DICLK dem Referenztaktsignal REFCLK in der Phase nacheilt, rückt die Prozedur zu Schritt S46 weiter, um das interne Taktsignal DICLK in der Phase zu verzögern.
Bei Schritt S45 überwacht die in 18 gezeigte Grob/Fein-Steuereinheit 48 den Pegel des Maximumsignals MAX. Wenn das Maximumsignal MAX bei einem niedrigen Pegel liegt, beurteilt die Grob/Fein-Steuereinheit 48, daß ein Voreilen der Phase des internen Taktsignals DICLK keinen Übertrag des Binärzählers 136 bewirkt. Die Grob/Fein-Steuereinheit 48 aktiviert dann das Fein-Freigabesignal FEN, wie im Steuerungszustandsdiagramm (F) von 19 gezeigt ist, und die Prozedur rückt zu Schritt S47 weiter. Wenn das Maximumsignal MAX bei einem hohen Pegel liegt, beurteilt die Grob/Fein-Steuereinheit 48, daß ein Voreilen der Phase des internen Taktsignals DICLK keinen Übertrag des Binärzählers 136 bewirkt. Die Grob/Fein-Steuereinheit 48 aktiviert dann das Grob-Freigabesignal REN, wie im Steuerungszustandsdiagramm (G) von 19 gezeigt ist, und die Prozedur rückt zu Schritt S48 weiter.
Bei Schritt S47 wird die gleiche Steuerung wie die des Schritts S40, die oben beschrieben wurde, durchgeführt, so daß der Binärzähler 136 den Zählerwert um Eins inkrementiert.
Bei Schritt S48 empfängt der in 21 gezeigte Grob-Controller 118 das Grob-Freigabesignal REN, aktiviert das Vorwärtssignal FW wie im Steuerungszustandssignal (G) von 22 gezeigt und aktiviert die Steuersignale A, B und das Shift-Informationssignal SINF (23(c), (d) und (g)).
Das in 10 gezeigte Schieberegister 63 empfängt die Steuersignale C und D und führt eine Steuerung durch, um das Ziel oder die Bestimmung der Steuerspannungen V1 und V2 zum nachfolgenden Interpolator 39 (bei einer ungeradzahlig numerierten Stufe) umzuschalten. Zur gleichen Zeit deaktiviert das Schieberegister 63 den vorhergehenden Interpolator 39 (bei einer ungeradzahlig numerierten Stufe).
Bei Schritt S50 wird die gleiche Steuerung wie diejenige des Schritts 43, die oben beschrieben wurde, durchgeführt, so daß der Binärzähler 136 den Zählerwert um Eins dekrementiert.
Auf der anderen Seite überwacht bei Schritt S46 die in 18 gezeigte Grob/Fein-Steuereinheit 48 den Pegel des Minimumsignals MIN. Wenn das Minimumsignal MIN bei einem niedrigen Pegel liegt, beurteilt die Grob/Fein-Steuereinheit 48, daß ein Verzögern des internen Taktsignals DICLK in der Phase keinen Übertrag Rückwärts des Binärzählers 136 bewirkt. Die Grob/Fein-Steuereinheit 48 aktiviert das Fein-Freigabesignal FEN, wie im Steuerungszustandsdiagramm (F) von 19 gezeigt ist, und rückt die Prozedur zu Schritt S51 weiter. Wenn das Minimumsignal MIN bei einem hohen Pegel liegt, beurteilt die Grob/Fein-Steuereinheit 48, daß ein Verzögern des internen Taktsignals DICLK in der Phase einen Übertrag Rückwärts des Binärzählers 136 bewirkt. Die Grob/Fein-Steuereinheit 48 aktiviert dann das Grob-Freigabesignal REN, wie im Steuerungszustandsdiagramm (J) von 19 gezeigt ist, und rückt die Prozedur zu Schritt S52 weiter.
Bei Schritt S51 wird die gleiche Steuerung wie diejenige des Schritts S36, die oben beschrieben wurde, durchgeführt, so daß der Binärzähler 136 den Zählerwert um Eins dekrementiert.
Bei Schritt S52 empfängt der in 21 gezeigte Grob-Controller 118 das Grob-Freigabesignal REN, aktiviert das Rückwärtssignal BW, wie im Steuerungszustandsdiagramm (J) von 22 gezeigt ist, und aktiviert die Steuersignale C, D und das Shift-Informationssignal SINF (23(e) und (f)).
Das in 10 gezeigte Schieberegister 63 empfängt die Steuersignale C und D und führt eine Steuerung durch, um das Ziel oder die Bestimmung der Steuerspannungen V1 und V2 zum vorhergehenden Interpolator 39 (bei einer ungeradzahlig numerierten Stufe) umzuschalten. Zur gleichen Zeit aktiviert das Schieberegister 63 den nächsten vorhergehenden Interpolator 39 (bei einer geradzahlig numerierten Stufe).
Bei Schritt S53 wird die gleiche Steuerung wie diejenige des Schritts S38, die oben beschrieben wurde, durchgeführt, um den Pegel des Grob-Shift-Reihenfolgesignals RSO zu invertieren.
Bei Schritt S54 wird die gleiche Steuerung wie diejenige des Schritts S39, die oben beschrieben wurde, durchgeführt, so daß der Binärzähler 136 den Zählerwert um Eins inkrementiert.
Nach der Ausführung des Schritts S47, S50, S51 oder S52 rückt die Prozedur zu Schritt S55 weiter.
Bei Schritt S55 wird das Grob-Shift-Reihenfolgesignal RSO einem Pegelvergleich unterzogen. Wenn das Grob-Shift-Reihenfolgesignal RSO bei einem nidrigen Pegel liegt, kehrt die Prozedur zu Schritt S44 zurück. Wenn das Grob-Shift-Reihenfolgesignal RSO bei einem hohen Pegel liegt, rückt die Prozedur zu Schritt S33 weiter.
Wie oben beschrieben wurde, werden die Schritte S32–S55 wiederholt, um die Grob/Fein-Einstellung durchzuführen. Die Phase des internen Taktsignals CLKI stimmt mit der Phase des Taktsignals CLK überein.
In der integrierten Halbleiterschaltung, die wie oben beschrieben konfiguriert ist, wird die Phaseneinstellung in den drei Stufen durchgeführt, die aus der anfänglichen Grob-Einstellung, der anfänglichen Fein-Einstellung (der Grob-Einstellung), der Grob/Fein-Einstellung (der Fein-Einstellung) bestehen. Daher stimmt die Phase des internen Taktsignals DICLK mit dem Referenztaktsignal REFCLK bei einer kleineren Anzahl von Phasenvergleichen überein.
Der Phasenvergleich wird durchgeführt, indem mehrere Interpolatoren in der Grob-Einstellung umgeschaltet werden und ein einzelner Interpolator in der Fein-Einstellung gesteuert wird. Die ermöglicht eine schnellere Einstellung der Phase.
Da die Interpolatoren 39 für eine Phaseneinstellungsschaltung und einen Interpolator verwendet werden, kann die Verzögerungsschaltung 54 in der Layoutgröße reduziert werden.
Da ein Interpolator 39 verwendet wird, um die Phase fein oder genau einzustellen, kann außerdem die minimale Einheit der Fein-Einstellung gemäß der Genauigkeit des Interpolators 39 verkleinert werden. Dies erlaubt zuverlässige Einstellungen der Phase sogar in einer integrierten Halbleiterschaltung, die mit Taktsignalen CLK und /CLK höherer Frequenz versorgt wird.
Da diejenigen ungenutzten Interpolatoren 39 deaktiviert sind, kann der Leistungsverbrauch reduziert werden.
Die Interpolatoren 39 können außerdem mit unabhängigen Stromversorgungsleitungen so verbunden sein, daß verhindert wird, daß die Interpolatoren 39 im Betrieb unter dem Einfluß anderer Schaltungen instabil werden. Außerdem können die oben erwähnten unabhängigen Stromversorgungsleitungen mit einer internen Stromversorgung verbunden sein, die erhalten wird, indem die von außen zugeführte Stromversorgungsspannung herunter transformiert wird, so daß es möglich ist, die Interpolatoren 39 mit höherer Stabilität gegenüber Jitter-Ereignissen in der externen Stromversorgung zu betreiben, wodurch eine Reduzierung des Leistungsverbrauchs der Interpolatoren 39 ermöglicht wird.
Das Startsignal STT wird synchron mit dem Abfall des internen Taktsignals CLK-K aktiviert. Demgemäß können am Beginn von Phasenvergleichen der Generator 37 für einen verzögerten Takt, die Phasenvergleichseinheit 46 und dergleichen ihre Operationen synchron miteinander starten, so daß die Phasenvergleiche immer mit einem vorbestimmten Zustand gestartet werden. Außerdem können die Hochpegelperioden des internen Taktsignals CLK-K oder dergleichen durch das Startsignal STT maskiert werden, um so das Auftreten einer Störung zu verhindern und Fehlfunktionen am Beginn der Phasenvergleiche zu vermeiden.
Die Phasenvergleiche werden zwischen dem internen Taktsignal DICLK und dem Referenztaktsignal REFCLK vorgenommen, wobei ihre Frequenz auf ein Viertel geteilt wurden, indem die ersten und zweiten Teiler 82 und 84 verwendet wurden. Selbst wenn er mit Taktsignalen CLK und /CLK höherer Frequenz versorgt wird, kann daher der Phasenkomparator 90 zuverlässig betrieben werden. Außerdem kann der Leistungsverbrauch reduziert werden, da die Phasenvergleiche in der Frequenz reduziert sind. Außerdem kann die Frequenz der Phasenvergleiche weiter verringert werden nach dem Abschluss des Schritts S20 oder S21 in 31 oder einer vorbestimmten Anzahl Takte, nachdem das Grob-Einrastsignal RLON auf einen hohen Pegel gesetzt ist, für eine größere Reduzierung des Leistungsverbrauchs.
Am Beginn eines Phasenvergleichs werden der ersten Frequenzteiler 82 und der zweite Frequenzteiler 84 synchron mit dem Startsignal betrieben, um das frequenzgeteilte interne Taktsignal und Referenztaktsignal REFCLK nach vorbestimmten Taktzahlen abzugeben. So lange die Frequenzen der Taktsignale CLK und /CLK in einen bestimmten Bereich fallen, kann demgemäß die maximale Abweichung zwischen den Phasen des internen Taktsignals und des Referenztaktsignals REFCLK, die an einen Phasenkomparator 90 geliefert werden, am Beginn des Phasenvergleichs klein gemacht werden. Dies ermöglicht folglich eine Reduzierung der Anzahl von Phasenvergleichen in der Grob-Einstellung. Im allgemeinen haben integrierte Halbleiterschaltungen einen fixierten Bereich von Betriebsfrequenzen gemäß jedem Produkt, und daher bietet die Anwendung der vorliegenden Erfindung einen erheblichen Effekt.
Die Bestimmung, die anfängliche Grob-Einstellung abzuschließen, wird von einer einfachen Latch-Schaltung (der Shift-Richtung-Halteschaltung 112) vorgenommen; daher kann der Schaltungsumfang reduziert werden.
Der Zählerwert des Binärzählers 136 wird in der anfänglichen Grob-Einstellung bei einem zentralen Wert eingestellt. Dies ermöglicht, dass das interne Taktsignal CLKI die gleiche Phasenvariation zu den Zeiten eines Umschaltens der Verzögerungsstufen aufweist. Demgemäß kann in der anfänglichen Fein-Einstellung nach der anfänglichen Grob-Einstellung die Phaseneinstellung durch einen Interpolator 39 auf einen vorbestimmten Bereich begrenzt werden, um die Anzahl von Phasenvergleichen zu minimieren.
In der anfänglichen Fein-Einstellung wird die Phase des internen Taktsignals CLKI in jedem anderen Schritt variiert. Dies minimiert die Anzahl von Phasenvergleichen in der Fein-Einstellung. Dies gestattet auch eine schnellere Phaseneinstellung verglichen mit dem Fall, in dem eine Fein-Einstellung unmittelbar nach der anfänglichen Grob-Einstellung vorgenommen wird.
In der Grob/Fein-Einstellung variiert ein Erhöhen von Zählerwerten immer die Phase des internen Taktsignals CLKI von der Phase des an den Eingangsanschluß IN1 gelieferten Signals in Richtung auf die Phase des an den Eingangsanschluß IN2 gelieferten Signals. Ein Verringern von Zählerwerten variiert immer die Phase des internen Taktsignals CLKI von der Phase des an den Eingangsanschluß IN2 gelieferten Signals in Richtung auf die Phase des an den Eingangsanschluß IN1 gelieferten Signals. Selbst wenn der Zählerwert das Maximum oder das Minimum erreicht, ist es daher nicht notwendig, den Zählerwert zurückzusetzen oder einzustellen, sondern nur die Interpolatoren 39 umzuschalten. Wie in 39(a) gezeigt ist, ändert demgemäß ein Umschalten von Verzögerungsstufen nicht das interne Taktsignal CLKI in der Phase. Dies kann verhindern, dass ein Jitter-Ereignis im internen Taktsignal durch Umschalten von Verzögerungsstufen auftritt.
In der Grob/Fein-Einstellung werden die Steuerungen, um den 4-Bit-Zählenwert um Eins zu verschieben, durchgeführt. Selbst in dem Fall, in dem das Phasenvergleichsergebnis sofort eine große Änderung aufgrund von Rauschen aufweist, kann daher verhindert werden, dass das interne Taktsignal CLKI anschließend in der Phase variiert. Dies bedeutet eine geringere Anfälligkeit gegenüber Rauschen.
Außerdem können die Phasen entsprechend den Phasenverschiebungen aufgrund von Temperaturvariationen, Spannungsvariationen oder dergleichen präzise eingestellt werden.
Nun wird die zweite Ausführungsform der integrierten Halbleiterschaltung in der vorliegenden Erfindung beschrieben. Die gleichen Schaltungen und Signale wie diejenigen, die in der ersten Ausführungsform beschrieben wurden, werden durch identische Bezugsziffern bezeichnet, und ihre ausführliche Beschreibung wird hier weggelassen.
41 zeigt eine Taktsteuereinheit 140, die in einem DDR-SDRAM implementiert ist. Die Taktsteuereinheit 140 dieser Ausführungsform unterscheidet sich von derjenigen in der ersten Ausführungsform in einer Phasenvergleichseinheit 141, einer Grob/Fein-Steuereinheit 142 und einer Grobsteuereinheit 144.
Die Phasenvergleichseinheit 141 empfängt interne Taktsignale CLKI, CLK-K und ein Startsignal STT und gibt ein Fein-Vergleichsergebnissignals FCOMP, ein Gro-Vergleichergebnissignal RCOMP und ein Zeitlagensignal TIM ab. Die Grob/Fein-Steuereinheit 142 empfängt das Zeitlagensignal TIM; ein Maximumsignal MAX, ein Minimumsignal MIN, ein Grob-Shift-Reihenfolgesignal RSO und das Startsignal STT und gibt ein Grob-Freigabesignal REN, ein Fein-Freigabesignal FEN und ein Grob-Einrastsignal RLON ab. Die Grobsteuereinheit 144 empfängt das Grob-Freigabesignal REN, das Grob-Einrastsignal RLON, das Maximumsignal MAX, das Minimumsignal MIN und das Startsignal STT und gibt das Grob-Shift-Reihenfolgesignal RSO und Steuersignale A–D ab.
42 zeigt die Einzelheiten der Phasenvergleichseinheit 141.
Die Phasenvergleichseinheit 141 umfasst den gleichen ersten Frequenzteiler 82, den zweiten Frequenzteiler 84, Dummy-Ausgabepuffer 86 und Dummy-Eingabepuffer 88 wie diejenigen der ersten Ausführungsform und einen Fein-Phasenkomparator 148 und einen Grob-Phasenkomparator 150. Der Fein-Phasenkomparator 148 ist eine Schaltung, um die Phasen eines Referenztaktsignals REFCLK und eines internen Taktsignals DICLK zu vergleichen und das Fein-Vergleichsergebnissignal FCOMP abzugeben. Der Grob-Phasenkomparator 150 ist eine Schaltung, um die Phasen des Referenztaktsignals REFCLK und des internen Taktsignals DICLK zu vergleichen und das Grob-Vergleichsergebnissignal RCOMP und das Zeitlagensignal TIM abzugeben.
43 zeigt die Einzeleinheiten des Fein-Phasenkomparators 148.
Der Fein-Phasenkomparator 148 ist eine Schaltung, die erhalten wird, indem der Zeitlagengenerator 108 aus dem Phasenkomparator 90 der ersten Ausführungsform entfernt wird. Der Fein-Phasenkomparator 148 gibt ein Abtastsignal SMPL über den Ausgang des NOR-Gatters 102c im Impulsgenerator 102 ab und gibt das Fein-Vergleichsergebnissignal FCOMP über den Ausgang des NAND-Gatters 106b im Flipflop 106 ab.
44 zeigt die Einzelheiten des Grob-Phasenkomparators 150.
Der Grob-Phasenkomparator 150 umfasst: Flipflops 150a, 150b, 150c und 150d, die aus zwei NAND-Gattern mit zwei Eingängen bestehen, eine UND-Schaltung 150e mit zwei Eingängen; NAND-Gatter 150f, 150g, 150h und 150i mit zwei Eingängen, die mit den Eingängen der Flipflops 150c und 150d verbunden sind; und einen Zeitlagengenerator 150j. Der Zeitlagengenerator 150j ist eine Schaltung, die erhalten wird, indem die Verzögerungsschaltung 108a im Zeitlagengenerator 108 der ersten Ausführungsform durch eine Schaltung 150k für CR-Zeitkonstanten ersetzt wird. Die Schaltung 150k für CR-Zeitkonstanten hat eine Verzögerungszeit, die gleich der Verzögerungszeit DELAY des in 7 gezeigten Interpolatoren 39 oder geringfügig länger ist. Der Zeitlagengenerator 150j empfängt am NAND-Gatter 108b das durch die Schaltung 150k für eine CR-Konstante verzögerte interne Taktsignal DICLK und das Referenztaktsignal und gibt das Zeitlagensignal TIM ab.
Die Eingänge des Flipflop 150a werden mit dem Referenztaktsignal REFCLK und dem internen Taktsignal DICLK versorgt. Die Ausgabeknoten N21 und N22 des Flipflop 150a sind mit einem Eingang der NAND-Gatter 150f bzw. 150g verbunden. Die Eingänge des Flipflop 150b werden mit dem Referenztaktsignal REF und dem internen Taktsignal 150 versorgt, das durch die Schaltung 150k für eine CR-Zeitkonstante im Zeitlagengenerator 150j verzögert wurde. Die Ausgabeknoten N23 und N24 des Flipflops 150b sind mit einem Eingang der NAND-Gatter 150h bzw. 150i verbunden.
Die anderen Eingänge der NAND-Gatter 150f–150i werden mit dem Abtastsignal SMPL versorgt. Die Flipflops 150c und 150d geben Vergleichsergebnissignale CP5, CP6 bzw. Vergleichsergebnissignale CP7, CP8 ab. Die UND-Schaltung 150e empfängt die Vergleichsergebnissignale C5 und C8 und gibt das Grob-Einrastsignal RLON ab.
45 zeigt die Betriebszeitsteuerung für den Grob-Phasenkomparator 150.
Wenn das interne Taktsignal DICLK dem Referenztaktsignal REFCLK in der Phase voreilt, arbeiten die beiden in 44 gezeigten Flipflops 150a und 150b synchron mit dem internen Taktsignal DICLK. An die Knoten N21, N23 und die N22, N24 werden demgemäß nahezu die gleichen Signale abgegeben (45(a)). Da der Eingang des Flipflop 150b mit dem internen Taktsignal DICLK durch die Schaltung 150k für eine CR-Zeitkonstante versorgt wird, sind hier die Signalwellenformen von einander geringfügig verschieden. Die Flipflops 150c und 150d akzeptieren die Signale auf den Knoten N21–N24 synchron mit dem Abtastsignal SMPL und geben sie als die Vergleichsergebnissignale CP5–CP8 jeweils ab (45(b)).
Wenn die Differenz in der Phase zwischen dem internen Taktsignal DICLK und dem Referenztaktsignal REFCLK kürzer als die Verzögerungszeit der Schaltung 150k für eine CR-Zeitkonstante ist, arbeitet das Flipflop 150a synchron mit dem internen Taktsignal DICLK, und das Flipflop 150b arbeitet synchron mit dem Referenztaktsignal REFCLK. An die Knoten N21, N23 und die Knoten N22, N24 werden demgemäß Signale mit einander entgegengesetzten Phasen abgegeben (45(c)). Die Flipflops 150c und 150d akzeptieren die Signale auf den Knoten N21–N24 synchron mit dem Abtastsignal SMPL und geben sie jeweils als die Vergleichsergebnissignale CP5–CP8 ab (45(d)).
Wenn das interne Taktsignal DICLK hinter dem Referenztaktsignal REFCLK in der Phase nacheilt, arbeiten die beiden Flipflops 150a und 150b synchron mit dem Referenztaktsignal REFCLK. An die Knoten N21, N23 und die Knoten N22, N24 werden demgemäß nahezu die gleichen Signale abgeben (45(e)). Die Flipflops 150c und 150d akzeptieren die Signale auf den Knoten N21–N24 synchron mit dem Abtastsignal SMPL und geben sie jeweils als die Vergleichsergebnissignale CP5–CP8 ab (45(f)).
Wenn die Differenz in der Phase kürzer als die Verzögerungszeit der Schaltung 150k für eine CR-Zeitkonstante wird und die beiden Vergleichssignale CP5 und CP8 auf einen hohen Pegel gesetzt werden, beurteilt außerdem der Grob-Phasenkomparator 150, dass die Phasen in der später zu beschreibenden anfänglichen Grob-Einstellung übereinstimmen. Das Grob-Einrastsignal RLON wird dann aktiviert (45(g)). Wie oben beschrieben wurde, wird die Übereinstimmung der Phasen in der anfänglichen Grobeinstelllung durch den unabhängigen Grob-Phasenkomparator 150 beurteilt. Im Gegensatz zur ersten Ausführungsform eliminiert dies die Notwendigkeit, die Verschiebungs- oder Shift-Richtung eines internen Taktsignals ACLK (oder /BCLK) zu invertieren. Folglich ist es möglich, die anfängliche Grob-Einstellung mit hoher Geschwindigkeit durchzuführen.
46 zeigt die Einzelheiten der Grob/Fein-Steuereinheit 142. Die Grob/Fein-Steuereinheit 142 ist die gleiche Schaltung wie die kombinatorische Schaltung 110 in der Grob/Fein-Steuerschaltung 48 der ersten Ausführungsform.
47 zeigt die Einzelheiten der Grob-Steuereinheit 144.
Die Grob-Steuereinheit 144 besteht aus einem Grob-Controller 152 und einem Latch 120 für eine Grob-Shift. Das Latch 120 für eine Grob-Shift ist die gleiche Schaltung wie diejenige der ersten Ausführungsform. In dieser Ausführungsform ist das Latch 122 für eine Shift-Richtung der ersten Ausführungsform nicht implementiert.
48 zeigt die Einzelheiten des Grob-Controllers 152.
Der Grob-Controller 152 umfasst eine kombinatorische Schaltung 154, einen Teiler 128, eine Steuerungsschaltung 130 und eine ODER-Schaltung 132. Der Teiler 128, die Steuerschaltung 130 und die ODER-Schaltung 132 sind die gleichen Schaltungen wie diejenigen der ersten Ausführungsform.
Die kombinatorische Schaltung 154 unterscheidet sich von der kombinatorischen Schaltung 126 der ersten Ausführungsform im folgenden Punkt: d. h. in der kombinatorischen Schaltung 126 werden das NAND-Gatter mit drei Eingängen und die NAND-Gatter mit zwei Eingängen bei den vorherigen Stufen der NAND-Gatter, die das Vorwärts-Signals FW und das Rückwärtssignal BW abgeben, mit der Logik des Vergleichsergebnissignals COMP versorgt. In der kombinatorischen Schaltung 154 wird das NAND-Gatter mit drei Eingängen mit der Logik des Fein-Vergleichsergebnissignals FCOMP versorgt, und die NAND-Gatter mit zwei Eingängen werden über UND-Gatter mit den Vergleichsergebnissignalen CPS, CP7 bzw. den Vergleichsergebnissignalen CP6, CP8 versorgt.
49 zeigt das Steuerungszustandsdiagramm der Operationen der kombinatorischen Schaltung 154.
Die kombinatorische Schaltung 154 aktiviert z. B. das Rückwärtssignal BW, wenn das Grob-Einrastsignal RLON bei einem niedrigen Pegel liegt und die Vergleichsergebnissignale CP5 und CP7 bei einem hohen Pegel liegen, und aktiviert das Vorwärtssignal FW, wenn das Grob-Einrastsignal RLON bei einem niedrigen Pegel liegt und die Vergleichsergebnissignale CP6 und CP8 bei einem hohen Pegel liegen. Die kombinatorische Schaltung 154 aktiviert das Rückwärtssignal BW, wenn das Grob-Einrastsignal RLON, das Grob-Shift-Reihenfolgesignal RSO, das Maximumsignal MAX und das Fein-Vergleichsergebnissignal FCOMP alle bei einem hohen Pegel liegen. Die kombinatorische Schaltung 154 deaktiviert sowohl das Vorwärtssignal FW als auch das Rückwärtssignal BW, wenn das Grob-Einrastsignal RLON und das Grob-Shift-Reihenfolgesignal RSO bei einem hohen Pegel liegen und das Maximumsignal MAX und das Minimumsignal MIN bei einem niedrigen Pegel liegen.
In der oben beschriebenen integrierten Halbleiterschaltung wird die Phaseneinstellung am internen Taktsignal CLKI wie im folgenden beschrieben durchgeführt.
50 ist ein Flussdiagramm, dass die Steuerung für die Phaseneinstellung zeigt, die von den oben beschriebenen Schaltungen durchgeführt werden soll. Die Steuerung für die Phaseneinstellung wird durch die Freigabe des Re set-Signals /RESET gestartet, und anschließend werden die anfängliche Konfiguration, die anfängliche Grob-Einstellung, die anfängliche Fein-Einstellung und die Grob/Fein-Einstellung nacheinander durchgeführt.
Die Steuerungsabläufe für die anfängliche Konfiguration, die anfängliche Fein-Einstellung und die Grob/Fein-Einstellung sind die gleichen wie diejenigen der ersten Ausführungsform, und deren Beschreibung wird hier weggelassen.
In der anfänglichen Grob-Einstellung vergleicht bei Schritt S61 der in 42 gezeigte Grob-Phasenkomparator 150 die Phasen des Referenztaktsignals REFCLK und des internen Taktsignals DICLK. Wenn das interne Taktsignal DICLK dem Referenztaktsignal REFCLK in der Phase voreilt, wird das Grob-Vergleichsergebnissignal RCOMP auf einen hohen Pegel eingestellt. Dem hohen Pegel des Grob-Vergleichsergebnissignals RCOMP folgt die Steuerung über ein Verzögern des internen Taktsignals DICLK. Wenn das interne Taktsignal DICLK hinter dem Referenztaktsignal REFCLK in der Phase nacheilt, wird das Grob-Vergleichsergebnis RCOMP auf einen niedrigen Pegel eingestellt. Dem niedrigen Pegel des Grob-Vergleichsergebnissignals RCOMP folgt die Durchführung einer Steuerung, um das interne Taktsignal DICLK voreilen zu lassen. Wenn das interne Taktsignal DICLK mit dem Referenztaktsignal REFCLK in der Phase übereinstimmt, wird überdies das Grob-Einrastsignal RLON auf einen hohen Pegel gesetzt.
Falls das Grob-Einrastsignal RLON bei einem hohen Pegel liegt, rückt dann bei Schritt S62 die Prozedur zur Fein-Einstellung vor. Falls das Grob-Einrastsignal RLON bei einem niedrigen Pegel liegt, rückt dann die Prozedur zu Schritt S63 vor.
Bei Schritt S63 führt der in 48 gezeigte Grob-Controller 152 eine Steuerung durch, um Verzögerungsschaltungen umzuschalten. Die Verzögerungsschaltung wird gemäß dem in 49 gezeigten Steuerungszustandsdiagramm gesteuert.
Die Inversion des Grob-Shift-Reihenfolgesignals RSO bei Schritt S63 und das Halten der Shift-Richtung bei Schritt S65 werden gemäß den gleichen Prozeduren wie diejenigen der Schritte S7 und S8 in der ersten Ausführungsform durchgeführt. Die Prozedur kehrt dann zu Schritt S61 zurück.
Nach der anfänglichen Grob-Einstellung werden dann die anfängliche Fein-Einstellung und die Grob/Fein-Einstellung so durchgeführt, dass die Phase des internen Taktsignals CLKI mit der Phase des internen Taktsignals CLK übereinstimmt.
Die integrierte Halbleiterschaltung dieser Ausführungsform kann den gleichen Effekt wie denjenigen bieten, der von der oben beschriebenen ersten Ausführungsform erhalten wird. Außerdem wird in dieser Ausführungsform der Phasenkomparator 146 durch den Fein-Phasenkomparator 148 und den Grob-Phasenkomparator 150 gebildet, und die Beurteilung der Übereinstimmungen der Phasen in der anfänglichen Grob-Einstellung und der anfänglichen Fein-Einstellung werden durch separate Schaltungen vorgenommen. Daher kann die anfängliche Grob-Einstellung effizient und mit hoher Geschwindigkeit durchgeführt werden.
Als nächstes wird die dritte Ausführungsform der integrierten Halbleiterschaltung in der vorliegenden Erfindung beschrieben. Die gleichen Schaltungen und Signale wie diejenigen, die in der ersten Ausführungsform beschrieben wurden, werden durch identische Bezugsziffern bezeichnet, und ihre ausführliche Beschreibung wird weggelassen.
Diese Ausführungsform unterscheidet sich von der ersten Ausführungsform in einem ersten Teiler 156, und die anderen Konfigurationen sind im wesentlichen die gleichen. Außerdem bietet diese Ausführungsform einen bemerkenswerten Effekt, wenn sie für eine integrierte Halbleiterschaltung verwendet wird, die verglichen mit der ersten Ausführungsform bei niedrigeren Frequenzen arbeitet.
51 zeigt den ersten Teiler 156.
Der erste Frequenzteiler 156 hat zwei Teiler 92, die zu denjenigen der ersten Ausführungsform identisch sind. Der Teiler 92 bei der vorherigen Stufe wird mit einem internen Taktsignal CLK-K am Eingangsanschluß IN versorgt, mit einem Startsignal STT am Steueranschluß STT1 und ist mit einer Stromversorgungsleitung VDD am Steueranschluß STT2 verbunden. Der Eingangsanschluß IN und die Steueranschlüsse STT1, STT2 des Teilers 92 bei der nachfolgenden Stufe sind mit den Schaltern 156a, 156b bzw. 156c verbunden. Der Schalter 156a ist ein Element, um einen der Ausgangsanschlüsse OUT und /OUT des Teilers 92 bei der vorherigen Stufe mit dem Eingangsanschluß IN zu verbinden. Der Schalter 156b ist ein Element, um entweder den hohen Pegel der Stromversorgungsleitung VDD oder das Startsignal STT an den Steueranschluß STT1 zu liefern. Der Schalter 156c ist ein Element, um entweder den hohen Pegel der Stromversorgungsleitung VDD oder des Startsignals STT an den Steueranschluß STT2 zu liefern. Jeder der Schalter 156a, 156b und 156c besteht aus einem CMOS-Übertragungsgate. Jeder der Schalter 156a, 156b und 156c wird geschaltet, indem ein vorbestimmter Wert an einem Modenregister geladen wird, um den Betriebsmodus der integrierten Halbleiterschaltung einzustellen.
In der vorliegenden Ausführungsform ist der Eingangsanschluß IN des Teilers 92 bei der nachfolgenden Stufe mit dem Ausgangsanschluß/OUT des Teilers 92 bei der vorherigen Stufe verbunden. Der Steueranschluß STT1 und der Steueranschluß STT2 des Teilers 92 bei der nachfolgenden Stufe werden mit dem Startsignal STT und dem hohen Pegel der Stromversorgungsleitung VDD versorgt.
52 zeigt die Betriebszeitsteuerung für den ersten Teiler 156 und den zweiten Frequenzteiler 84 (13) am Beginn einer Phaseneinstellung.
In dieser Ausführungsform wird damit begonnen, das Referenztaktsignal REFCLK vom ersten Teiler 156 vier Takte nach dem Empfang des internen Taktsignals CLKI abzugeben. Demgemäß wird die Phasendifferenz T6 zwischen dem internen Taktsignal DICLK und dem Referenztaktsignal REFCLK kleiner als die Phasendifferenz T7 des Falls, in dem das Referenztaktsignal REFCLK in fünf Takten abgegeben wird. Wenn die Betriebsfrequenz niedrig ist, kann daher die Taktzahl vor der Abgabe des Referenztaktsignals REFCLK reduziert werden, um die Anzahl von Phasenvergleichen zu verringern, die in der anfänglichen Grob-Einstellung erforderlich sind. Übrigens kann die Phasendifferenz zwischen dem internen Taktsignal DICLK und dem Referenzsignal REFCLK am Beginn der anfänglichen Grob-Einstellung reduziert (z. B. T7 auf T6) werden, so dass die Anzahl von Interpolatoren 39, die in der in 7 gezeigten Verzögerungsschaltung 55 zu aktivieren sind, abnimmt, um den Leistungsverbrauch zu reduzieren.
Die vierte Ausführungsform der integrierten Hableiterschaltung in der vorliegenden Erfindung wird nun beschrieben. Die gleichen Schaltungen und Signale wie diejenigen, die in der ersten Ausführungsform beschrieben wurden, werden durch identische Bezugsziffern bezeichnet und deren ausführliche Beschreibung wird weggelassen.
53 zeigt eine Taktsteuereinheit 170, die in einem DDR-SDRAM implementiert ist.
Die Taktsteuereinheit 170 umfasst einen Startsignalgenerator 32, Taktpuffer 34a und 34b, eine Verzögerungssteuerschaltung 172, eine Umschaltschaltung 174, einen ersten Selektor 176, Pseudo- oder Dummy-Schaltungen 178 und 180, einen Phasenkomparator 182, eine Grobsteuereinheit 184, eine Feinsteuereinheit 186, einen Grobzähler 188, einen Feinzähler 190, einen zweiten Selektor 192 und einen D/A-Wandler 194. Die Umschaltschaltung 174, der erste Selektor 176, die Grobsteuereinheit 184, die Feinsteuereinheit 186, der Grobzähler 188, der Feinzähler 190, der zweite Zähler 192 und der D/A-Wandler 194 entsprechen der in 5 gezeigten Steuerschaltung 318.
Die Verzögerungssteuerschaltung 172 empfängt interne Taktsignale CLK-K und /CLK-K, die Steuersignale von den Umschaltschaltungen, und wird mit Steuerspannungen V1, V2, VMIN und VMAX versorgt und gibt interne Taktsignale CLKI und /CLKI ab. Die internen Taktsignale CLK und /CLK entsprechen dem in 5 gezeigten Referenztaktsignal.
Die Dummy-Schaltung 178 empfängt das interne Taktsignal CLK-K, verzögert dieses Taktsignal CLK-K um soviel wie eine Verbundschaltung 204, die später beschrieben werden soll, und gibt das Ergebnis als ein Referenztaktsignal REFCLK ab.
Die Dummy-Schaltung 180 empfängt das interne Taktsignal CLKI, das in der Verzögerungssteuerschaltung 172 erzeugt wird, und gibt ein internes Taktsignal DICLK ab. Die Dummy-Schaltung 180 verwendet z. B. den Dummy-Ausgabepuffer 86 und den Dummy-Eingabepuffer 88 der ersten Ausführungsform (12), wenn die vorliegende Erfindung in einer Ausgabeschaltung für die Zeitlageneinstellung genutzt wird.
Der Phasenkomparator 182 vergleicht die Phasen des Referenztaktsignals REFCLK und des internen Taktsignals DICLK und gibt ein Vergleichsergebnis COMP ab. Der Phasenkomparator 182 wird gebildet, indem der Zeitlagengenerator 108 aus dem Phasenkomparator 90 der ersten Ausführungsform entfernt wird (17).
Die Grobsteuereinheit 184 empfängt das Vergleichsergebnissignal COMP, ein Maximumsignal MAX und ein Minimumsignal MIN und gibt ein Hochzählsignal RUP, ein Zählsignal RDOWN und ein Grob-Einrastsignal RLON ab. Die Grobsteuereinheit 184 hat in der später zu beschreibenden Grob-Einstellung die Funktion, das Hochzählsignal RUP und das Abwärtszählsignal RDOWN basierend auf dem Vergleichsergebnis COMP abzugeben und das Grob-Einrastsignal RLON zu aktivieren, wenn das Vergleichsergebnis invertiert wird.
Die Feinsteuereinheit 186 empfängt das Vergleichsergebnissignal COMP und das Grob-Einrastsignal RLON2 und gibt ein Hochzählsignal FUP, ein Abwärtszählsignal FDOWN, das Maximumsignal MAX und das Minimumsignal MIN ab. Die Feinsteuereinheit 188 hat die Funktion, das Hochzählsignal FUP und das Abwärtszählsignal FDOWN basierend auf dem Vergleichsergebnissignal COMP abzugeben, wenn das Grob-Einrastsignal RLON2 (in der Fein-Einstellung) aktiviert wird.
Der Grobzähler 188 empfängt das Hochzählsignal RUP und das Abwärtszählsignal RDOWN, arbeitet als ein 2-Bit-Zähler und gibt Zählersignale RQ1, /RQ1, RQ2 und /RQ2 ab.
Der Feinzähler 190 empfängt das Hochzählsignal FUP und das Abwärtszählsignal FDOWN, arbeitet als ein 3-Bit-Zähler und gibt Zählersignale FQ1, /FQ1, FQ2, /FQ2, FQ3 und /FQ3 ab.
Der zweite Selektor 192 empfängt die Zählersignale RQ1, /RQ1, /RQ2, /RQ2, FQ1–FQ3 und /FQ1–/FQ3 und Ausgabeauswählsignale SELA, SELB und /SELB gemäß deren Zählerwerten.
Der D/A-Wandler 194 empfängt die Zählersignale FQ1–FQ3 und /FQ1– /FQ3 und gibt acht mögliche Werte von Steuerspannungen V1 und V2 gemäß diesem Zählerwert aus. Wie in der ersten Ausführungsform nimmt die Steuerspannung V1 mit einem zunehmenden Zählerwert zu, und die Steuerspannung V2 nimmt mit einem zunehmenden Zählerwert ab. Außerdem werden beim maximalen Zählerwert die Steuerspannungen V1 und V2 auf die Steuerspannung VMAX bzw. die Steuerspannung VMIN eingestellt. Beim minimalen Zählerwert werden die Steuerspannungen V1 und V2 auf die Steuerspannung VMIN bzw. die Steuerspannung VMAX eingestellt.
Der erste Selektor 176 empfängt die Zählersignale RQ1, /RQ1, RQ2 und /RQ2 und das Auswahlsignal SELA und gibt mehrere Schaltsignale zum Steuern der Umschaltschaltung 174 ab.
Die Umschaltschaltung 174 empfängt die Schaltsignale vom ersten Selektor 176 und die Steuerspannungen V1, V2, VMIN und VMAX und gibt mehrere Steuersignale ab.
54 zeigt die Einzelheiten der Verzögerungssteuerungsschaltung 172.
Die Verzögerungssteuerschaltung 172 umfaßt: eine Verzögerungsschaltung 198, die aus sechs Interpolatoren 196 besteht, die in Reihe geschaltet sind; eine Verzögerungsschaltung 202, die aus zwei in Reihe geschalteten Interpolatoren 200 besteht; eine Verbundschaltung 204, die aus einem Interpolator besteht; und eine initialisierende Schaltung 206. Die Verzögerungsschaltung 198, die Verzögerungsschaltung 202 und die Verbundschaltung 204 entsprechen der Hauptverzögerungsschaltung 310, der Subverzögerungsschaltung 312 bzw. der Auswahlschaltung 314, die in 5 dargestellt sind.
Wie die Verzögerungsschaltung 55 (7) der ersten Ausführungsform empfängt die Verzögerungssteuerschaltung 172 das Taktsignal /CLK einer negativen Logik, das nicht dargestellt ist. Wie die Interpolatoren (8) der ersten Ausführungsform weisen die Interpolatoren 196 und 200 die Eingangsanschlüsse /IN1 und /IN2, den Ausgangsanschluß /OUT und den Freigabeanschluß EN auf, die nicht dargestellt sind. Diese Signale sind hier der Einfachheit halber aus der Veranschaulichung weggelassen. In dieser Ausführungsform sind die Interpolatoren 196 und 200 einander identisch und haben identische Eigenschaften.
Die Interpolatoren 196 in der Verzögerungsschaltung 198, mit Ausnahme der Anfangsstufe 196-6, empfangen abwechselnd das interne Taktsignal CLK-K an den Eingangsanschlüssen IN1 und IN2. Der Interpolator 196-6 ist mit einer Erdungsleitung VSS am Eingangsanschluß IN1 verbunden und empfängt das interne Taktsignal CLK-K am Eingangsanschluß IN2. Der Interpolator 196-6 wird ebenfalls mit der Steuerspannung VMIN und einer Steuerspannung β6 an den Steueranschlüssen α bzw. β versorgt. Die Interpolatoren 196-1 bis 196-5 werden mit Steuerspannungen α1–α5 und β1–β5 an den Steueranschlüssen α bzw. β versorgt. Über den Ausgangsanschluß OUT des Interpolators 196-1 wird ein internes Taktsignal CLKIA abgegeben.
Der Interpolator 200-2 in der Verzögerungsschaltung 202 ist mit der Erdungsleitung VSS am Eingangsanschluß IN1 verbunden und empfängt am Eingangsanschluß IN2 das interne Taktsignal CLK-K. Der Interpolator 200-2 wird auch mit der Steuerspannung VMIN und der Steuerspannung VMAX an den Steueranschlüssen α bzw. β versorgt. Der Interpolator 200-1 empfängt die Ausgabe des Interpolators 200-2 am Eingangsanschluß IN1 und empfängt am Eingangsanschluß IN2 das interne Taktsignal CLK-K. Der Interpolator 200-1 wird auch mit den Steuerspannungen V1 und V2 an den Steueranschlüssen α bzw. β versorgt. Über den Ausgangsanschluß OUT des Interpolators 200-1 wird ein internes Taktsignal CLKIB mit der gleichen Phase wie derjenigen des internen Taktsignals CLKIA abgegeben.
Die Verbundschaltung 204 empfängt die Auswahlsignale SELB und /SELB, synthetisiert die internen Taktsignale CLKIA und CLKIB und gibt das Ergebnis als das interne Taktsignal CLKI ab. Die Verbundschaltung 204 gibt das interne Taktsignal CLKIB als das interne Taktsignal CLKI bei Empfang des Auswahlsignals SELB mit hohem Pegel (/SELB = niedriger Pegel) ab und gibt das interne Taktsignal CLKIA als das interne Taktsignal CLKI bei Empfang des Auswahlsignals SELB mit niedrigem Pegel (/SELB = hoher Pegel) ab. Außerdem empfängt die Verbundschaltung 204, wie später beschrieben wird, die internen Taktsignale CLKIA und CLKIB in identischer Phase, wenn die Auswahlsignale SELB und /SELB umgeschaltet werden. Daher bewirkt ein Umschalten der Auswahlsignale SELB und /SELB kein Jitter-Ereignis am internen Taktsignal CLKI.
Die initialisierende Schaltung 206 empfängt das Startsignal STT, die Steuerspannung VMIN, die Steuerspannung VMAX und das interne Taktsignal CLKI und gibt eine Steuerspannung V3 ab. Die initialisierende Schaltung 206 wird in der später zu beschreibenden anfänglichen Einstellung aktiviert.
55 zeigt die Einzelheiten der initialisierenden Schaltung 206.
Die initialisierende Schaltung 206 umfaßt: eine Verzögerungsschaltung 210, die aus fünf, in Reihe geschalteten Interpolatoren 208 besteht; Frequenzteiler 212 und 214; ein Phasenkomparator 216; einen Impulsgenerator 218; einen Zähler 220 und einen D/A-Wandler 222. Die Interpolatoren 208 sind mit den Interpolatoren 196 und 200 identisch, die in 54 dargestellt sind, und haben die gleichen Charakteristiken. Die Verzögerungsschaltung 210 entspricht der in 5 gezeigten Einstellungsverzögerungsschaltung 320. Außerdem entsprechen der Phasenkomparator 216, der Impulsgenerator 218, der Zähler 220 und der D/A-Wandfer 222 der in 5 gezeigten Einstellungsschaltung 322.
Der Interpolator 208-2 bis zum Interpolator 208-5 empfangen das interne Taktsignal CLKI an den Eingangsanschlüssen IN2 und werden mit der Steuerspannung VMIN und der Steuerspannung VMAX an den Steueranschlüssen α bzw. β versorgt. Der Interpolator 208-5 empfängt das interne Taktsignal CLKI am Eingangsanschluß IN1. Die Interpolatoren 208-1 bis 208-4 empfangen die Ausgangssignale der vorherigen Stufen an den Eingangsanschlüssen IN1. Der Interpolator 208-1 ist mit der Erdungsleitung VSS am Eingangsanschluß IN2 verbunden und wird mit der Steuerspannung VMIN und der Steuerspannung VMAX an den Steueranschlüssen α bzw. β versorgt. Der Interpolator 208-2 gibt ein internes Taktsignal CLKI2 ab. Wie später beschrieben wird, sind die Interpolatoren 208-2 bis zum Interpolator 208-5 Schaltungen, um die empfangenen Taktsignale in der Phase um 90° zu verzögern. Der Interpolator 208-1 dient als Last.
Der Frequenzteiler 212 teilt die Frequenz des empfangenen internen Taktsignals CLKI auf ein Viertel für eine Abgabe. Der Frequenzteiler 214 teilt die Frequenz des empfangenen Taktsignals CLKI2 auf ein Viertel für eine Abgabe. Die Frequenzteiler 212 und 214 sind mit dem ersten Frequenzteiler 280 (13) der ersten Ausführungsform identisch. Die Frequenzteiler 212 und 214 können hier ebenfalls entfernt werden, so daß die internen Taktsignale CLKI und CLKI2 jedesmal verglichen werden.
Der Phasenkomparator 216 vergleicht die Phasen der von den Frequenzteilern 212 und 214 empfangenen Taktsignale und gibt ein Vergleichsergebnissignal COMPI und ein Zeitlagendiagramm TIMI ab. Der Phasenkomparator 216 hat die gleiche Konfiguration wie diejenige des Phasenkomparators 90 (17) in der ersten Ausführungsform.
Der Impulsgenerator 218 empfängt ein gepulstes Signal PLSI synchron mit dem Zeitlagensignal TIMI vom Phasenkomparator 216.
Der Zähler 220 empfängt das gepulste Signal PLSI und arbeitet als 3-Bit-Zähler (QI1, /QI1, QI2, /QI2 und QI3). Der Zähler 220 inkrementiert den Zählerwert, wenn das Vergleichsergebnissignal COMPI bei einem hohen Pegel liegt, und dekrementiert den Zählerwert, wenn das Vergleichsergebnissignal COMPI bei einem niedrigen Pegel liegt.
Der D/A-Wandler 222 empfängt den Zählerwert vom Zähler 220 und gibt gemäß diesem Zählerwert acht mögliche Werte einer Steuerspannung V3 aus. Die Steuerspannung V3 wird an alle Interpolatoren 196, 200 und 208 geliefert.
56 zeigt Details der Interpolatoren 196, 200 und 208.
Die Interpolatoren 196, 200 und 208 haben pMOSs 39e, deren Ströme durch die Steuerspannung V3 gesteuert werden, statt der Konstantstromquellen 39a in den Interpolatoren 39 (8) der ersten Ausführungsformen. Sie haben ansonsten die gleiche Konfiguration wie diejenige der Interpolatoren 39.
57 zeigt die Einzelheiten des in 53 dargestellten Feinzählers 190.
Der Feinzähler 190 wird gebildet, indem drei Flipflops 190a mit jeweils einer Einstellfunktion (/PRE) und einer Reset-Funktion (/RES) seriell verbunden sind.
Zwischen benachbarten zwei Flipflops 190a sind Steuerschaltungen 190b geschaltet, um das Inkrement und Dekrement des Zählerwertes zu steuern. Die Steuerschaltungen 190b übertragen die invertierte Logik der Ausgaben Q zu den Taktanschlüssen CLK in den nächsten Stufen, wenn das Hochzählsignal FUP bei einem hohem Pegel liegt, und übertragen die invertierte Logik der Ausgaben /Q zu den Taktanschlüssen CLK in den nächsten Stufen, wenn das Abwärtszählsignal FDOWN bei einem hohen Pegel liegt. Das Flipflop 190a in der Anfangsstufe empfängt ein Zählertaktsignal CCLK am Taktanschluß CLK. Das Zählertaktsignal CCLK ist ein Signal, das erhalten wird, indem das interne Taktsignal CLK-K verzögert wird. Wenn der in 53 gezeigte Phasenkomparator 182 das frequenzgeteilte interne Taktsignal DICLK und das Referenztaktsignal REFCLK vergleicht, wird das Zählertaktsignal CCLK gemäß dem frequenzgeteilten internen Taktsignal DICLK erzeugt.
Wenn das Startsignal STT aktiviert wird, empfängt der Feinzähler 190 einen hohen Pegel oder einen niedrigen Pegel an den Einstellanschlüssen /BRE und den Reset-Anschlüssen /RES der jeweiligen Flipflops 190a, wodurch auf einen vorbestimmten Zählerwert initialisiert wird.
58 zeigt die Operation des Feinzählers 190.
Zu Anfang arbeitet der Feinzähler 190 als ein inkrementaler Zähler, wenn das Hochzählsignal UP bei einem hohen Pegel liegt. Das Flipflop 190a in der Anfangsstufe invertiert die Pegel der Zählersignale FQ1 und /FQ1 synchron mit der ansteigenden Flanke des Zählertaktsignals CCLK (58(a)). Die Steuerschaltung 190b empfängt den hohen Pegel des Hochzählsignals UP und überträgt das invertierte Signal RS1 des Zählersignals FQ1 zu dem Taktanschluß CLK des Flipflop 190a bei der nächsten Stufe (58(b)). Das Flipflop 190a bei der nächsten Stufe invertiert die Pegel der Zählersignale FQ2 und /FQ2 synchron mit der ansteigenden Flanke des invertierten Signals RS1 (58(c)). Das Zählersignal FQ3 wird danach in der gleichen Weise erzeugt.
Übrigens arbeitet der Feinzähler 190 als ein dekrementaler Zähler, während das Abwärtszählsignal FDOWN bei einem hohen Pegel liegt. Die jeweiligen Steuerschaltungen 190b übertragen hier das invertierte Signale RS1 des Zählersignals /FQ1 und das invertierte Signal RS2 des Zählersignals /FQ2 zu den Flipflops 109a in den nächsten Stufen (58(d) und (e)). Demgemäß variiert zum Beispiel das Zählersignal FQ2 synchron mit dem Anstieg des Zählersignals FQ1 (58(f)), und das Zählersignal FQ3 variiert synchron mit dem Anstieg des Zählersignals FQ2 (58(g)).
59 zeigt die Einzelheiten der in 57 dargestellten Flipflops 190a.
Ein Flipflop 190a besteht aus zwei Flipflops 191a und 191b, die in Reihe verbunden sind. Die Flipflops 191a und 191b bestehen aus: zwei NAND-Gattern, deren Ausgänge zueinander rückgekoppelt sind; und zwei NAND-Gattern, um jeweils die Eingänge der NAND-Gatter zu steuern.
Die Eingänge des Flipflop 191a in der vorherigen Stufe empfangen das Taktsignal CLK und dessen invertiertes Signal. Die Eingänge des Flipflop 191b in der nachfolgenden Stufe empfangen das Taktsignal CLK. Die NAND-Gatter auf der Ausgangsseite des Flipflops 191d in der nachfolgenden Stufe empfangen das Einstellsignal /PRE und das Reset-Signal /RES.
60 zeigt den Betrieb des Flipflop 190a.
Zu Anfang wird der hohe Pegel des Knotens NF2 synchron mit dem Anstieg des Taktsignals CLK zum Flipflop 191b übertragen, wodurch der Knoten NF4 auf einen niedrigen Pegel gesetzt wird (60(a)). Unter dem niedrigen Pegel des Knotens NF4 setzt das Flipflop 191b die Ausgaben /Q und Q auf einen hohen Pegel bzw. einen niedrigen Pegel (60(b)).
Synchron mit dem Abfall des Taktsignals CLK wird dann der Knoten NF1 auf einen hohen Pegel gesetzt, und der Knoten NF4 wird auf einen hohen Pegel gesetzt (60(c) und (d)). Der Knoten NF2 auf einen niedrigen Pegel unter dem hohen Pegel des Knotens NF1 gesetzt (60(e)).
Der hohe Pegel des Knotens NF1 wird dann synchron mit dem Anstieg des Taktsignals CLK zum Flipflop 191b übertragen, wodurch der Knoten NF3 auf einen niedrigen Pegel gesetzt wird (60(f)). Unter dem niedrigen Pegel des Knotens NF3 setzt das Flipflop 191b die Ausgaben Q und /Q auf einen hohen Pegel bzw. einen niedrigen Pegel (60(g)).
Synchron mit dem Abfall des Taktsignals wird dann der Knoten NF2 auf einen hohen Pegel gesetzt, und der Knoten NF3 wird auf einen hohen Pegel gesetzt (60(h) und (i)). Der Knoten NF1 wird unter dem hohen Pegel des Knotens NF2 auf einen niedrigen Pegel gesetzt (60(j)). Die oben beschriebene Operation wird in der gleichen Weise wiederholt, so daß die Ausgaben Q und /Q synchron mit den Anstiegen des Taktsignals CLK abwechselnd auf einen hohen Pegel und einen niedrigen Pegel gesetzt werden.
Bei Empfang des niedrigen Pegels des Einstellsignals /PRE setzt außerdem das Flipflop 191b die Ausgaben Q und /Q auf einen hohen Pegel bzw. einen niedrigen Pegel (60(k)). Bei Empfang des niedrigen Pegels des Reset-Signals /RES setzt das Flipflop 191b die Ausgaben Q und /Q auf einen niedrigen Pegel bzw. einen hohen Pegel (60(l)).
61 zeigt den in 53 dargestellten D/A-Wandler 194.
Der D/A-Wandler 194 besteht aus zwei D/A-Wandlern 195. Der D/A-Wandler 195 zum Erzeugen der Steuerspannung V1 empfängt die Zählersignale FQ1, /FQ1, FQ2, /FQ2 und FQ3 an den Eingangsanschlüssen Q1, /Q1, Q2, /Q2 bzw. Q3. Der D/A-Wandler 195 zum Erzeugen der Steuerspannung V2 empfängt die Zählersignale /FQ1, FQ1, /FQ2, FQ2 und /FQ3 an den Eingangsanschlüssen, Q1, /Q1, Q2, /Q2 bzw. Q3.
62 zeigt die Einzelheiten der D/A-Wandler 195.
Ein D/A-Wandler 195 umfaßt: acht nMOSs 195b, deren Sources mit der Erdungsleitung VSS verbunden sind und deren Drains mit einer konstanten Stromquelle 195a verbunden sind; vier ODER-Gatter 195c, deren Ausgangsknoten mit den Gates G1–G4 der nMOSs 195b verbunden sind; vier UND-Gatter 195d, deren Ausgangsknoten mit den Gates G5–G8 der nMOSs 195b verbunden sind; vier UND-Gatter 195e, die die ODER-Gatter und die UND-Gatter steuern; und drei ODER-Gatter 195f.
Die UND-Gatter 195e arbeiten als Decodierer für die Zählersignale Q1, /Q1, Q2 und /Q2. Jedes der ODER-Gatter 195f gibt ein ODER-Signal eines Decodiersignals und das obere Decodiersignal (engl. upper decode Signal) ab.
63 zeigt die Operation des D/A-Wandlers 195.
Der D/A-Wandler 195 schaltet sequentiell die Gates G1–G8 der nMOSs ein, wenn die Zählersignale Q1, Q2 und Q3 ansteigen. Folglich nimmt die Steuerspannung V im umgekehrten Verhältnis zum Zählerwert ab.
64 zeigt die Beziehung zwischen dem Zählerwert, der vom D/A-Wandler 195 empfangen wird, der Ausgangsspannung desselben und der Verzögerungszeit eines Interpolators.
In einem gewöhnlichen D/A-Wandler enthalten die Steuerspannungen VMAX und VMIN einen vorbestimmten Offset bezüglich der Stromversorgung VDD bzw. der Erdungsspannung VSS. Der Grund dafür besteht darin, die Variationen der Ausgangsspannung des D/A-Wandlers und die Variationen der Verzögerungszeit des Interpolators bezüglich des Zählerswertes konstant (linear) zu machen. In der vorliegenden Erfindung kann jedoch in dem Fall, in dem die Steuerspannung VMIN einen Offset aufweist, der Interpolator möglicherweise eine Phaseneinstellung vornehmen, selbst wenn der Zählerwert "0" ist. Konkreter schließen Steuerspannungen VMIN, die den Schwellenwert der Interpolatoren 196, 200 und 208 übersteigen, geeignete Phaseneinstellungen aus.
Aus diesem Grund stellt der D/A-Wandler 195 in der vorliegenden Ausführungsform die Steuerspannung VMIN zwangsweise auf die Erdungsspannung VSS ein, wenn der Zählerwert "0" ist.
65 zeigt die Einzelheiten des in 53 dargestellten zweiten Selektors 192.
Der zweite Selektor 192 umfaßt: eine kombinatorische Schaltung 192a mit NOR-Gattern und Invertern, um das Auswahlsignal SELA zu erzeugen; kombinatorische Schaltungen 192b und 192c mit NAND-Gattern und einem Inverter oder Invertern, um die Auswahlsignale SELB bzw. /SELB zu erzeugen; und Schaltungen 192d für CR-Zeitkonstanten, um die Wellenformen der Auswahlsignale SELB und /SELB zu glätten. Das Glätten der Wellenformen der Auswahlsignale SELB und /SELB durch die Schaltungen 192d für CR-Zeitkonstanten ermöglicht der in 54 gezeigten Verbundschaltung 204, die internen Taktsignale CLKIA und CLKIB allmählich umzuschalten.
Die kombinatorische Schaltung 192a ist eine Schaltung, um das Auswahlsignal SELA auf einen hohen Pegel umzusetzen, wenn der in 13 dargestellte Grobzähler 188 einen Zählerwert "0" (RQ1 = L, RQ2 = L) aufweist und der Feinzähler 190 ein Zählerwert "4, 5, 6 oder 7" aufweist.
Die kombinatorische Schaltung 192b ist eine Schaltung, um das Auswahlsignal SELB auf einen hohen Pegel umzusetzen, wenn der Grobzähler 188 einen Zählerwert "0" (RQ1 = L, RQ2 = L) aufweist und der Feinzähler 190 ein Zählerwert " 2, 3, 4 oder 5" aufweist.
Die kombinatorische Schaltung 192c ist eine Schaltung, um das Auswahlsignal /SELB auf einen niedrigen Pegel zu setzen, wenn der Grobzähler 188 einen Zählerwert "0" (RQ1 = L, RQ2 = L) aufweist und der Feinzähler 190 ein Zählerwert " 2, 3, 4 oder 5" aufweist.
Übrigens wird, wie später beschrieben wird, die Phase des internen Taktsignals CLKI bezüglich des internen Taktsignals CLK-K auf acht möglichen Wegen innerhalb des Bereichs 0–90° gemäß dem Zählerwert des Feinzählers 190 um 11° verschoben, wenn der Grobzähler 188 einen Zählerwert "0" hat.
Demgemäß setzt die Logik der kombinatorischen Schaltung 192a das Auswahlsignal SELA auf einen hohen Pegel, wenn die Phase des internen Taktsignals CLKI gegenüber der Phase des internen Taktsignals CLK-K um 45–90° verschoben ist. Die Logik der kombinatorischen Schaltungen 192b und 192c setzt die Auswahlsignale SELB und /SELB auf einen hohen Pegel bzw. einen niedrigen Pegel, wenn die Phase des internen Taktsignals CLKI gegenüber der Phase des internen Taktsignals CLK-K um 22,5–67,5° verschoben ist.
66 zeigt die Einzelheiten der Umschaltschaltung 174 und des ersten Selektors 176, die in 53 dargestellt sind.
Die Umschaltschaltung 174 ist eine Schaltung, die die gleiche Operation wie diejenige des Umschaltsignals 59 (7) in der ersten Ausführungsform durchführt. Die Umschaltschaltung 174 gibt eine der Steuerspannungen VMIN, VMAX, V1 und V2 über die Steueranschlüsse α1–α5 und β1–β5 und gibt irgendeine der Steuerspannungen VMIN und VMAX über die Steueranschlüsse α6 bzw. β6 ab. Die Umschaltschaltung 174 weist Schaltteile 61 (mit denjenigen der ersten Ausführungsform in 9 identisch) auf, die den Steueranschlüssen α1– α5 und β1–β5 entsprechen.
Der erste Selektor 176 empfängt die Zählersignale RQ1, /RQ1, RQ2 und /RQ2 vom Grobzähler 188 und das Auswahlsignal SELA und gibt die Steuersignale zum Steuern der Umschaltschaltung 174 ab. Der erste Selektor 176 umfaßt Decodieren 176a, um aus den Zählersignalen RQ1, /RQ1, RQ2 und /RQ2 Decodiersignale zu erzeugen, und eine kombinatorische Schaltung mit mehreren UND-Gattern und Invertern.
67 zeigt einen Überblick der Operationen der Umschaltschaltung 174 und des ersten Selektors 176.
Wenn die Steuerspannungen V1 und V2 an die Steueranschlüsse α und β eines vorbestimmten Interpolators (z. B. 196-3) in der Verzögerungsschaltung 198 geliefert werden, liefern die Umschaltschaltung 174 und der erste Selektor 176 die Steuerspannung VMIN und die Steuerspannung VMAX an die Steueranschlüsse α und β des benachbarten Interpolators bei der vorherigen Stufe (z. B. 196-4) und liefern die Steuerspannung VMAX und die Steuerspannung VMIN an die Steueranschlüsse α und β aller nachfolgenden Interpolatoren (196-2 und 196-1 beispielsweise).
Der Interpolator 196-1 wird mit den Steuerspannungen V1 und V2 versorgt, wenn die Zählersignale RQ2 = L und RQ1 = L und das Auswahlsignal SELA = H vorliegen. Diese Bedingung wird beim Verschieben der Phase des internen Taktsignals CLKI um 45–90° bezüglich der Phase des internen Taktsignals CLK-K genutzt.
Der Interpolator 196-2 wird mit den Steuerspannungen V1 und V2 versorgt, wenn die Zählersignale RQ2 = L und RQ1 = H vorliegen. Diese Bedin gung wird beim Verschieben der Phase des internen Taktsignals CLKI um 90– 180° bezüglich der Phase des internen Taktsignals CLK-K genutzt.
Der Interpolator 196-3 wird mit den Steuerspannungen V1 und V2 versorgt, wenn die Zählersignale RQ2 = H und RQ1 = L vorliegen. Diese Bedingung wird beim Verschieben der Phase des internen Taktsignals CLKI um 180– 270° bezüglich der Phase des internen Taktsignals CLK-K genutzt.
Der Interpolator 196-4 wird mit den Steuerspannungen V1 und V2 versorgt, wenn die Zählersignale RQ2 = N und RQ1 = N vorliegen. Diese Bedingung wird beim Verschieben der Phase des internen Taktsignals CLKI um 270– 360° bezüglich der Phase des internen Taktsignals CLK-K genutzt.
Der Interpolator 196-5 wird mit den Steuerspannungen V1 und V2 versorgt, wenn die Zählersignale RQ2 = L und RQ1 = L und das Auswahlsignal SELA = L vorliegen. Diese Bedingung wird beim Verschieben der Phase des internen Taktsignals CLKI um den Bereich 0–45° bezüglich der Phase des internen Taktsignals CLK-K genutzt.
68 zeigt die Zustände des Grobzählers 188, des Feinzählers 190 und der Interpolatoren 196 und 200, die gemäß den Auswahlsignalen SELA, SELB und /SELB arbeiten.
Die Phase des internen Taktsignals CLKI bezüglich derjenigen des internen Taktsignals CLK-K wird in Abhängigkeit vom Wert des Grobzählers 188 um 90° variiert. Die Phase des internen Taktsignals CLKI wird ebenfalls um ungefähr 11° innerhalb jedes Bereichs von 90° in Abhängigkeit vom Wert des Feinzählers 190 variiert.
Wie oben beschrieben wurde, wird das Auswahlsignal SELA im 45–90°-Bereich auf einen hohen Pegel eingestellt und in allen anderen Bereichen auf einen niedrigen Pegel eingestellt. Als Folge arbeitet in der Verzögerungsschaltung 198 der Interpolator 196-5 im Bereich 0–45°, und der Interpolator 196-1 arbeitet im Bereich 45–90°, wie in 67 dargestellt ist. Der Interpolator 196-2 arbeitet ähnlich im Bereich 90–180°, der Interpolator 196-3 arbeitet im Bereich 180–270°, und der Interpolator 196-4 arbeitet im Bereich 270–360°.
Unterdessen arbeitet in der Verzögerungsschaltung 202 der Interpolator 200-1 zumindest im Bereich von 0–90°. Wie in 65 diskutiert wurde, wird das Auswahlsignal SELB (/SELB) auf einen hohen Pegel (niedrigen Pegel) ge setzt, wenn die Phase des internen Taktsignals CLKI im Bereich von 22,5– 67,5° bezüglich der Phase des internen Taktsignals CLK-K verschoben wird. In diesem Fall gibt die Verbundschaltung 204 das interne Taktsignal CLKIB als das interne Taktsignal CLKI ab.
Der Interpolator 196-5 wird demgemäß im Bereich 0–22,5° verwendet, der Interpolator 200-1 wird im Bereich 22,5–67,5° genutzt, und der Interpolator 196-1 wird im Bereich 67,5–90° genutzt.
69 zeigt die Zustände der Auswahlsignale SELA und SELB und des Interpolators, der bei den jeweiligen Phasen betrieben werden soll. Die gestrichelt linierten Bögen geben diejenigen Interpolatoren an, die das interne Taktsignal CLKIA (oder CLKIB) an die in 54 dargestellte Verbundschaltung 204 abgeben, welches Signal aber nicht von der Verbundschaltung 204 abgegeben wird.
In der oben beschriebenen integrierten Halbleiterschaltung wird die Phaseneinstellung am internen Taktsignal CLKI wie im folgenden gezeigt durchgeführt.
70 ist ein Flußdiagramm, daß die Steuerung für die Phaseneinstellung zeigt. Die Phaseneinstellung wird in den Stufen einer anfänglichen Einstellung, einer Grob-Einstellung und einer Fein-Einstellung durchgeführt.
(a) Anfängliche Einstellung
Die anfängliche Einstellung wird hauptsächlich von der in 55 dargestellten initialisierenden Schaltung 206 durchgeführt. In der anfänglichen Einstellung wird, wie im folgenden beschrieben ist, die Verzögerungszeit von jedem der Interpolatoren 196, 200 und 208 auf einen Wert von ein Viertel (90°) des Zyklus des internen Taktsignals CLKI eingestellt.
Für einen Start wird bei Schritt S61 wird jede Schaltung wie im Schritt S1 der ersten Ausführungsform initialisiert.
Bei Schritt S62 vergleicht dann der Phasenkomparator 216 in der initialisierenden Schaltung 206 die Phasen der internen Taktsignale CLKI und CLKI2, die in den Frequenzteilern 212 und 214 frequenzgeteilt wurden, und gibt das Vergleichsergebnis aus.
Bei Schritt S63 rückt die initialisierende Schaltung 206, falls die Phasen der Signale miteinander übereinstimmen (in einen vorbestimmten Wert fallen), die Prozedur zum Schritt S65 weiter. In Schritt S65 oder später nimmt die initialisie rende Schaltung 206 keinen Phasenvergleich vor, indem der Phasenkomparator 216 verwendet wird. Daher wird die Steuerspannung V3 bei einem konstanten Wert gehalten. Falls die Phasen der Signale nicht miteinander übereinstimmen, rückt die Prozedur dann zum Schritt S64 weiter.
Bei Schritt S64 inkrementiert oder dekrementiert der in 55 dargestellte Zähler 220 seinen Zählerwert basierend auf dem Vergleichsergebnis. Der D/A-Wandler 222 gibt die Steuerspannung V3 entsprechend dem Zählerwert ab. Als Antwort auf die Steuerspannung V3 variiert jeder der Interpolatoren 196, 200 und 208 den Betrag seiner Stromzufuhr und variiert die maximale Verzögerungszeit. Die Phase des internen Taktsignals CLKI2, dargestellt in 55, variiert dann bezüglich der Phase des internen Taktsignals CLKI. Danach kehrt die Prozedur zu Schritt S62 zurück. Die internen Taktsignale CLKI und CLKI2 werden in der Phase dann verglichen.
Bei Schritt S63 weisen, falls die Phasen der internen Taktsignale CLKI und CLKI2 miteinander übereinstimmen, die einzelnen Interpolatoren 196, 200, 208 die maximale Verzögerungszeit auf, ein Viertel (90°) des Zyklus des internen Taktsignals CLKI. Folglich können die in Reihe geschalteten vier Interpolatoren in den Phaseneinstellungen 0–90°, 90–180°, 180–270° und 270–360° genutzt werden, um die Phaseneinstellung am internen Taktsignal CLKI durchzuführen.
71 zeigt ein Beispiel der Phaseneinstellung nach der anfänglichen Einstellung.
Zum Beispiel hat ein in der Phase um 370° dem Eingangstakt nacheilender Ausgangstakt bezüglich des Eingangstaktes eine so große Phasendifferenz wie ein in der Phase um 10° verzögerter Ausgangstakt. Nach der oben beschriebenen anfänglichen Einstellung kann daher die Phaseneinstellung-durch Verwenden der vier Interpolatoren (Verzögerungsschaltungen) beim Minimum vorgenommen werden.
Falls jedoch die Phaseneinstellungen zum Beispiel durch die vier Interplatoren 196-4, ... und 196-1 allein durchgeführt wurden, würde jedoch das folgende Problem auftreten. Das heißt, wenn der Interpolator 196-4 eine Phase bezüglich des Eingangstaktes um 350° verzögert hat und dann die Phase auf 360° verzögert, sollte der Interpolator 194-4 auf den Interpolator 196-1 umge schaltet werden. Wie in 67 gezeigt ist, sollten diejenigen Steueranschlüsse α und β, die mit der Steuerspannung VMAX versorgt wurden, der Interpolatoren 196-3 und 196-2 mit der Steuerspannung VMIN versorgt werden, und diejenigen Steueranschlüsse α und β, die mit der Steuerspannung VMIN versorgt wurden, sollten mit der Steuerspannung VMAX versorgt werden. Als Folge weist das interne Taktsignal CLKI ein Jitter-Ereignis auf.
Aus diesem Grund hat die in 54 dargestellte Verzögerungsschaltung 198 fünf Stufen von Interpolatoren 196 zur Phaseneinstellung und ist ferner mit der Verzögerungsschaltung 202 versehen, die den Interpolator 200-1 aufweist, um die Interpolatoren 196-1 und 196-2 im Betrieb überlappen zu lassen.
(b) Grob-Einstellung
In der Grob-Einstellung werden die Verzögerungsschaltungen 198 und 202 verwendet, um die Phase des internen Taktsignals CLKI in Schritten von 90° zu variieren.
Zu Anfang vergleicht bei Schritt S65 der in 53 dargestellte Phasenkomparator 182 die Phasen des Referenztaktsignals REFCLK und des internen Taktsignals DICLK und gibt das Vergleichsergebnis ab.
Als nächstes aktiviert bei Schritt S66 die Grobsteuereinheit 184 ein Grob-Einrastsignal RLON und rückt die Prozedur zu Schritt S68 weiter, falls das Vergleichsergebnissignal COMP, das vom Phasenkomparator 182 abgegeben wird, invertiert ist. Wenn die Phasen der Signale nicht miteinander übereinstimmen, rückt dann die Prozedur zu Schritt S67 weiter.
Bei Schritt S67 gibt die Grobsteuereinheit 184 das Hochzählsignal RUP oder das Abwärtszählsignal RDOWN basierend auf dem Vergleichsergebnissignal COMP ab, wodurch der Zählerwert des Grobzählers 188 geändert wird. Der erste Selektor 176, der zweite Selektor 192 und die Umschaltschaltung 174 steuern die Verzögerungsschaltungen 198 und 202 basierend auf dem Zählerwert.
Übrigens hält in der Grob-Einstellung der in 53 dargestellte Feinzähler 190 seinen Zählerwert beim zentralen Wert. Wie in 39(a) und 39(b) der ersten Ausführungsform diskutiert wurde, hat daher das interne Taktsignal CLKI die gleiche Phasenvariation (den Boden von 68) zu den Zeiten eines Umschaltens der Interpolatoren 196 und 200. In der Grob-Einstellung wird die Pha se des internen Taktsignals CLKI um 45°, 135°, 235° oder 315° bezüglich des internen Taktsignals CLK-K verschoben. Daher werden die Interpolatoren 200-1, 196-2, 196-3 und 196-4 verwendet.
Außerdem reduziert ein Liefern eines niedrigen Pegels an die Freigabeanschlüsse EN von den ungenutzten Interpolatoren (z. B. "Ignorieren" in 67) den Leistungsverbrauch.
Die Prozedur kehrt dann zu Schritt S65 zurück.
(c) Fein-Einstellung
In der Fein-Einstellung werden die Verzögerungsschaltungen 198 und 202 verwendet, um die Phase des internen Taktsignals CLKI fein einzustellen.
Für einen Start wird bei Schritt S68 die gleiche anfängliche Fein-Einstellung wie diejenige der ersten Ausführungsform (40(a) und 40(b)) durchgeführt. Daher wird bei Schritt S68 die Phase des internen Taktsignals CLKI um einen Wert variiert, der ein ganzzahlig Vielfaches von ungefähr 11° ist. Bei Schritt S69 wird dann die Fein-Einstellung wiederholt durchgeführt. Bei Schritt S69 wird die Phase des internen Taktsignals CLKI um ungefähr 11° variiert.
Bei Schritten S68 und S69 gibt die in 53 dargestellte Feinsteuereinheit 186 das Hochzählsignal FUP oder das Abwärtszählsignal FDOWN basierend auf dem Vergleichsergebnissignal COMP ab, wodurch der Zählerwert des Feinzählers 190 geändert wird. Der D/A-Wandler 194 steuert die Verzögerungsschaltungen 198 und 202 basierend auf dem Zählerwert. Wie in 67 gezeigt ist, versorgt hier der erste Selektor 176 die Steueranschlüsse α und β benachbarter Interpolatoren 196 mit den Steuerspannungen V1 und V2 mit zueinander inversen Reihenfolgen. Daher muß, wie in 68 gezeigt ist, der Zählerwert des Feinzählers 190 beim Schalten der Interpolatoren 196 und 200 nicht vom Maximum zum Minimum oder vom Minimum zum Maximum variiert werden. Wie in der ersten Ausführungsform verhindert dies das Auftreten eines Jitter-Ereignisses im internen Taktsignal CLKI aufgrund von Zählwertvariationen beim Schalten der Interpolatoren.
Nun wird die Steuerung beschrieben, um die Phase des internen Taktsignals CLKI um 0–90° bezüglich der Phase des internen Taktsignals CLKI-K zu verschieben.
In der Verzögerungsschaltung 198 arbeitet der Interpolator 196-5 im Bereich 0–45°, und der Interpolator 196-1 arbeitet im Bereich 45–90°, wie in 68 diskutiert wurde. Außerdem arbeitet in der Verzögerungsschaltung 202 der Interpolator 200-1 im Bereich 0–90°. Das heißt, die Interpolatoren 196-1, 196-5 und der Interpolator 200-1 überlappen einander im Betrieb. Wenn die in 54 gezeigte Verbundschaltung 204 mit dem Auswahlsignal SELB mit niedrigem Pegel versorgt wird, wird das von der Verzögerungsschaltung 198 abgegebene interne Taktsignal CLKIA als das interne Taktsignal CLKI abgegeben. Wenn die Verbundschaltung 204 mit dem Auswahlsignal SELB mit hohem Pegel versorgt wird, wird das von der Verzögerungsschaltung 202 abgegebene interne Taktsignal CLKIB als das interne Taktsignal CLKI abgegeben. Im Bereich 0– 90° haben die internen Taktsignale CLKIA und CLKIB die gleiche Phase wegen der anfänglichen Einstellung. Daher wird die Phase eingestellt, und die internen Taktsignale CLKIA und CLKIB werden von der Verbundschaltung 204 abgegeben, ohne ein Jitter-Ereignis am internen Taktsignal CLKI hervorzurufen.
Da die Interpolatoren 196-1, 196-5 und der Interpolator 200-1 einander im Betrieb überlappen, können übrigens die Interpolatoren 196-1 und 196-5 auf 45° umgeschaltet werden, bei dem der Interpolator 200-1 in Gebrauch ist. Dieses Umschalten hat daher keinen Einfluß auf das interne Taktsignal CLKI.
Die integrierte Halbleiterschaltung dieser Ausführungsform kann auch den gleichen Effekt wie denjenigen bieten, der von der oben beschriebenen ersten Ausführungsform erhalten wird. Übrigens nehmen in dieser Ausführungsform die Grobsteuereinheit 148 und die Feinsteuereinheit 186 eine Phaseneinstellung vor, indem der Interpolator 200-1 der Verzögerungsschaltung 202 genutzt wird, während eine Phasenverstellung vorgenommen wird, indem der vorhergehende Interpolator 196-5 und der Interpolator 196-1 an der Anfangsstufe der Vrzögerungsschaltung 198 verwendet werden. Daher können die Grobsteuereinheit 184 und die Feinsteuereinheit 186 den Interpolator 196-1 und den Interpolator 196-5 umschalten, während eine Phaseneinstellung vorgenommen wird, indem der Interpolator 200-1 genutzt wird. Demgemäß ist es möglich, zu verhindern, daß das interne Taktsignal CLKI durch Umschalten des Interpolators 196-5 und des Interpolators 196-1 beeinflußt wird. Als Folge kann das Auftreten eines Jitter-Ereignisses im internen Taktsignal CLKI verhindert werden.
Die Verzögerungsschaltung 202 ist mit einem Interpolator 200 versehen, der mit den Interpolatoren 196 in der Verzögerungsschaltung 198 identisch ist. Daher können die Interpolatoren 196 in ausreichender Zeit umgeschaltet werden, während der Interpolator 200 die Phase des internen Taktsignals CLKI einstellt. Außerdem kann die Verbundschaltung 204 die Zusammensetzung der internen Taktsignale CLKIA und CLKIB in ausreichender Zeit steuern.
In der anfänglichen Einstellung durch die initialisierende Schaltung 206 wird die maximale Verzögerungszeit von jedem der Interpolatoren 196, 200 und 208 auf einen Wert von ein Viertel (90°) des Zyklus der internen Taktsignale CLK-K und CLKI eingestellt. Außerdem ist die Verzögerungsschaltung 198 mit sechs Stufen Interpolatoren 196 versehen. Aus diesem Grund kann die Verzögerungsschaltung 198 das interne Taktsignal CLK-K um mehr als einen Zyklus verzögern. Deshalb stellt ein sequentielles Umschalten der Interpolatoren 196 der Verzögerungsschaltung 198 die Phasenübereinstimmung zwischen den internen Taktsignalen CLK-K und CLKI sicher. Demgemäß kann eine präzise Phaseneinstellung mit weniger Interpolatoren durchgeführt werden.
Die initialisierende Schaltung 206 kann betrieben werden, um die Interpolatoren 196 und 200 bei der optimalen maximalen Verzögerungszeit gemäß der Betriebsspannung und der Betriebstemperatur einzustellen.
Die Phasen der Eingabe und Ausgabe der Verzögerungsschaltung 210, die in der initialisierenden Schaltung 206 ausgebildet ist, werden verglichen, um indirekt die Steuerspannung V3 zu bestimmen, die an die Interpolatoren 196 und 200 geliefert werden soll. Die initialisierende Schaltung 206 ermöglicht dadurch, daß die Interpolatoren 196 und 200 nur aus denjenigen Schaltungen bestehen, die für eine Phaseneinstellung erforderlich sind. Das Fehlen unnötiger Schaltungen führt zu einer Steigerung der Präzision der Phaseneinstellung.
Die Interpolatoren 196 und 200 zum Durchführen der Phaseneinstellung und die Interpolatoren 208 zum Bestimmen der maximalen Verzögerungszeit in der anfänglichen Einstellung bestehen aus der gleichen Schaltung. Daher kann die an die Interpolatoren 196 und 200 zu liefernde Steuerspannung V3 genau bestimmt werden.
Die gesamte Verzögerungszeit von vier der Interpolatoren 208 in der Verzögerungsschaltung 210, die in der initialisierenden Schaltung 206 ausgebildet ist, wird gleich dem Zyklus des internen Taktsignals CLKI gesetzt. Die Anzahl von Interpolatoren 196 zum Durchführen einer Phaseneinstellung ist auf sechs festgelegt, was mehr als die Anzahl von Interpolatoren 208 ist. Aus diesem Grund können die Interpolatoren 196 die Phase des internen Taktsignals CLKI um einen Zyklus oder mehr einstellen. Mit anderen Worten kann dies die Phasenübereinstimmung zwischen den internen Taktsignalen CLK-K und CLKI sicherstellen.
Die Grob-Einstellung und die Fein-Einstellung werden durchgeführt, nachdem die an die Interpolatoren 196 und 200 zu liefernde Steuerspannung V3 in der Anfangseinstellung bestimmt ist. Dies schließt die Variation der Steuerspannung V3 in der Grob-Einstellung und der Fein-Einstellung aus. Deshalb können die Grob-Einstellung und die Fein-Einstellung stabil und genau durchgeführt werden.
Die oben beschriebene erste Ausführungsform hat den Fall behandelt, in dem die Interpolatoren 39 eines differentiellen Verstärkungstyps ausgebildet sind, um das interne Taktsignal mit einer Phase gemäß den Gewichten der Zählersignale CNT3–CNT0 zu erzeugen. Die vorliegende Erfindung ist nicht auf solch eine Ausführungsform beschränkt. Im folgenden werden andere Konfigurationsbeispiele der Interpolatoren beschrieben. Man beachte, daß die folgenden Konfigurationsbeispiele auch für die Interpolatoren 196, 200 und 208 der vierten Ausführungsform genutzt werden können, wenn die Stromquellen durch die Steuerspannung V3 gesteuert werden.
Übrigens können die einzelnen Interpolatoren 196, 200 und 208 in der Verzögerungsschaltung 172 und der initialisierenden Schaltung 206 der vierten Ausführungsform bestimmte Stromversorgungen nutzen, so daß die Interpolatoren 196, 200 und 208 stabil gegenüber Fluktuationen in der von außen gelieferten Stromversorgungsspannung arbeiten.
Ein Liefern einer herunter transformierten Stromversorgungsspannung an die Interpolatoren 196, 200 und 208 oder ein Liefern von herunter transformierten zweckbestimmten Stromversorgungsspannungen an die Interpolatoren 196, 200 und 208 erlaubt außerdem weitere stabile Operationen der Interpolatoren 196, 200 und 208.
Das an die initialisierende Schaltung 206 der vierten Ausführungsform zu liefernde Taktsignal ist außerdem nicht auf das interne Taktsignal CLKI beschränkt, das von der Verbundschaltung 204 abgegeben wird, und muß nur ein internes Taktsignal mit dem gleichen Zyklus wie demjenigen des internen Taktsignals CLK-K sein. Statt des internen Taktsignals CLK-K kann ferner das interne Taktsignal CLKI2, das von der initialisierenden Schaltung 206 abgegeben wird, als das Eingangstaktsignal zur Verzögerungssteuerungsschaltung 172 genutzt werden.
Ein in 72 dargestellter Interpolator 228 umfaßt Paare von: Konstantstromquellen 228a; vier nMOSs 228b, 228c, 228d und 228e mit verschiedenen Gate-Breiten, um die von den Konstantstromquellen 228a gelieferten Ströme zu ziehen; und vier nMOSs 228f, die mit den Source-Seiten der jeweiligen Transistoren in Reihe geschaltet sind. Der Interpolator 228 umfaßt auch eine differentielle Verstärkungseinheit 228i, die aus zwei Differenzverstärkern 228g und 228h besteht. Die an die nMOSs 228b, 228c, 228d und 228e angefügten Ziffern geben die Verhältnisse der Gate-Breiten an. Die Gates der nMOSs 228e, 228d, 228c und 228b werden in dieser Reihenfolge mit den Zählersignalen CNT3– CNT0 versorgt. Die Gates der nMOSs 228f werden mit Konstantspannungssignalen VC versorgt. Die Knoten α1 und α2, die mit den Konstantstromquellen 228a verbunden sind, sind mit den Gates der nMOSs, die mit der Erdungsleitung VSS verbunden sind, durch die Differenzverstärker 228g bzw. 228h verbunden.
Die Ausgänge der differentiellen Verstärkungseinheit 228e sind mit Puffern 230a und 230b verbunden, die aus Differenzverstärkern bestehen. Über die Ausgänge 230a und 230b werden die internen Taktsignale CLKI und /CLKI abgegeben.
Im Interpolator 228 variieren die Knoten α1 und α2 in der Spannung gemäß den Gewichten der Zählersignale CNT3–CNT0, und die Differenzverstärker 228g und 228a variieren in der Verstärkungsfähigkeit, wodurch das interne Taktsignal CLKI (oder /CLKI) mit einer Phase zwischen denjenigen der internen Taktsignale, die an die Eingangsanschlüsse IN1 und IN2 (oder /IN1 und /IN2) geliefert werden, erzeugt wird.
Ein in 73 gezeigter Interpolator 232 umfaßt ein Paar von vier CMOS-Übertragungsgates 232a, 232b, 232c und 232d, die in der Gate-Breite voneinander verschieden sind, und deren Ausgänge miteinander verbunden sind. Die an die CMOS-Übertragungsgates 232a, 232b, 232c und 232d angefügten Ziffern geben die Verhältnisse der Gate-Breiten an. Diese CMOS-Übertragungsgates 232a, 232b, 232c und 232d, die mit dem internen Taktsignal über die Eingangsanschlüsse IN1 (oder /IN1) versorgt werden, werden durch die Zählersignale CNT3–CNT0 gesteuert. Diejenigen CMOS-Übertragungsgates 232a, 232b, 232c und 232d, die mit dem internen Taktsignal über den Eingangsanschluß IN2 (oder /IN2) versorgt werden, werden durch die invertierte Logik der Zählersignale CNT3–CNT0 über die Inverter gesteuert. Das durch den Ausgangsknoten NOUT des Interpolators 232 abgegebene interne Taktsignal wird an einen Puffer 42 (oder 44) geliefert.
Im Interpolator 232 fungieren die CMOS-Übertragungsgates 232a, 232b, 232c und 232d als variable Widerstände gemäß den Gewichten der Zählersignale CNT3–CNT0, so daß ein internes Taktsignal CLKI (oder /CLKI) mit einer Phase zwischen denjenigen der beiden internen Taktsignale erzeugt wird.
Ein in 74 dargestellter Interpolator 234 umfaßt: Umschaltschaltungen 236a, 236b, 236c und 236d zum Empfangen eines internen Taktsignals über den Eingangsanschluß IN1 (oder /IN1); Umschaltschaltungen 238a, 238b, 238c und 238d zum Empfangen eines internen Taktsignals über den Eingangsanschluß IN2 (oder /IN2); vier Inverter 240; und Widerstände R12 und R13. Jede der Umschaltschaltungen besteht aus einem getakteten Inverter und einem Inverter, der mit den pMOSs des getakteten Inverters verbunden ist. Die Steueranschlüsse der Umschaltungen 236a–236d werden in dieser Reihenfolge mit den Zählersignalen CNT0–CNT3 über die Inverter 240 versorgt. Die Steueranschlüsse der Umschaltschaltungen 238a–238d werden in dieser Reihenfolge mit den Zählersignalen CNT0–CNT3 versorgt. Die an die jeweiligen Umschaltschaltungen angefügten Ziffern geben die Verhältnisse der Gate-Breiten an. Das heißt, die An-Widerstände der Umschaltschaltungen 236a–236d werden jeweils auf einen halben Wert desjenigen der vorhergehenden Schaltung in der Sequenz eingestellt. Ähnlich werden die An-Widerstände der Umschaltschaltungen 238a–238d jeweils auf einen halben Wert desjenigen der vorhergehenden Schaltung eingestellt. Mit anderen Worten bilden die vier Umschaltschaltungen 236a–236d (oder 238a–238d) einen variablen Widerstand, der gemäß den Gewichten der Zählerwerte CNT3–CNT0 variiert. Wenn die beiden zugeführten internen Taktsignale variieren, fließen die Ströme gemäß den Gewichten des Zählersignals CNT3–CNT0 durch die Widerstände R12 und R13. Am Knoten zwischen den Widerständen R12 und R13 wird danach ein internes Taktsignal CLKa (oder /CLKa) mit einer Phase zwischen denjenigen der beiden internen Taktsignale erzeugt.
Die Puffer 42 und 44 umfassen: Widerstände R14 und R15, die in Reihe geschaltet sind und deren beide Enden mit der Stromversorgungsleitung VDD und der Erdungsleitung VSS verbunden sind; einen Differenzverstärker 242a zum Empfangen der Spannung zwischen den Widerständen R14 und R15 und des internen Taktsignals CLKa (oder /CLKa); und einen Inverter 242b zum Formen der Ausgangswellenform vom Differenzverstärker 242a und Abgeben des Ergebnisses als ein internes Taktsignal CLKb (oder /CLKb).
Die oben beschriebene erste Ausführungsform hat den Fall behandelt, in dem der Binärzähler 136 in vier Bits aufgebaut ist. Die vorliegende Erfindung ist nicht auf solch eine Ausführungsform beschränkt. Zum Beispiel kann der Binärzähler gemäß der Genauigkeit der Phaseneinstellung der Interpolatoren 38 und 40 in sechs oder achts Bits aufgebaut sein.
Die oben beschriebene erste Ausführungsform hat den Fall behandelt, in dem die Interpolatoren 39 durch das Schieberegister 63 umgeschaltet werden. Die vorliegende Erfindung ist nicht auf solch eine Ausführungsform beschränkt. Zum Beispiel können ein Zähler zum Inkrementieren und Dekrementieren als Antwort auf die Steuersignale A, B, C und D und eine Schaltung zum Decodieren der Ausgabe dieses Zählers so vorgesehen sein, daß die Interpolatoren durch ein decodiertes Signal davon umgeschaltet werden.
Die oben beschriebene erste Ausführungsform hat den Fall behandelt, in dem das Latch 122 für eine Shift-Richtung, das in der Grobsteuereinheit 51 vorgesehen ist, die Umschaltrichtung der Interpolatoren 39 steuert. Die vorliegende Erfindung ist nicht auf solch eine Ausführungsform beschränkt. Zum Beispiel kann die Schaltrichtung der Interpolatoren 39 durch Vergleichen der Information des Schieberegisters 63 gesteuert werden.
Die oben beschriebene erste Ausführungsform hat den Fall behandelt, in dem bis zu zwei Interpolatoren vor den Interpolatoren 39, die als die Verzögerungsstufen arbeiten, aktiviert werden. Die vorliegende Erfindung ist jedoch nicht auf solch eine Ausführungsform beschränkt. Zum Beispiel können bis zu drei vorherige Interpolatoren aktiviert werden. Dies ermöglicht den stabilen Betrieb des Interpolators 39, der die Phaseneinstellungsschaltung sein soll, indem auf den vorhergehenden Interpolator in der anfänglichen Grob-Einstellung geschaltet wird. Außerdem kann in der Grob/Fein-Einstellung der zweite vorherige Interpolator 39 aktiviert werden, wenn der Zählerwert (CNT3–CNT0) sich dem Maximum oder dem Minimum annähert.
Die oben beschriebenen Ausführungsformen haben den Fall behandelt, in dem die vorliegende Erfindung auf einen DDR-SDRAM angewendet wird, der mit komplementären Taktsignalen CLK und /CLK versorgt wird. Die vorliegende Erfindung ist jedoch nicht auf solch eine Ausführungsform beschränkt. Zum Beispiel kann die vorliegende Erfindung für einen SDRAM verwendet werden, der allein mit einem Taktsignal CLK versorgt wird.
Die oben beschriebenen Ausführungsformen haben die Fälle behandelt, in denen die vorliegende Erfindung für einen DDR-SDRAM verwendet wird. Die vorliegende Erfindung ist jedoch nicht auf solche Ausführungsformen beschränkt. Zum Beispiel kann die vorliegende Erfindung für Halbleiterspeicher wie z. B. DRAMs und SRAMs verwendet werden. Die vorliegende Erfindung kann auch für ein System LSI mit einem DRAM-Speicherkern verwendet werden.
Die oben beschriebene dritte Ausführungsform hat den Fall behandelt, in dem der erste Frequenzteiler 156 mit den Schaltern 156a, 156b und 156c versehen ist, die aus CMOS-Übertragungsgates bestehen, und die Schalter 156a, 156b und 156c ausgewählt werden, indem das Modenregister bei vorbestimmten Werten eingestellt wird. Die vorliegende Erfindung ist jedoch nicht auf solch eine Ausführungsform beschränkt. Zum Beispiel können die Schalter im ersten Teiler 156 aus einer aus Polysilicium oder dergleichen hergestellten Sicherung bestehen, so daß die Schalter mittels Durchbrennen von Sicherungen ausgewählt werden. In diesem Fall kann die Ausgabezeitsteuerung des Referenztaktsignals REFCLK im Fertigungsprozeß der integrierten Halbleiterschaltung eingestellt werden. Im allgemeinen werden integrierte Halbleiterschal tungen mit verschiedenen Produktcodes für jede Betriebsfrequenz versandt. Außerdem variieren die integrierten Halbleiterschaltungen in einem gewisse Maße in Abhängigkeit von den Chipstellen auf dem Wafer und Herstellungsgruppen in Frequenzcharakteristiken. Ein Durchbrennen der Sicherung gemäß den Betriebsfrequenzen der Produkte im Fertigungsprozeß, um die Ausgabezeitsteuerung des Referenztaktsignals REFCLK einzustellen, ermöglicht deshalb, die Ausgabezeitsteuerung des Referenztaktsignals REFCLK gemäß der individuellen integrierten Halbleiterschaltung optimal einzustellen und den Leistungsverbrauch zu reduzieren.
Außerdem können auf dem Chip die Auslässe von Kontaktstellen oder dergleichen zum Steuern der Schalter gebildet sein. In diesem Fall können diese Kontaktstellen als Testanschlüsse genutzt werden, um Produktauswertungen vor dem Versand durchzuführen. Beim Produktversand können die Kontaktstellen mit der Stromversorgungsleitung VDD und der Erdungsleitung VSS durch Bonddrähte oder dergleichen verbunden sein, um den gleichen Effekt wie denjenigen zu bieten, der in dem Fall erhalten wird, in dem die Schalter aus der Sicherung bestehen. Beim Produktversand können überdies die Kontaktstellen mit externen Anschlüssen verbunden sein, so daß die Ausgabezeitsteuerung des Referenztaktsignals auf der Platine gemäß der Taktfrequenz des Systems eingestellt werden kann, in dem die integrierte Halbleiterschaltung montiert ist.
In der oben beschriebenen ersten Ausführungsform haben, wie in 12 gezeigt ist, die Dummy-Schaltungen den Dummy-Ausgabepuffer 86 und den Dummy-Eingabepuffer 88 genutzt. Der Dummy-Eingabepuffer 88 kann jedoch allein verwendet werden, um eine Einstellung bezüglich der Zeitlage des Taktsignals CLK vorzunehmen. Ansonsten kann der exklusive Gebrauch des Dummy-Eingabepuffers 88, wenn er mit dem Zusatz der Verzögerungszeit entsprechend einer Latch-Schaltung zum Referenztaktsignal REFCLK kombiniert wird, ein internes Taktsignal erzeugen, das gegenüber dem Taktsignal CLK um dem der Latch-Schaltung entsprechenden Betrag verzögert ist.
Die oben beschriebene dritte Ausführungsform hat den Fall behandelt, in dem der erste Frequenzteiler 156 mit den Schaltern 156a, 156b und 156c versehen ist. Die vorliegende Erfindung ist jedoch nicht auf solch eine Ausfüh rungsform beschränkt. Zum Beispiel kann der zweite Frequenzteiler 84 ebenfalls mit Schaltern versehen sein.
Die oben beschriebene vierte Ausführungsform hat den Fall behandelt, in dem der Feinzähler 190 in drei Bits aufgebaut ist. Die vorliegende Erfindung ist nicht auf solch eine Ausführungsform beschränkt. Zum Beispiel kann der Feinzähler 190 gemäß der Präzision der Phaseneinstellung der Interpolatoren 196 und 200 in vier Bits oder acht Bits aufgebaut sein.
Die oben beschriebene vierte Ausführungsform hat den Fall behandelt, in dem der Phasenkomparator 182 das interne Taktsignal DICLK und das Referenztaktsignal REFCLK direkt vergleichen. Die vorliegende Erfindung ist jedoch nicht auf solch eine Ausführungsform beschränkt. Zum Beispiel können das interne Taktsignal DICLK und das Referenztaktsignal REFCLK, deren Frequenz von einigen Frequenzteilern geteilt wurden, verglichen werden. Dies ermöglicht eine Reduzierung des Leistungsverbrauchs. Außerdem können Frequenzteiler nach dem Umschalten von der Grob-Einstellung auf die Fein-Einstellung genutzt werden, so daß die Phasenvergleiche in der Häufigkeit reduziert sind. Dies erlaubt eine Reduzierung des Leistungsverbrauchs.
Wie in der dritten Ausführungsform können hier die Frequenzteiler mit Schaltern versehen sein, und die Schalter können ausgewählt werden, indem das Modenregister auf vorbestimmte Werte eingestellt wird. Die Schalter können nicht nur durch das Modenregister, sondern auch durch die Steuerung über externe Anschlüsse, die Drahtverbindung oder dergleichen externer Anschlüsse und dergleichen ausgewählt werden.
Die oben beschriebene vierte Ausführungsform hat den Fall behandelt, in dem der anfänglichen Einstellung die Grob-Einstellung und die Fein-Einstellung folgen. Die vorliegende Erfindung ist jedoch auf solch eine Ausführungsform beschränkt. Zum Beispiel können die anfängliche Einstellung, die Grob-Einstellung und die Fein-Einstellung zur gleichen Zeit durchgeführt werden.
Die oben beschriebenen Ausführungsformen haben überdies die Fälle behandelt, in denen die Interpolatoren 39, 196, 200 und 208 mit der Stromversorgungsspannung VDD versorgt werden. Die vorliegende Erfindung ist jedoch nicht auf solche Ausführungsformen beschränkt. Zum Beispiel kann an sie eine niedrigere Spannung als die Stromversorgungsspannung VDD geliefert werden. Dies macht die jeweiligen Interpolatoren für Rauschen weniger anfällig. Die Stromversorgungsleitung für die Interpolatoren 39, 196, 200 und 208 kann von der Stromversorgungsleitung für die anderen Schaltungen getrennt werden, um die Unempfindlichkeit gegenüber Rauschen zu steigern. Ein Verbinden einer unabhängigen Stromversorgungsleitung (herunter transformierte Stromversorgungsleitung oder dergleichen) mit jedem Interpolator steigert ferner die Nicht-anfälligkeit gegenüber Rauschen.
Die DLL-Schaltung kann in einem Modus einer Selbstauffrischung oder anderen Moden suspendiert werden, während die Phasenvergleiche in der Frequenz erhöht werden, nachdem die DLL-Schaltung in einen Betriebsmodus eintritt. Überdies kann die DLL-Schaltung mit der Grob-Einstellung nach der eigenständigen Auffrischung starten.
Überdies kann ein Phasenkomparator zum Ausgeben einer Ausrast-Information vorgesehen sein, wenn die Phasen des internen Taktsignals CLKI und des Taktsignals CLK über einen vorbestimmten Betrag hinaus gegeneinander verschoben sind, so daß die Phasenvergleiche in der Frequenz auf die Ausgabe der Ausrast-Information hin erhöht werden.
Die Erfindung ist nicht auf die obigen Ausführungsformen beschränkt, und verschiedene Modifikationen können vorgenommen werden, ohne vom Umfang der Erfindung abzuweichen. Etwaige Verbesserungen können in einem Teil oder allen Komponenten durchgeführt werden.

Claims

Verzögerungsschaltung (300, 55) mit mehreren Interpolatoren (300a, 39), die in Kaskade verbunden sind, welche Interpolatoren jeweils ein Taktsignal (CLKn, /CLKn) vom vorhergehenden Interpolator und ein Referenztaktsignal (CLK-K, /CLK-K) empfangen, worin: einer der Interpolatoren als Phaseneinstellungsschaltung zum Erzeugen, gemäß einer Verhältnisinformation (α, β), eines Taktsignals betrieben wird, dessen Übergangsflanke zwischen der Übergangsflanke des Referenztaktsignals und der Übergangsflanke des Taktsignals ist; eine vorbestimmte Anzahl der Interpolatoren nach der Phaseneinstellungsschaltung als Verzögerungsstufe(n) zum Verzögern des Taktsignals betrieben wird/werden, das vom vorhergehenden Interpolator ist; und ein verzögertes Taktsignal (CLK1, /CLK1), das vom Referenztaktsignal um eine vorbestimmte Zeit verzögert ist, erzeugt wird.
Verzögerungsschaltung nach Anspruch 1, worin die vorbestimmte Anzahl Interpolatoren vor der Phaseneinstellungsschaltung ein Arbeiten stoppt (stoppen).
Verzögerungsschaltung nach Anspruch 2, worin die Verzögerungszeit des verzögerten Taktsignals in zwei Schritten eingestellt wird; Schaltsteuern des Interpolators, um als Phaseneinstellungsschaltung zu arbeiten, und Phasensteuern der Phaseneinstellungsschaltung.
Integrierte Halbleiterschaltung mit einer Verzögerungsschaltung nach Anspruch 1.
Integrierte Halbleiterschaltung nach Anspruch 4, ferner mit: einem Phasenkomparator (302, 46) zum Vergleichen der Phase des Referenztaktsignals mit der Phase des verzögerten Taktsignals; und einer Steuerschaltung (304, 48, 51, 52, 53, 63, 59) zum Liefern der Verhältnisinformation an die Interpolatoren basierend auf einem Vergleichsergebnis vom Phasenkomparator und zum Übereinstimmenlassen der Phase des verzögerten Taktsignals mit der Phase des Referenztaktsignals.
Integrierte Halbleiterschaltung nach Anspruch 5, worin die Verhältnisinformation durch ein Schieberegister (63) erzeugt wird.
Integrierte Halbleiterschaltung nach Anspruch 5, worin die Verhältnisinformation von einem Zähler erzeugt wird.
Integrierte Halbleiterschaltung nach Anspruch 5, worin: die Steuerschaltung am Beginn eines Phasenvergleichs gemäß dem Vergleichsergebnis die Interpolatoren zu der Phaseneinstellungsschaltung oder der Verzögerungsstufe schaltet, so dass das verzögerte Taktsignal grob in Phase eingestellt wird; und die Verhältnisinformation an die Phaseneinstellschaltung gemäß dem Vergleichsergebnis liefert, nachdem die der Phasendifferenz zwischen dem Referenztaktsignal und dem verzögerten Taktsignal entsprechende Zeit gleich der Verzögerungszeit der Verzögerungsstufe oder kürzer wird, so dass das verzögerte Taktsignal genau in Phase eingestellt wird.
Integrierte Halbleiterschaltung nach Anspruch 8, worin die Steuerschaltung urteilt, dass das Vergleichsergebnis gleich der Verzögerungszeit der Verzögerungsstufe oder kürzer ist, wenn die Phase des Referenztaktsignals und die Phase des verzögerten Taktsignals umgekehrt sind.
Integrierte Halbleiterschaltung nach Anspruch 5, worin die Interpolatoren jeweils mit unabhängigen Stromversorgungsleitungen verbunden sind.
Integrierte Halbleiterschaltung nach Anspruch 5, ferner mit einem Startsignalgenerator (32) zum Aktivieren eines Startsignals (STT synchron mit dem Referenztaktsignal am Beginn eines Phasenvergleichs.
Integrierte Halbleiterschaltung nach Anspruch 11, worin der Startsignalgenerator das Startsignal synchron mit der fallenden Flanke des Referenztaktsignals aktiviert.
Integrierte Halbleiterschaltung nach Anspruch 5, ferner mit Frequenzteilern (82, 84), um die Frequenzen des Referenztaktsignals bzw. des verzögerten Taktsignals zu teilen, und worin der Phasenkomparator das Referenztaktsignal und das verzögerte Taktsignal mit ihren durch die Frequenzteiler geteilten Frequenzen empfängt.
Integrierte Halbleiterschaltung nach Anspruch 13, ferner mit einem Startsignalgenerator (32) zum Aktivieren eines Startsignals (STT synchron mit dem Referenztaktsignal am Beginn eines Phasenvergleichs, und worin die Frequenzteiler als Antwort auf die Aktivierung des Startsignals zu arbeiten beginnen und dann das geteilte Referenztaktsignal und das geteilte verzögerte Taktsignal nach einer vorbestimmten Anzahl Takten abzugeben beginnen.
Integrierte Halbleiterschaltung nach Anspruch 14, worin die vorbestimmte Anzahl Takte gemäß der Frequenz des Referenztaktsignals festgelegt werden kann.
Integrierte Halbleiterschaltung nach Anspruch 14, ferner mit einem Modenregister zum Festlegen der vorbestimmten Anzahl Takte.
Integrierte Halbleiterschaltung nach Anspruch 14, ferner mit einer Sicherung zum Festlegen der vorbestimmten Anzahl Takte.
Integrierte Halbleiterschaltung nach Anspruch 14, ferner mit einem Steueranschluss zum Festlegen der vorbestimmten Anzahl Takte.
Integrierte Halbleiterschaltung, mit einer Hauptverzögerungsschaltung (310, 198) mit einer Verzögerungsschaltung nach Anspruch 1, einer Subverzögerungsschaltung (312, 202), einer Auswahlschaltung (314, 204), einem Phasenkomparator (316, 90) und einer Steuerschaltung (318, 184, 186, 188, 190, 192, 194), und worin: die Subverzögerungsschaltung einen Interpolator (312a) enthält, um gemäß der Verhältnisinformation ein verzögertes Taktsignal zu erzeugen, dessen Übergangsflanke zwischen der Übergangsflanke des Referenztaktsignals und der Übergangsflanke des Taktsignals ist; die Auswahlschaltung das von der Hauptverzögerungsschaltung oder der Subverzögerungsschaltung abgegebene verzögerte Taktsignal als ein internes Taktsignal (CLKI) abgibt und das verzögerte Taktsignal von der Subverzögerungsschaltung auswählt, wenn ein vorbestimmter Interpolator an der Vorder- oder der Rückseite der Hauptverzögerungsschaltung als die Phaseneinstellungsschaltung arbeitet; der Phasenkomparator die Phase des Referenztaktsignals mit der Phase des internen Taktsignals vergleicht; und die Steuerschaltung die Verhältnisinformation an die Interpolatoren in der Hauptverzögerungsschaltung und der Subverzögerungsschaltung basierend auf einem Vergleichsergebnis vom Phasenkomparator liefert und die Phase des verzögerten Taktsignals mit der Phase des Referenztaktsignals übereinstimmen lässt.
Integrierte Halbleiterschaltung nach Anspruch 19, worin die Subverzögerungsschaltung eine Verzögerungszeit gleich einer Verzögerungszeit oder länger festlegt, die einer der Interpolatoren in der Hauptverzögerungsschaltung festlegen kann.
Integrierte Halbleiterschaltung nach Anspruch 19, worin die Hauptverzögerungsschaltung eine Verzögerungszeit festlegt, die gleich einem Zyklus des Referenztaktsignals oder länger ist.
Integrierte Halbleiterschaltung nach Anspruch 19, worin die Interpolatoren jeweils mit unabhängigen Stromversorgungsleitungen verbunden sind.
Integrierte Halbleiterschaltung nach Anspruch 19, ferner mit Frequenzteilern (82, 84) zum Teilen der Frequenzen des Referenztaktsignals bzw. des verzögerten Taktsignals, und worin der Phasenkomparator (90) das Referenztaktsignal und das verzögerte Taktsignal mit ihren durch die Frequenzteiler jeweils geteilten Frequenzen empfängt.
Integrierte Halbleiterschaltung nach Anspruch 23, ferner mit einem Startsignalgenerator (32) zum Aktivieren eines Startsignals (STT) synchron mit dem Referenztaktsignal am Beginn eines Phasenvergleichs, und worin die Frequenzteiler als Antwort auf die Aktivierung des Startsignals zu arbeiten beginnen und dann das geteilte Referenztaktsignal und das geteilte verzögerte Taktsignal nach einer vorbestimmten Anzahl Takte abzugeben beginnen.
Integrierte Halbleiterschaltung nach Anspruch 24, worin die vorbestimmte Anzahl Takte gemäß der Frequenz des Referenztaktsignals festgelegt werden kann.
Integrierte Halbleiterschaltung nach Anspruch 24, ferner mit einem Modenregister zum Festlegen der vorbestimmten Anzahl Takte.
Integrierte Halbleiterschaltung nach Anspruch 24, ferner mit einer Sicherung zum Festlegen der vorbestimmten Anzahl Takte.
Integrierte Halbleiterschaltung nach Anspruch 24, ferner mit einem Steueranschluss zum Festlegen der vorbestimmten Anzahl Takte.
Integrierte Halbleiterschaltung nach Anspruch 19, ferner mit: einer Einstellungsverzögerungsschaltung (320), die mehrere, in Kaskade verbundene Interpolatoren (320a) enthält; und einer Einstellungsschaltung (322) zum Einstellen der Interpolatoren in der Einstellungsverzögerungsschaltung, so dass die maximale Verzögerungszeit der Interpolatoren in der Hauptverzögerungsschaltung und der Subverzögerungsschaltung auf einen Wert eingestellt wird, der ein Bruchteil einer ganzen Zahl des Zyklus des Referenztaktsignals ist.
Integrierte Halbleiterschaltung nach Anspruch 29, worin: die Einstellungsschaltung einen Phasenkomparator zum Vergleichen der Phase des an die Einstellungsverzögerungsschaltung gelieferten Referenztaktsignals mit der Phase eines von der Einstellungsverzögerungsschaltung abgegebenen Ausgangstaktsignals aufweist; und die maximale Verzögerungszeit der Interpolatoren in der Einstellungsverzögerungsschaltung auf einen Wert einstellt, der ein Bruchteil oder ein Vielfaches einer ganzen Zahl des Zyklus des Referenztaktsignals ist, basierend auf einem Vergleichsergebnis vom Phasenkomparator.
Integrierte Halbleiterschaltung nach Anspruch 29, worin die Interpolatoren in der Einstellungsverzögerungsschaltung, der Hauptverzögerungsscahltung und der Subverzögerungsschaltung miteinander identisch sind.
Integrierte Halbleiterschaltung nach Anspruch 31, worin die Anzahl der Interpolatoren der Hauptverzögerungsschaltung größer als die Anzahl der Interpolatoren in der Einstellungsverzögerungsschaltung ist.
Integrierte Halbleiterschaltung nach Anspruch 29, worin eine Verzögerungszeit, die die Hauptverzögerungsschaltung festlegen kann, gleich einer Verzögerungszeit oder länger ist, die die Einstellungsverzögerungsschaltung festlegen kann.
Integrierte Halbleiterschaltung nach Anspruch 29, worin eine Steuerung für das Übereinstimmenlassen durch die Steuerschaltung durchgeführt wird, nachdem die Einstellungsschaltung die maximale Verzögerungszeit einstellt.
Integrierte Halbleiterschaltung nach Anspruch 34, worin: die Steuerschaltung am Beginn eines Phasenvergleichs irgendeinen der Interpolatoren in der Hauptverzögerungsschaltung oder der Subverzögerungsschaltung zur Phaseneinstellungsschaltung gemäß dem Vergleichsergebnis schaltet, so dass das interne Taktsignal grob in Phase eingestellt wird; und die Verhältnisinformation an die Phaseneinstellungsschaltung gemäß dem Vergleichsergebnis liefert, nachdem die der Phasendifferenz zwischen dem Referenztaktsignal und dem internen Taktsignal entsprechende Zeit gleich der maximalen Verzögerungszeit der Interpolatoren oder kürzer wird, so dass das interne Taktsignal genau in Phase eingestellt wird.
Integrierte Halbleiterschaltung nach Anspruch 35, worin die Steuerschaltung beurteilt, dass die Phasendifferenz gleich der maximalen Verzögerungszeit oder kürzer ist, wenn die Phase des Referenztaktsignals und die Phase des verzögerten Taktsignals umgekehrt sind.
Integrierte Halbleiterschaltung nach Anspruch 35, worin die grobe Einstellung mit der beim zentralen Wert festgelegten Verhältnisinformation durchgeführt wird.