EP1093228B1 - Verzögerungsschaltung mit Interpolation für integrierten Schaltkreis - Google Patents

Verzögerungsschaltung mit Interpolation für integrierten Schaltkreis Download PDF

Info

Publication number
EP1093228B1
EP1093228B1 EP00305502A EP00305502A EP1093228B1 EP 1093228 B1 EP1093228 B1 EP 1093228B1 EP 00305502 A EP00305502 A EP 00305502A EP 00305502 A EP00305502 A EP 00305502A EP 1093228 B1 EP1093228 B1 EP 1093228B1
Authority
EP
European Patent Office
Prior art keywords
clock signal
phase
signal
circuit
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
EP00305502A
Other languages
English (en)
French (fr)
Other versions
EP1093228A1 (de
Inventor
Hiroyoshi C/O Fujitsu Limited Tomita
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of EP1093228A1 publication Critical patent/EP1093228A1/de
Application granted granted Critical
Publication of EP1093228B1 publication Critical patent/EP1093228B1/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/081Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/081Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/081Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00286Phase shifter, i.e. the delay between the output and input pulse is dependent on the frequency, and such that a phase difference is obtained independent of the frequency

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Claims (37)

  1. Verzögerungsschaltung (300, 55) mit mehreren Interpolatoren (300a, 39), die in Kaskade verbunden sind, welche Interpolatoren jeweils ein Taktsignal (CLKn, /CLKn) vom vorhergehenden Interpolator und ein Referenztaktsignal (CLK-K, /CLK-K) empfangen, worin:
    einer der Interpolatoren als Phaseneinstellungsschaltung zum Erzeugen, gemäß einer Verhältnisinformation (α, β), eines Taktsignals betrieben wird, dessen Übergangsflanke zwischen der Übergangsflanke des Referenztaktsignals und der Übergangsflanke des Taktsignals ist;
    eine vorbestimmte Anzahl der Interpolatoren nach der Phaseneinstellungsschaltung als Verzögerungsstufe(n) zum Verzögern des Taktsignals betrieben wird/werden, das vom vorhergehenden Interpolator ist; und
    ein verzögertes Taktsignal (CLK1, /CLK1), das vom Referenztaksignal um eine vorbestimmte Zelt verzögert ist, erzeugt wird.
  2. Verzögerungsschaltung nach Anspruch 1, worin die vorbestimmte Anzahl Interpolatoren vor der Phaseneinstellungsschaltung ein Arbeiten stoppt (stoppen).
  3. Verzögerungsschaltung nach Anspruch 2, worin die Verzögerungszeit des verzögerten Taktsignals in zwei Schritten eingestellt wird; Schaltsteuern des Interpolators, um als Phaseneinstellungsschaltung zu arbeiten, und Phasensteuern der Phaseneinstellungsschaltung.
  4. Integrierte Halbleiterschaltung mit einer Verzögerungsschaltung nach Anspruch 1.
  5. Integrierte Halbleiterschaltung nach Anspruch 4, ferner mit:
    einem Phasenkomparator (302, 46) zum Vergleichen der Phase des Referenztaktsignals mit der Phase des verzögerten Taktsignals; und
    einer Steuerschaltung (304, 48, 51, 52, 53, 63, 59) zum Liefern der Verhältnisinformation an die Interpolatoren basierend auf einem Vergleichsergebnis vom Phasenkomparator und zum Übereinstimmenlassen der Phase des verzögerten Taktsignals mit der Phase des Referenztaktsignals.
  6. Integrierte Halbleiterschaltung nach Anspruch 5, worin die Verhältnisinformation durch ein Schieberegister (63) erzeugt wird.
  7. Integrierte Halbleiterschaltung nach Anspruch 5, worin die Verhältnisinformation von einem Zähler erzeugt wird.
  8. Integrierte Halbleiterschaltung nach Anspruch 5, worin:
    die Steuerschaltung am Beginn eines Phasenvergleichs gemäß dem Vergleichsergebnis die Interpolatoren zu der Phaseneinstellungsschaltung oder der Verzögerungsstufe schaltet, so dass das verzögerte Taktsignal grob in Phase eingestellt wird; und
    die Verhältnisinformation an die Phaseneinstellschaltung gemäß dem Vergleichsergebnis liefert, nachdem die der Phasendifferenz zwischen dem Referenztaktsignal und dem verzögerten Taktsignal entsprechende Zelt gleich der Verzögerungszeit der Verzögerungsstufe oder kürzer wird, so dass das verzögerte Taktsignal genau in Phase eingestellt wird.
  9. Integrierte Halbleiterschaltung nach Anspruch 8, worin die Steuerschaltung urteilt, dass das Vergleichsergebnis gleich der Verzögerungszeit der Verzögerungsstufe oder kürzer ist, wenn die Phase des Referenztaktsignals und die Phase des verzögerten Taktsignals umgekehrt sind.
  10. Integrierte Halbleiterschaltung nach Anspruch 5, worin die Interpolatoren jeweils mit unabhängigen Stromversorgungsleitungen verbunden sind.
  11. Integrierte Halbleiterschaltung nach Anspruch 5, ferner mit einem Startsignalgenerator (32) zum Aktivieren eines Startsignals (STT) synchron mit dem Referenztaktsignal am Beginn eines Phasenvergleichs.
  12. Integrierte Halbleiterschaltung nach Anspruch 11, worin der Startsignalgenerator das Startsignal synchron mit der fallenden Flanke des Referenztaktsignals aktiviert.
  13. Integrierte Halbleiterschaltung nach Anspruch 5, ferner mit Frequenztellern (82, 84), um die Frequenzen des Referenztaktsignals bzw. des verzögerten Taktsignals zu teilen, und worin
       der Phasenkomparator das Referenztaktsignal und das verzögerte Taktsignal mit ihren durch die Frequenzteiler geteilten Frequenzen empfängt.
  14. Integrierte Halbleiterschaltung nach Anspruch 13, ferner mit einem Startsignalgenerator (32) zum Aktivieren eines Startsignals (STT) synchron mit dem Referenztaktsignal am Beginn eines Phasenvergleichs, und worin
       die Frequenzteiler als Antwort auf die Aktivierung des Startsignals zu arbeiten beginnen und dann das geteilte Referenztaktsignal und das geteilte verzögerte Taktsignal nach einer vorbestimmten Anzahl Takten abzugeben beginnen.
  15. Integrierte Halbleiterschaltung nach Anspruch 14, worin die vorbestimmte Anzahl Takte gemäß der Frequenz des Referenztaktsignals festgelegt werden kann.
  16. Integrierte Halbleiterschaltung nach Anspruch 14, ferner mit einem Modenregister zum Festlegen der vorbestimmten Anzahl Takte.
  17. Integrierte Halbleiterschaltung nach Anspruch 14, ferner mit einer Sicherung zum Festlegen der vorbestimmten Anzahl Takte.
  18. Integrierte Halbleiterschaltung nach Anspruch 14, ferner mit einem Steueranschluss zum Festlegen der vorbestimmten Anzahl Takte.
  19. Integrierte Halbleiterschaltung, mit einer Hauptverzögerungsschaltung (310, 198) mit einer Verzögerungsschaltung nach Anspruch 1, einer Subverzögerungsschaltung (312, 202), einer Auswahlschaltung (314, 204), einem Phasenkomparator (316, 90) und einer Steuerschaltung (318, 184, 186, 188, 190, 192, 194), und worin:
    die Subverzögerungsschaltung einen Interpolator (312a) enthält, um gemäß der Verhältnisinformation ein verzögertes Taktsignal zu erzeugen, dessen Übergangsflanke zwischen der Übergangsflanke des Referenztaktsignals und der Übergangsflanke des Taktsignals ist;
    die Auswahlschaltung das von der Hauptverzögerungsschaltung oder der Subverzögerungsschaltung abgegebene verzögerte Taktsignal als ein internes Taktsignal (CLKI) abgibt und das verzögerte Taktsignal von der Subverzögerungsschaltung auswählt, wenn ein vorbestimmter Interpolator an der Vorder- oder der Rückseite der Hauptverzögerungsschaltung als die Phaseneinstellungsschaltung arbeitet;
    der Phasenkomparator die Phase des Referenztaktsignals mit der Phase des Internen Taktsignals vergleicht; und
    die Steuerschaltung die Verhältnisinformation an die Interpolatoren in der Hauptverzögerungsschaltung und der Subverzögerungsschaltung basierend auf einem Vergleichsergebnis vom Phasenkomparator liefert und die Phase des verzögerten Taktsignals mit der Phase des Referenztaktsignals übereinstimmen lässt.
  20. Integrierte Halbleiterschaltung nach Anspruch 19, worin die Subverzögerungsschaltung eine Verzögerungszeit gleich einer Verzögerungszeit oder länger festlegt, die einer der Interpolatoren in der Hauptverzögerungsschaltung festlegen kann.
  21. Integrierte Halbleiterschaltung nach Anspruch 19, worin die Hauptverzögerungsschaltung eine Verzögerungszeit festlegt, die gleich einem Zyklus des Referenztaktsignals oder länger ist.
  22. Integrierte Halbleiterschaltung nach Anspruch 19, worin die Interpolatoren jeweils mit unabhängigen Stromversorgungsleitungen verbunden sind.
  23. Integrierte Halbleiterschaltung nach Anspruch 19, ferner mit Frequenzteilern (82, 84) zum Teilen der Frequenzen des Referenztaktsignals bzw. des verzögerten Taktsignals, und worin
       der Phasenkomparator (90) das Referenztaktsignal und das verzögerte Taktsignal mit ihren durch die Frequenzteiler jeweils geteilten Frequenzen empfängt.
  24. Integrierte Halbleiterschaltung nach Anspruch 23, ferner mit einem Start-signalgenerator (32) zum Aktivieren eines Startsignals (STT) synchron mit dem Referenztaktsignal am Beginn eines Phasenvergleichs, und worin
       die Frequenzteiler als Antwort auf die Aktivierung des Startsignals zu arbeiten beginnen und dann das geteilte Referenztaktsignal und das geteilte verzögerte Taktsignal nach einer vorbestimmten Anzahl Takte abzugeben beginnen.
  25. Integrierte Halbleiterschaltung nach Anspruch 24, worin die vorbestimmte Anzahl Takte gemäß der Frequenz des Referenztaktsignals festgelegt werden kann.
  26. Integrierte Halbleiterschaltung nach Anspruch 24, ferner mit einem Modenregister zum Festlegen der vorbestimmten Anzahl Takte.
  27. Integrierte Halbleiterschaltung nach Anspruch 24, ferner mit einer Sicherung zum Festlegen der vorbestimmten Anzahl Takte.
  28. Integrierte Halbleiterschaltung nach Anspruch 24, ferner mit einem Steueranschluss zum Festlegen der vorbestimmten Anzahl Takte.
  29. Integrierte Halbleiterschaltung nach Anspruch 19, ferner mit:
    einer Einstellungsverzögerungsschaltung (320), die mehrere, in Kaskade verbundene Interpolatoren (320a) enthält; und
    einer Einstellungsschaltung (322) zum Einstellen der Interpolatoren in der Einstellungsverzögerungsschaltung, so dass die maximale Verzögerungszeit der Interpolatoren in der Hauptverzögerungsschaltung und der Subverzögerungsschaltung auf einen Wert eingestellt wird, der ein Bruchteil einer ganzen Zahl des Zyklus des Referenztaktsignals ist.
  30. Integrierte Halbleiterschaltung nach Anspruch 29, worin:
    die Einstellungsschaltung einen Phasenkomparator zum Vergleichen der Phase des an die Einstellungsverzögerungsschaltung gelieferten Referenztaktsignals mit der Phase eines von der Einstellungsverzögerungsschaltung abgegebenen Ausgangstaktsignals aufweist; und
    die maximale Verzögerungszeit der Interpolatoren in der Einstellungsverzögerungsschaltung auf einen Wert einstellt, der ein Bruchteil oder ein Vielfaches einer ganzen Zahl des Zyklus des Referenztaktsignals ist, basierend auf einem Vergleichsergebnis vom Phasenkomparator.
  31. Integrierte Halbleiterschaltung nach Anspruch 29, worin die Interpolatoren in der Einstellungsverzögerungsschaltung, der Hauptverzögerungsscahltung und der Subverzögerungsschaltung miteinander identisch sind.
  32. Integrierte Halbleiterschaltung nach Anspruch 31, worin die Anzahl der Interpolatoren der Hauptverzögerungschaltung größer als die Anzahl der Interpolatoren in der Einstellungsverzögerungsschaltung ist.
  33. Integrierte Halbleiterschaltung nach Anspruch 29, worin eine Verzögerungszeit, die die Hauptverzögerungsschaltung festlegen kann, gleich einer Verzögerungszeit oder länger ist, die die Einstellungsverzögerungsschaltung festlegen kann.
  34. Integrierte Halbleiterschaltung nach Anspruch 29, worin eine Steuerung für das Übereinstimmenlassen durch die Steuerschaltung durchgeführt wird, nachdem die Einstellungsschaltung die maximale Verzögerungszeit einstellt.
  35. Integrierte Halbleiterschaltung nach Anspruch 34, worin:
    die Steuerschaltung am Beginn eines Phasenvergleichs irgendelnen der Interpolatoren in der Hauptverzögerungsschaltung oder der Subverzögerungsschaltung zur Phaseneinstellungsschaltung gemäß dem Vergleichsergebnis schaltet, so dass das interne Taktsignal grob in Phase eingestellt wird; und
    die Verhältnisinformation an die Phaseneinstellungsschaltung gemäß dem Vergleichsergebnis liefert, nachdem die der Phasendifferenz zwischen dem Referenztaktsignal und dem internen Taktsignal entsprechende Zeit gleich der maximalen Verzögerungszeit der Interpolatoren oder kürzer wird, so dass das interne Taktsignal genau in Phase eingestellt wird.
  36. Integrierte Halbleiterschaltung nach Anspruch 35, worin die Steuerschaltung beurteilt, dass die Phasendifferenz gleich der maximalen Verzögerungszeit oder kürzer ist, wenn die Phase des Referenztaktsignals und die Phase des verzögerten Taktsignals umgekehrt sind.
  37. Integrierte Halbleiterschaltung nach Anspruch 35, worin die grobe Einstellung mit der beim zentralen Wert festgelegten Verhältnisinformation durchgeführt wird.
EP00305502A 1999-10-12 2000-06-30 Verzögerungsschaltung mit Interpolation für integrierten Schaltkreis Expired - Lifetime EP1093228B1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP29019099A JP4342654B2 (ja) 1999-10-12 1999-10-12 遅延回路および半導体集積回路
JP29019099 1999-10-12

Publications (2)

Publication Number Publication Date
EP1093228A1 EP1093228A1 (de) 2001-04-18
EP1093228B1 true EP1093228B1 (de) 2003-11-19

Family

ID=17752925

Family Applications (1)

Application Number Title Priority Date Filing Date
EP00305502A Expired - Lifetime EP1093228B1 (de) 1999-10-12 2000-06-30 Verzögerungsschaltung mit Interpolation für integrierten Schaltkreis

Country Status (6)

Country Link
US (1) US6369627B1 (de)
EP (1) EP1093228B1 (de)
JP (1) JP4342654B2 (de)
KR (1) KR100571331B1 (de)
DE (1) DE60006629T2 (de)
TW (1) TW452967B (de)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10119202B4 (de) * 2001-04-19 2007-09-06 Siemens Ag Vorrichtung und elektronisches System zum Ausgleich von Laufzeitschwankungen
KR100378202B1 (ko) * 2001-07-04 2003-03-29 삼성전자주식회사 지연 시간 조절을 위한 디지탈 위상 보간 회로 및 지연시간 조절 방법
DE10135582C1 (de) * 2001-07-20 2003-01-16 Infineon Technologies Ag Justierschaltung und Verfahren zum Abstimmen eines Taktsignals
JP4871462B2 (ja) * 2001-09-19 2012-02-08 エルピーダメモリ株式会社 補間回路とdll回路及び半導体集積回路
DE60237301D1 (de) * 2001-10-22 2010-09-23 Rambus Inc Phaseneinstellvorrichtung und verfahren für ein speicherbaustein-signalisierungssystem
US6941484B2 (en) * 2002-03-01 2005-09-06 Intel Corporation Synthesis of a synchronization clock
US6950770B2 (en) * 2002-09-25 2005-09-27 Intel Corporation Method and apparatus for calibration of a delay element
JP4025627B2 (ja) * 2002-11-18 2007-12-26 エルピーダメモリ株式会社 遅延生成方法及びそれに基づく遅延調整方法、並びにそれらを適用した遅延生成回路,遅延調整回路
CN1275455C (zh) * 2003-01-27 2006-09-13 松下电器产业株式会社 图像信号处理装置和图像信号处理方法
US6909316B2 (en) * 2003-02-21 2005-06-21 Agilent Technologies, Inc. Variable delay circuit with high resolution
US7424397B2 (en) * 2003-05-09 2008-09-09 Hewlett-Packard Development Company, L.P. General purpose performance counter
US8125261B2 (en) * 2003-07-22 2012-02-28 Nec Corporation Multi-power source semiconductor device
KR100543465B1 (ko) 2003-08-04 2006-01-20 고려대학교 산학협력단 지연된 클록 신호를 발생하는 장치 및 방법
KR100541685B1 (ko) * 2004-04-30 2006-01-10 주식회사 하이닉스반도체 지연 동기 루프 장치
DE102004041896B4 (de) * 2004-08-30 2006-05-18 Infineon Technologies Ag Taktsignal-Synchronisations-Vorrichtung, sowie Taktsignal-Synchronisationsverfahren
JP2006129180A (ja) 2004-10-29 2006-05-18 Elpida Memory Inc クロック遅延回路
DE602006007027D1 (de) * 2005-09-30 2009-07-09 Advanced Micro Devices Inc Spannungsgesteuerte verzögerungsleitung (vcdl) mit eingebetteten multiplexer- und interpolationsfunktionen
KR100712538B1 (ko) * 2005-10-28 2007-04-30 삼성전자주식회사 래치를 기반으로 하는 펄스 발생기 및 이를 구비하는제어신호 발생회로
US7593496B2 (en) * 2005-12-27 2009-09-22 Intel Corporation Phase interpolator
JP4749168B2 (ja) * 2006-02-01 2011-08-17 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
KR100812602B1 (ko) 2006-09-29 2008-03-13 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
WO2008102246A2 (en) * 2007-02-22 2008-08-28 Agency For Science, Technology And Research An apparatus for generating a plurality of signals
JP2008251070A (ja) * 2007-03-29 2008-10-16 Hitachi Ltd 半導体記憶装置
JPWO2009107173A1 (ja) * 2008-02-25 2011-06-30 パナソニック株式会社 位相制御装置及びそれを用いたデータ通信システム
JP5135009B2 (ja) * 2008-03-13 2013-01-30 株式会社日立製作所 クロックデータリカバリ回路
KR100929824B1 (ko) * 2008-05-06 2009-12-07 주식회사 하이닉스반도체 반도체 소자
US8521979B2 (en) 2008-05-29 2013-08-27 Micron Technology, Inc. Memory systems and methods for controlling the timing of receiving read data
US8289760B2 (en) 2008-07-02 2012-10-16 Micron Technology, Inc. Multi-mode memory device and method having stacked memory dice, a logic die and a command processing circuit and operating in direct and indirect modes
US7855931B2 (en) 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
KR101086502B1 (ko) * 2008-12-26 2011-11-25 주식회사 하이닉스반도체 위상혼합회로 및 그를 포함하는 지연고정루프회로
JP2010233180A (ja) * 2009-03-30 2010-10-14 Nippon Telegr & Teleph Corp <Ntt> 可変遅延回路
CN102081971A (zh) * 2009-11-27 2011-06-01 晨星软件研发(深圳)有限公司 存储器信号相位调整方法
JP5609287B2 (ja) * 2010-06-10 2014-10-22 富士通株式会社 遅延回路
US8400808B2 (en) * 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
US9171597B2 (en) 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories
JP6264056B2 (ja) * 2014-01-22 2018-01-24 富士通株式会社 クロックデータリカバリー回路及びその方法
CN105810239B (zh) * 2016-02-25 2019-01-01 灿芯半导体(上海)有限公司 延迟电路以及采用该延迟电路的ddr系统
US9990984B1 (en) * 2016-12-06 2018-06-05 Qualcomm Incorporated Pulse-stretcher clock generator circuit for high speed memory subsystems
KR20190075332A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 반도체 장치
US10243762B1 (en) * 2018-04-16 2019-03-26 Macom Connectivity Solutions, Llc Analog delay based fractionally spaced n-tap feed-forward equalizer for wireline and optical transmitters

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5463337A (en) * 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
US5430394A (en) * 1994-03-11 1995-07-04 Advanced Micro Devices, Inc. Configuration and method for testing a delay chain within a microprocessor clock generator
US5418498A (en) 1994-04-15 1995-05-23 Analog Devices, Inc. Low jitter ring oscillators
US5748125A (en) 1996-01-23 1998-05-05 International Business Machines Corporation Digital delay interpolator circuit
JP3729582B2 (ja) 1996-08-13 2005-12-21 富士通株式会社 半導体装置、半導体装置システム及びディジタル遅延回路
US5841325A (en) 1997-05-12 1998-11-24 Hewlett-Packard Company Fully-integrated high-speed interleaved voltage-controlled ring oscillator

Also Published As

Publication number Publication date
JP2001111394A (ja) 2001-04-20
TW452967B (en) 2001-09-01
DE60006629T2 (de) 2004-09-23
JP4342654B2 (ja) 2009-10-14
DE60006629D1 (de) 2003-12-24
EP1093228A1 (de) 2001-04-18
KR20010039697A (ko) 2001-05-15
US6369627B1 (en) 2002-04-09
KR100571331B1 (ko) 2006-04-17

Similar Documents

Publication Publication Date Title
EP1093228B1 (de) Verzögerungsschaltung mit Interpolation für integrierten Schaltkreis
KR100540472B1 (ko) 데이터 출력에 관한 동작마진이 향상된 메모리 장치
US6853226B2 (en) Register controlled delay locked loop having an acceleration mode
JP5175697B2 (ja) Dll回路およびその制御方法
KR100540487B1 (ko) 데이터 출력제어회로
US20030184355A1 (en) RDLL circuit for area reduction
US5990715A (en) Semiconductor integrated circuit using a synchronized control signal
US7675797B2 (en) CAS latency circuit and semiconductor memory device including the same
JP3808670B2 (ja) 半導体集積回路
US6023180A (en) Clock compensation circuit
US7212055B2 (en) Open-loop digital duty cycle correction circuit without DLL
US20040156245A1 (en) Measure-controlled circuit with frequency control
JP2013078129A (ja) 周波数調整装置及びそれを含むdll回路
US6608514B1 (en) Clock signal generator circuit and semiconductor integrated circuit with the same circuit
US5910741A (en) PLL circuit with non-volatile memory
US6255870B1 (en) Apparatus for compensating locking error in high speed memory device with delay locked loop
JP3888792B2 (ja) クロック発生回路
JP2000076852A (ja) 同期型半導体記憶装置
US20060227631A1 (en) Semiconductor memory device with delay section
KR100564595B1 (ko) 위상 보간 스텝의 크기를 선택적으로 변경시키는 dll
KR100276572B1 (ko) 집적 회로 장치
KR20060135234A (ko) 디엘엘 장치
US6628155B2 (en) Internal clock generating circuit of semiconductor memory device and method thereof
JP3813814B2 (ja) 遅延補償回路
JP2000196418A (ja) タイミング信号発生回路

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB

AX Request for extension of the european patent

Free format text: AL;LT;LV;MK;RO;SI

17P Request for examination filed

Effective date: 20010529

AKX Designation fees paid

Free format text: DE FR GB

17Q First examination report despatched

Effective date: 20020411

GRAH Despatch of communication of intention to grant a patent

Free format text: ORIGINAL CODE: EPIDOS IGRA

GRAS Grant fee paid

Free format text: ORIGINAL CODE: EPIDOSNIGR3

GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Kind code of ref document: B1

Designated state(s): DE FR GB

REG Reference to a national code

Ref country code: GB

Ref legal event code: FG4D

REF Corresponds to:

Ref document number: 60006629

Country of ref document: DE

Date of ref document: 20031224

Kind code of ref document: P

ET Fr: translation filed
PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT

26N No opposition filed

Effective date: 20040820

REG Reference to a national code

Ref country code: GB

Ref legal event code: 732E

REG Reference to a national code

Ref country code: FR

Ref legal event code: TP

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 20090624

Year of fee payment: 10

GBPC Gb: european patent ceased through non-payment of renewal fee

Effective date: 20100630

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

Effective date: 20110228

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20100630

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20100630

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 20090611

Year of fee payment: 10

REG Reference to a national code

Ref country code: DE

Ref legal event code: R082

Ref document number: 60006629

Country of ref document: DE

Representative=s name: REICHERT & LINDNER PARTNERSCHAFT PATENTANWAELT, DE

REG Reference to a national code

Ref country code: DE

Ref legal event code: R081

Ref document number: 60006629

Country of ref document: DE

Owner name: SOCIONEXT INC., YOKOHAMA-SHI, JP

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR LTD., YOKOHAMA, KANAGAWA, JP

Effective date: 20150512

Ref country code: DE

Ref legal event code: R082

Ref document number: 60006629

Country of ref document: DE

Representative=s name: REICHERT & LINDNER PARTNERSCHAFT PATENTANWAELT, DE

Effective date: 20150512

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 20160622

Year of fee payment: 17

REG Reference to a national code

Ref country code: DE

Ref legal event code: R119

Ref document number: 60006629

Country of ref document: DE

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 20180103