KR100712538B1 - 래치를 기반으로 하는 펄스 발생기 및 이를 구비하는제어신호 발생회로 - Google Patents

래치를 기반으로 하는 펄스 발생기 및 이를 구비하는제어신호 발생회로 Download PDF

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Abstract

래치를 기반으로 하여, 면적을 최소화하며 불필요한 전력을 소모하는 문제를 개선할 수 있는 펄스 발생기 및 이를 구비하는 제어신호 발생회로가 개시된다. 디스플레이 장치의 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위하여, 소스 구동부에 구비되는 래치부를 제어하는 제어신호를 발생하는 복수 개의 펄스 발생기에 잇어서 상기 복수 개의 펄스 발생기 각각은, 클락단을 통해 입력되는 N 분주(N은 2 이상의 정수)된 클락 신호에 응답하여 입력신호를 래치하며, 출력단을 통해 래치된 입력신호를 출력신호로서 출력하는 래치회로 및 상기 래치회로로 입력되는 상기 입력신호와 상기 클락신호를 논리 곱 연산하여 생성된 펄스 신호를 출력하는 논리 연산부를 구비한다. 상기 출력신호는 상기 펄스 발생기와 인접하여 배치되는 펄스 발생기의 입력단을 통해 입력되고, 상기 펄스 신호는 상기 데이터를 순차적으로 래치시키기 위하여 상기 래치부의 제어신호로서 입력되는 것을 특징으로 한다.

Description

래치를 기반으로 하는 펄스 발생기 및 이를 구비하는 제어신호 발생회로{Pulse generator based on latch and control signal generator having the same}
도 1은 플립플롭을 기반으로 하는 펄스 발생기를 나타내는 회로도이다.
도 2는 도 1의 펄스 발생기의 동작을 나타내는 타이밍도이다.
도 3은 n 개의 데이터를 순차적으로 래치하기 위한 펄스 발생기를 나타내는 회로도이다.
도 4는 본 발명의 일실시예에 따른 펄스 발생기를 나타내는 회로도이다.
도 5는 도 4에 도시된 클락 신호를 발생하는 회로도이다.
도 6은 도 4에 도시된 펄스 발생기의 동작을 나타내는 타이밍도이다.
도 7은 본 발명의 일실시예에 따른 제어신호 발생회로를 나타내는 회로도이다.
도 8은 본 발명에 적용되는 소스 구동부를 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 펄스 발생기부 110: 래치회로
120: 논리 연산부
본 발명은 펄스 발생기에 관한 것으로서, 보다 상세하게는 디스플레이 장치의 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위한 펄스를 발생시키는 래치를 기반으로 하는 펄스 발생기에 관한 것이다.
일반적으로, 노트북 컴퓨터 및 모니터 등에 널리 이용되고 있는 디스플레이 장치로서 액정 표시 장치(LCD, Liquid Crystal Device)가 대표적이다. 상기 액정 표시 장치는 두 기판 사이에 주입되어 있는 이방성 유전율을 갖는 물질에 전압의 세기가 조절된 전계를 인가하여 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치이다.
일반적인 액정 표시 장치에 관해서는 미국특허 6,747,626 등에 개시가 되어 있다. 상기 액정 표시 장치는 화상을 구현하는 패널을 구비하며, 상기 패널에는 복수 개의 픽셀을 구비한다. 상기 복수 개의 픽셀은 게이트 선택 신호를 전달하는 다수의 스캔 라인들과, 색상 데이터, 즉 계조 데이터를 전달하는 다수의 데이터 라인들이 교차하는 영역에 형성된다.
도 1은 플립플롭을 기반으로 하는 펄스 발생기를 나타내는 회로도이다. 상기 펄스 발생기는 디스플레이 장치의 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위한 펄스를 발생시킨다.
도 1에 도시된 바와 같이 상기 펄스 발생기(10)는, 소정의 클락 신호에 응답하여 입력신호를 래치하여 출력하는 제1 플립플롭(11)과 제2 플립플롭(12)을 구비한다. 상기 제1 플립플롭(11)은 입력단(D)을 통해 입력신호(SH_START)를 수신하며, 상기 입력신호(SH_START)는 클락단(CKB)으로 입력되는 소정의 클락 신호(SH_CLK)의 하강 에지에 응답하여 출력단(Q)을 통해 출력된다. 한편, 상기 제1 플립플롭(11)은 리셋단(RN)으로 입력되는 소정의 리셋신호(RSTB)의 하강 에지에 응답하여 리셋된다.
상기 제1 플립플롭(11)의 출력단(Q)을 통해 출력되는 출력신호는 상기 소스 데이터 라인으로 입력되는 데이터를 래치시키기 위한 펄스로 사용되며, 또한 상기 출력신호는 상기 제2 플립플롭(12)의 입력단(D)으로 입력된다.
상기 제2 플립플롭(11)은 입력단(D)을 통해 상기 제1 플립플롭(11)의 출력신호가 입력되며, 상기 출력신호는 상기 소정의 클락 신호(SH_CLK)의 상승 에지에 응답하여 출력단(Q)을 통해 출력된다. 상기 제2 플립플롭(12)의 출력단(Q)을 통해 출력되는 출력신호는 상기 펄스 발생기와 직렬 연결되는 다음의 펄스 발생기(미도시)의 입력신호로 입력된다. 한편, 상기 제2 플립플롭(12) 또한 리셋단(RN)으로 입력되는 소정의 리셋신호(RSTB)의 하강 에지에 응답하여 리셋된다.
도 2는 도 1의 펄스 발생기의 동작을 나타내는 타이밍도이다. 도 2에 도시된 타이밍도는 액정 표시장치에서 하나의 로우(row)와 교차하는 240 개의 데이터 라인들을 통해 데이터 신호가 입력되는 경우를 예시한다. 하나의 로우(row)의 데이터 신호 입력주기를 나타내는 신호(HSYNC)가 인에이블 됨에 따라 상기 제1 플립플롭(11) 및 제2 플립플롭(12)이 리셋되며, 입력신호(SH_START)가 상기 제1 플립플롭(11)의 입력단(D)으로 입력된다.
상기 입력신호(SH_START)는 소정의 클락 신호(SH_CLK)의 하강 에지에 응답하 여 출력단(Q)을 통해 출력되고, 상기 제1 플립플롭(11)의 출력단을 통해 출력되는 신호(CLK1)는 상기 소스 데이터 라인으로 입력되는 데이터를 래치시키기 위한 펄스로 사용된다. 또한, 상기 제1 플립플롭(11)의 출력신호(CLK1)는 상기 제2 플립플롭(12)으로 입력되어, 상기 클락 신호(SH_CLK)의 상승 에지에 응답하여 출력된다.
상기 제2 플립플롭(12)의 출력신호(NEXT_DIN)는 상기 펄스 발생기와 직렬 연결된 다음의 펄스 발생기로 입력된다. 상기 다음의 펄스 발생기에 구비되는 소정의 플립플롭은, 상기 출력신호(NEXT_DIN)를 입력받아 상기 클락 신호(SH_CLK)의 하강 에지에 응답하여 소정의 출력신호(CLK2)를 출력한다. 이에 따라 인접하여 연결된 펄스 발생기로부터 생성되는 펄스(CLK1, CLK2)는 서로 상기 클락 신호(SH_CLK)의 한 주기에 해당하는 위상차를 갖게 된다. 이에 따라 상기 클락 신호(SH_CLK)의 한 주기 동안에 상기 소스 데이터 라인으로 한 픽셀에 대한 데이터(SH_DATA[17:0])가 입력됨을 알 수 있다.
상기 도 2에서 미설명된 타이밍도인 인에이블 신호(ENABLE)는, 화상을 구현하는 픽셀로의 데이터 신호의 입력을 제어하기 위한 신호이며, 상기 인에이블 신호(ENABLE)가 활성화된 구간 동안 소정의 클락 신호(DOTCLK)에 응답하여 계조 데이터(PD[17:0])가 상기 픽셀로 입력되는 동작을 나타낸다.
한편, 도 3은 상기 소스 데이터 라인으로 입력되는 n 개의 데이터를 순차적으로 래치시키기 위하여, 직렬 연결된 복수 개의 펄스 발생기를 나타내는 블록도이다.
도 3에 도시된 바와 같이 n 개의 데이터를 순차적으로 래치시키기 위하여 복 수 개의 펄스 발생기(10-1 내지 10-n)가 직렬 연결된다. 상기 복수 개의 펄스 발생기(10-1 내지 10-n) 각각은 상술하였던 도 1의 펄스 발생기와 동일한 구조를 갖는다.
이에 따라 상기 복수 개의 펄스 발생기(10-1 내지 10-n) 각각은, 도 1 및 도 2와 관련하여 상술된 바와 동일하게 동작한다. 첫 번째 펄스 발생기(10-1)로 입력신호(SH_START)가 입력되고, 상기 입력신호(SH_START)는 상기 펄스 발생기 내부에 구비되는 플립플롭의 특성에 따라 래치되어 출력된다. 이에 따라 상기 복수 개의 펄스 발생기(10-1 내지 10-n) 각각을 통해 출력되는 신호(CLK1 내지 CLKn)는 소정의 클락 신호의 한 주기에 해당하는 위상차를 갖는다. 또한 상기 신호(CLK1 내지 CLKn)에 의하여 n 개의 데이터 각각은 상기 소정의 클락 신호의 주기에 따라 순차적으로 래치된다.
그러나, 상술한 바와 같이 구성되는 종래의 펄스 발생기는 플립플롭 기반으로 구성된다. 클락 신호가 토글링(toggling)될 때마다 상기 클락 신호와 연결된 게이트에서 작은 전력들이 소모되는데, 상기 복수 개의 펄스 발생기 각각이 플립플롭을 기반으로 하여 구성되는 경우, 상기 클락 신호와 연결되는 게이트의 수가 많아지게 된다. 이는 플립플롭을 기반으로 하는 경우에 있어서 면적이 증가함과 동시에 불필요한 전력을 소모하는 문제점을 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 면적을 최소화하며 불필요한 전력을 소모하는 문제를 개선할 수 있는 래치를 기반으로 하는 펄스 발생기를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 래치를 기반으로 하는 펄스 발생기는, 디스플레이 장치의 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위하여, 소스 구동부에 구비되는 래치부를 제어하는 제어신호를 생성하며, 클락단을 통해 입력되는 N 분주(N은 2 이상의 정수)된 클락 신호에 응답하여 입력신호를 래치하고 출력단을 통해 래치된 입력신호를 출력신호로서 출력하는 래치회로 및 상기 래치회로로 입력되는 상기 입력신호와 상기 클락신호를 논리 곱 연산하여 생성된 펄스 신호를 출력하는 논리 연산부를 구비하며, 상기 출력신호는 상기 펄스 발생기와 인접하여 배치되는 펄스 발생기의 입력단을 통해 입력되고, 상기 펄스 신호는 상기 데이터를 순차적으로 래치시키기 위하여 상기 래치부의 제어신호로서 입력되는 것을 특징으로 한다.
상기 논리 연산부는, 상기 입력신호와 상기 클락신호를 입력받아 반전 논리곱 연산하여 출력하는 낸드 게이트 및 상기 낸드 게이트로부터 출력되는 신호를 반전하여 출력하는 인버터를 구비하는 것이 바람직하다.
한편 바람직하게는, 상기 클락 신호는 2 분주된 클락신호인 것을 특징으로 한다.
또한 바람직하게는, 상기 클락신호는, 상기 데이터를 순차적으로 래치하는 주기에 비해 두 배의 주기를 가지며, 상기 데이터를 순차적으로 래치하는 주기에 비해 절반의 펄스폭을 갖는 것을 특징으로 한다.
또한 바람직하게는, 상기 출력신호는, 상기 클락신호의 주기에 해당하는 펄스폭을 갖도록 하며, 상기 펄스 신호는, 상기 클락 신호의 펄스폭과 동일한 크기의 펄스폭을 갖도록 한다.
한편, 본 발명의 일실시예에 따른 제어신호 발생회로는, 디스플레이 장치의 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위하여, 소스 구동부에 구비되는 래치부를 제어하는 제어신호를 발생하고, 상기 제어신호 발생회로는 직렬 연결된 복수 개의 펄스 발생기를 구비하며, 상기 복수 개의 펄스 발생기 각각은, 클락단을 통해 입력되는 N 분주(N은 2 이상의 정수)된 클락 신호에 응답하여 입력신호를 래치하며 출력단을 통해 래치된 입력신호를 출력신호로서 출력하는 래치회로 및 상기 래치회로로 입력되는 상기 입력신호와 상기 클락신호를 논리 곱 연산하여 생성된 펄스 신호를 출력하는 논리 연산부를 구비하고, n 번째 펄스 발생기로부터 발생되는 출력신호는 상기 n 번째 펄스 발생기와 인접하여 배치되는 n+1 번째 펄스 발생기의 입력단을 통해 입력되며, 상기 n 번째 펄스 발생기로부터 발생되는 펄스 신호는 n 번째 데이터를 래치시키기 위하여 상기 래치부의 제어신호로서 입력되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 펄스 발생기를 나타내는 회로도이다. 상기 펄스 발생기(100)는 디스플레이 장치를 구동하기 위한 신호를 생성하며, 특히 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위하여, 소스 구동부에 구비되는 래치부(미도시)를 제어하는 제어신호를 생성한다.
도 4에 도시된 바와 같이 상기 펄스 발생기(100)는 래치회로(110) 및 논리 연산부(120)를 구비한다. 상기 래치회로(110)는 클락단(G)을 통해 입력되는 N 분주된 클락신호(CLK_E_O)에 응답하여 입력신호(START_L/R)를 래치하며, 출력단(Q)을 통해 래치된 입력신호를 출력신호(NEXT_DIN)로서 출력한다. 또한 상기 논리 연산부(120)는, 상기 래치회로(110)로 입력되는 상기 입력신호(START_L/R)와 상기 클락신호(CLK_E_O)를 논리 곱 연산하여 생성된 펄스 신호(LAT1_CLK)를 출력한다.
상기 디스플레이 장치의 소스 데이터 라인을 통해 입력되는 복수 개의 데이터를 순차적으로 래치시키기 위하여, 복수 개의 펄스 발생기를 직렬로 연결하며, 상기 복수 개의 펄스 발생기 각각은 상기 데이터 각각을 래치하기 위한 제어신호를 각각 출력한다.
상기 래치회로(110)는 상기 N 분주된 클락신호(CLK_E_O)에 응답하여 상기 입력신호(START_L/R)를 래치하여 출력한다. 바람직하게는 상기 클락신호(CLK_E_O)는 2 분주된 클락신호인 것으로 하며, 상기 래치회로(110)로 제1 클락신호(CLK_E) 또는 제2 클락신호(CLK_O)가 입력되도록 한다. 일예로서, 상기 도 4에 도시된 래치회로(110)는 클락신호(CLK_E_O)의 상승에지에 응답하여 상기 입력신호(START_L/R)를 래치하여 출력한다.
상기 래치회로(110)로부터 출력되는 출력신호(NEXT_DIN)는 상기 펄스 발생기와 인접하여 배치되는 펄스 발생기(미도시)의 입력단을 통해 입력된다.
한편, 상기 논리 연산부(120)는 상기 입력신호(START_L/R)와 상기 클락신호(CLK_E_O)를 논리 곱 연산하는데, 도 4에서는 상기 논리 연산부(120)를 구현하기 위한 일예로서 낸드 게이트(N1) 및 인버터(I1)를 이용한다.
상기 낸드 게이트(N1)의 두 입력단자로 상기 입력신호(START_L/R)와 상기 클락신호(CLK_E_O)가 입력된다. 상기 입력된 두 신호는 낸드 연산되어 상기 인버터(I1)의 입력단으로 입력되며, 상기 인버터(I1)는 이를 반전하여 출력한다. 상기 인버터(I1)로부터 출력되는 펄스 신호(LAT1_CLK)는, 상기 데이터를 순차적으로 래치시키기 위한 래치부(미도시)의 제어신호로서 입력된다.
상기 도 4에서 미설명된 부분 중 리셋신호(RSTB)는 상기 래치회로(110)의 리셋단(RN)을 통해 입력되며, 상기 래치회로(110)는 상기 리셋신호(RSTB)의 하강에지에 응답하여 리셋된다.
도 5는 도 4에 도시된 클락 신호를 발생하는 회로도이다. 도 5에 도시된 바와 같이 클락신호 발생회로(200)는, 플립플롭(210), 2*2 멀티플렉서(220) 및 하나 이상의 논리곱 연산기(A1,A2)를 구비한다.
상기 플립플롭(210)의 클락단(CKB)으로 소정의 클락신호(iSCLK)가 입력되고, 출력단(Q) 및 반전 출력단(QB)를 통해 출력신호(CLK2) 및 반전 출력신호(CLK2B)가 각각 출력된다. 또한, 상기 반전 출력신호(CLK2B)는 상기 플립플롭(210)의 입력단 (D)을 통해 입력된다. 상기 출력신호(CLK2) 및 반전 출력신호(CLK2B)는 서로 상보적인 신호이다.
제1 논리곱 연산기(A1)는, 상기 출력신호(CLK2) 및 상기 소정의 클락신호(iSCLK)를 입력받아 이를 논리곱 연산하여 출력한다. 상기 제1 논리곱 연산기(A1)로부터 출력되는 신호는, 상기 도 4에서 설명되었던 2 분주된 클락신호(CLK_E_O)가 되며, 특히 짝수 번째 클락신호(CLK_E)를 나타낸다.
또한, 상기 제2 논리곱 연산기(A2)는, 상기 반전 출력신호(CLK2B) 및 상기 소정의 클락신호(iSCLK)를 입력받아 이를 논리곱 연산하여 출력한다. 상기 제2 논리곱 연산기(A2)로부터 출력되는 신호는, 상기 2 분주된 클락신호(CLK_E_O)가 되며, 특히 홀수 번째 클락신호(CLK_O)를 나타낸다.
한편, 상기 클락신호 발생회로(200)에 구비되는 2*2 멀티플렉서(220)는 상기 제1 논리곱 연산기(A1) 및 제2 논리곱 연산기(A2)로부터 짝수 번째 클락신호(CLK_E) 및 홀수 번째 클락신호(CLK_O)를 입력받는다. 또한 상기 2*2 멀티플렉서(220)는 소정의 제어신호(ss)에 응답하여, 도 4에 도시된 펄스 발생기로 상기 짝수 번째 클락신호(CLK_E) 및 홀수 번째 클락신호(CLK_O) 중 어느 하나의 클락신호를 공급한다. 미설명된 도면부호 중 리셋신호(SYS_RSTB)는 상기 플립플롭(210)의 리셋단(RB)를 통해 입력되며, 상기 플립플롭(210)은 상기 리셋신호(SYS_RSTB)의 하강에지에 응답하여 리셋된다.
도 6은 도 4에 도시된 펄스 발생기의 동작을 나타내는 타이밍도이다. 상기 도 4에 도시된 펄스 발생기 및 도 5에 도시된 클락신호 발생회로의 동작을 도 6의 타이밍도를 참조하여 설명하면 다음과 같다.
도 5에 도시된 클락신호 발생회로(200)의 제1 논리곱 연산기(A1)는, 출력신호(CLK2) 및 소정의 클락신호(iSCLK)를 논리곱 연산하여 짝수 번째 클락신호(CLK_E)를 생성한다. 또한, 제2 논리곱 연산기(A2)는, 반전 출력신호(CLK2B) 및 소정의 클락신호(iSCLK)를 논리곱 연산하여 홀수 번째 클락신호(CLK_O)를 생성한다.
특히, 상기 출력신호(CLK2) 및 반전 출력신호(CLK2B)는 상기 소정의 클락신호(iSCLK)의 주기(T1)의 두 배에 해당하는 주기(T2)를 갖는다. 또한 상기 소정의 클락신호(iSCLK)는, 데이터를 순차적으로 래치하는 주기와 동일한 주기를 갖는다. 이에 따라 상기 생성되는 2 분주된 클락신호(CLK_E_O)는, 상기 데이터를 순차적으로 래치하는 주기에 비해 두 배의 주기(T1)를 가진다. 또한, 상기 2 분주된 클락신호(CLK_E_O)는, 상기 데이터를 순차적으로 래치하는 주기에 비해 절반에 해당하는 펄스폭을 갖는다.
상기 클락신호 발생회로(200)에서 생성된 상기 2 분주된 클락신호(CLK_E_O)는, 도 4에 도시된 상기 펄스 발생기(100)의 래치회로(110)의 클락단(G)으로 입력된다. 특히 상기 래치회로(110)로 입력되는 2 분주된 클락신호는 홀수 번째 클락신호(CLK_O)가 된다.
상기 래치회로(110)는 입력단(D)을 통해 입력되는 신호(START_L/R)를 상기 홀수 번째 클락신호(CLK_O)에 응답하여 래치한다. 상기 신호(START_L/R)는 도 6에 도시된 ENABLE 신호와 DOTCLK를 이용하여 만들 수 있다.
도 6의 타이밍도를 참조하면 상기 입력신호(START_L/R)는 상기 홀수 번째 클 락신호(CLK_O)의 상승에지에 응답하여 래치된다. 상기 래치회로(110)는 상기 래치된 입력신호를 출력단(Q)을 통해 출력한다. 이에 따라 상기 출력단(Q)을 통해 출력되는 출력신호(NEXT_DIN)는, 도 6의 신호 iSHD0 에 해당하는 펄스 형태를 갖는다. 상기 iSHD0 신호는 도시된 바와 같이 상기 홀수 번째 클락신호(CLK_O)에 응답하여 래치된 신호이며, 상기 홀수 번째 클락신호(CLK_O)의 주기(T2)에 해당하는 펄스폭을 갖는다.
한편 상기 입력신호(START_L/R) 및 상기 홀수 번째 클락신호(CLK_O)는, 논리 연산부(120)에 구비되는 낸드 게이트(N1)의 두 입력단으로 입력된다. 상기 논리 연산부(120)는 상술한 바와 같이 상기 입력신호(START_L/R) 및 상기 홀수 번째 클락신호(CLK_O)를 논리곱 연산하여 출력한다. 상기 논리 연산부(120)로부터 출력되는 펄스 신호(LAT1_CLK)는, 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위한 제어신호로서 사용된다.
상기 펄스 신호(LAT1_CLK)는, 상기 입력신호(START_L/R) 및 상기 홀수 번째 클락신호(CLK_O)가 모두 논리 하이인 구간에서 논리 하이의 펄스를 갖는다. 이에 따라 상기 도 4에 도시된 펄스 발생기(100)로부터 출력되는 상기 펄스 신호(LAT1_CLK)는, 도 6에 도시된 펄스 신호(LAT1_CLK0)에 해당한다.
도시되지는 않았으나, 상기 펄스 발생기(100)와 인접하여 직렬 연결된 펄스 발생기는 도 4에 도시된 펄스 발생기(100)와 동일한 구성을 갖는다. 특히, 상기 인접한 펄스 발생기는 상기 펄스 발생기(100)의 출력단(Q)로부터 출력되는 상기 출력신호(NEXT_DIN)를 입력신호로서 입력받는다. 또한, 상기 인접한 펄스 발생기는 짝 수 번째 클락신호(CLK_E)에 응답하여 래치동작을 수행한다.
상기 인접한 펄스 발생기의 경우, 상기 도 4의 펄스 발생기(100)의 출력신호(NEXT_DIN)에 해당하는 신호(iSHD0)를 입력받으며, 상기 신호(iSHD0)를 상기 짝수 번째 클락신호(CLK_E)에 응답하여 래치한다. 이에 따라 출력단을 통하여 도 6의 iSHD1 에 해당하는 신호를 출력한다.
또한, 상기 인접한 펄스 발생기의 논리 연산부로 상기 신호(iSHD0) 및 상기 짝수 번째 클락신호(CLK_E)를 입력한다. 이에 따라 상기 논리 연산부로부터 출력되는 신호는 도 6의 신호 LAT1_CLK1 에 해당한다.
상술한 바와 같은 동작에 따라, 신호 iSHD0 내지 신호 iSHD239 신호와 LAT1_CLK0 내지 신호 LAT1_CLK239 가 각각 생성된다. 상기 신호 LAT1_CLK0 내지 신호 LAT1_CLK239 는, 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위한 제어신호로서 사용된다. 또한, 상기 마지막 펄스 발생기로부터 생성된 iSHD239 신호는, 상기 펄스 발생기가 리셋되는 타이밍에 의하여 그 폭이 결정된다.
한편, 상기 도 6에서 미설명된 타이밍도인 인에이블 신호(ENABLE)는, 화상을 구현하는 픽셀로의 데이터 신호의 입력을 제어하기 위한 신호이며, 상기 인에이블 신호(ENABLE)가 활성화된 구간 동안 소정의 클락 신호(DOTCLK)에 응답하여 계조 데이터(PD[17:0])가 상기 픽셀로 입력되는 동작을 나타낸다. 또한, iLATD[17:0]은 상기 신호 LAT1_CLK0 내지 신호 LAT1_CLK239 의 제어에 의해, 소스 데이터 라인으로 순차적으로 래치되는 데이터를 나타낸다.
한편, 도 6에 도시된 LAT1_CLK0 내지 LAT1_CLK239 신호와 iLATD[17:0]의 관 계를 참조하면, 종래에 비해 1/2 클락에 해당하는 타이밍 마진(timing margin)을 갖게 된다. 이에 따라, 상기 소스 데이터 라인으로 데이터를 순차적으로 래치함에 있어 충분한 타이밍 마진을 갖도록 할 수 있으며, 상기 데이터를 안정적으로 래치할 수 있다.
또한, 플립플롭을 사용하였던 종래와 달리 래치를 사용하여 상기 데이터를 래치하기 위한 제어신호를 발생하므로, 이를 구현하기 위한 면적을 최소화할 수 있다. 또한, 상술하였던 소정의 분주된 클락신호가 토글링(toggling)될 때마다 이에 연결된 게이트(gate)에서 작은 전력들이 소모되는데, 상술한 바와 같이 래치를 기반으로 하는 경우 상기 클락신호와 연결된 게이트 수를 줄일 수 있어 불필요한 전력을 소모하는 문제를 개선할 수 있다.
도 7은 본 발명의 일실시예에 따른 제어신호 발생회로를 나타내는 회로도이다. 상기 제어신호 발생회로(300)는 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위하여, 소스 구동부에 구비되는 래치부(미도시)를 제어하는 제어신호를 발생한다.
상기 제어신호 발생회로(300)는 복수의 데이터 각각을 래치시키기 위하여 직렬 연결된 복수 개의 펄스 발생기(310 내지 340)를 구비한다. 상기 도 7에는 그 일예로서, 240 개의 데이터를 래치하기 위하여 240 개의 펄스 발생기를 구비하는 제어신호 발생회로를 도시하고 있다. 상기 복수 개의 펄스 발생기(310 내지 340) 각각은 도 4의 펄스 발생기와 동일한 구성을 가지며, 또한 상술한 바와 같은 동작을 따른다.
먼저, 첫 번째 펄스 발생기(310)로 입력신호(STRAT_L/R)가 입력되며, 상기 펄스 발생기(310)는 홀수 번째 클락신호(CLK_O)에 응답하여 상기 입력신호(STRAT_L/R)를 래치하여 출력한다. 출력단(NEXT_DIN)을 통해 출력된 신호는, 상기 첫 번째 펄스 발생기(310)와 인접하여 직렬 연결된 두 번째 펄스 발생기(320)의 입력단으로 입력된다.
또한, 상기 첫 번째 펄스 발생기(310)에 구비되는 논리 연산부로 상기 입력신호(STRAT_L/R) 및 상기 홀수 번째 클락신호(CLK_O)가 입력된다. 상기 논리 연산부는 상기 입력신호(STRAT_L/R) 및 상기 홀수 번째 클락신호(CLK_O)를 논리곱 연산하여 출력한다. 상기 논리 연산부로부터 출력되는 신호(LAT1_CLK0)는 복수의 데이터 중 첫 번째 데이터를 래치시키기 위한 제어신호로 사용된다.
상기 두 번째 펄스 발생기(320)는 상기 첫 번째 펄스 발생기(310)의 출력단(NEXT_DIN)을 통해 출력된 신호를 입력받으며, 이를 짝수 번째 클락신호(CLK_E)에 응답하여 래치하여 출력한다. 상기 두 번째 펄스 발생기(320)의 출력단(NEXT_DIN)을 통해 출력된 신호는, 상기 두 번째 펄스 발생기(320)와 인접하여 직렬 연결된 세 번째 펄스 발생기(330)의 입력단으로 입력된다. 또한, 상기 두 번째 펄스 발생기(320)에 구비되는 논리 연산부는, 입력단(D)를 통해 입력받은 신호와 상기 짝수 번째 클락신호(CLK_E)를 논리곱 연산하여 출력한다. 상기 논리 연산부로부터 출력되는 신호(LAT1_CLK1)는 복수의 데이터 중 두 번째 데이터를 래치시키기 위한 제어신호로 사용된다.
상술한 바와 같은 방식에 따라, n 번째 펄스 발생기는 입력신호를 소정의 분 주된 클락신호에 응답하여 래치하여 출력한다. 상기 분주된 클락신호는 홀수 번째 클락신호(CLK_O) 또는 짝수 번째 클락신호(CLK_E)가 된다. 상기 n 번째 펄스 발생기의 출력단(NEXT_DIN)으로부터 출력되는 신호는 상기 n 번째 펄스 발생기와 인접하여 배치되는 n+1 번째 펄스 발생기의 입력단(D)을 통해 입력되며, 상기 n 번째 펄스 발생기의 논리 연산부로부터 발생되는 펄스 신호는 n 번째 데이터를 래치시키기 위한 제어신호로 사용된다.
도 8은 본 발명에 적용되는 소스 구동부를 나타내는 블록도이다. 도시된 바와 같이 소스 구동부(400)는 쉬프트 레지스터(410), 래치(420) 및 DA 컨버터(430)를 구비한다.
상기 쉬프트 레지스터(410)는 소정의 시작신호(SP) 및 클락 신호(CLK)에 응답하여 상기 래치(420)를 제어하기 위한 신호를 발생한다. 상기 소정의 시작신호(SP)는 상술하였던 입력신호(START_L/H)에 대응하며, 상기 클락 신호(CLK)는 상술하였던 N 분주된 클락신호에 대응한다.
또한, 상기 쉬프트 레지스터(410)는 상기 도 7에 도시된 제어신호 발생회로에 대응하며, 상기 제어신호 발생회로로부터 출력되는 제어신호에 의하여 소스 데이터 라인으로 입력되는 데이터(R/G/B DATA)가 순차적으로 래치된다. 상기 래치되어 출력되는 데이터(R/G/B DATA)는, DA 컨버터(430)를 통하여 신호 변환되어 디스플레이 장치의 계조를 구현하기 위한 데이터(Dm)로서 출력된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균 등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따르면, 소스 데이터 라인으로 데이터를 순차적으로 래치하기 위한 제어신호를 생성함에 있어서, 이를 구현하기 위한 면적을 최소화할 수 있으며, 불필요한 전력을 소모하는 문제를 개선할 수 있는 효과가 있다.

Claims (13)

  1. 디스플레이 장치의 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위하여, 소스 구동부에 구비되는 래치부를 제어하는 제어신호를 발생하는 복수 개의 펄스 발생기에 있어서, 상기 복수 개의 펄스 발생기 각각은,
    클락단을 통해 입력되는 N 분주(N은 2 이상의 정수)된 클락 신호에 응답하여 입력신호를 래치하며, 출력단을 통해 래치된 입력신호를 출력신호로서 출력하는 래치회로; 및
    상기 래치회로로 입력되는 상기 입력신호와 상기 클락신호를 논리 곱 연산하여 생성된 펄스 신호를 출력하는 논리 연산부를 구비하며,
    상기 출력신호는 상기 펄스 발생기와 인접하여 배치되는 펄스 발생기의 입력단을 통해 입력되고,
    상기 펄스 신호는 상기 데이터를 순차적으로 래치시키기 위하여 상기 래치부의 제어신호로서 입력되는 것을 특징으로 하는 펄스 발생기.
  2. 제 1항에 있어서, 상기 논리 연산부는,
    상기 입력신호와 상기 클락신호를 입력받아 반전 논리곱 연산하여 출력하는 낸드 게이트; 및
    상기 낸드 게이트로부터 출력되는 신호를 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 펄스 발생기.
  3. 제 1항에 있어서,
    상기 클락 신호는 2 분주된 클락신호인 것을 특징으로 하는 펄스 발생기.
  4. 제 3항에 있어서, 상기 클락신호는,
    상기 데이터를 순차적으로 래치하는 주기에 비해 두 배의 주기를 가지며, 상기 데이터를 순차적으로 래치하는 주기에 비해 절반의 펄스폭을 갖는 것을 특징으로 하는 펄스 발생기.
  5. 제 4항에 있어서, 상기 출력신호는,
    상기 클락신호의 주기에 해당하는 펄스폭을 갖는 것을 특징으로 하는 펄스 발생기.
  6. 제 5항에 있어서, 상기 펄스 신호는,
    상기 클락 신호의 펄스폭과 동일한 크기의 펄스폭을 갖는 것을 특징으로 하는 펄스 발생기.
  7. 디스플레이 장치의 소스 데이터 라인으로 입력되는 데이터를 순차적으로 래치시키기 위하여, 소스 구동부에 구비되는 래치부를 제어하는 제어신호 발생회로에 있어서,
    상기 제어신호 발생회로는 직렬 연결된 복수 개의 펄스 발생기를 구비하며, 상기 복수 개의 펄스 발생기 각각은,
    클락단을 통해 입력되는 N 분주(N은 2 이상의 정수)된 클락 신호에 응답하여 입력신호를 래치하며, 출력단을 통해 래치된 입력신호를 출력신호로서 출력하는 래치회로; 및
    상기 래치회로로 입력되는 상기 입력신호와 상기 클락신호를 논리 곱 연산하여 생성된 펄스 신호를 출력하는 논리 연산부를 구비하고,
    n (n은 자연수)번째 펄스 발생기로부터 발생되는 출력신호는 상기 n 번째 펄스 발생기와 인접하여 배치되는 n+1 번째 펄스 발생기의 입력단을 통해 입력되며,
    상기 n 번째 펄스 발생기로부터 발생되는 펄스 신호는 n 번째 데이터를 래치시키기 위하여 상기 래치부의 제어신호로서 입력되는 것을 특징으로 하는 제어신호 발생회로.
  8. 제 7항에 있어서, 상기 논리 연산부는,
    상기 입력신호와 상기 클락신호를 입력받아 반전 논리곱 연산하여 출력하는 낸드 게이트; 및
    상기 낸드 게이트로부터 출력되는 신호를 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 제어신호 발생회로.
  9. 제 7항에 있어서,
    상기 클락 신호는 2 분주된 클락신호인 것을 특징으로 하는 제어신호 발생회로.
  10. 제 9항에 있어서, 상기 복수 개의 펄스 발생기는,
    상기 2 분주된 클락신호 중 제1 클락신호가 홀수 번째의 펄스 발생기로 입력되며, 상기 2 분주된 클락신호 중 제2 클락신호가 짝수 번째의 펄스 발생기로 입력되는 것을 특징으로 하는 제어신호 발생회로.
  11. 제 10항에 있어서, 상기 클락신호는,
    상기 데이터를 순차적으로 래치하는 주기에 비해 두 배의 주기를 가지며, 상기 데이터를 순차적으로 래치하는 주기에 비해 절반의 펄스폭을 갖는 것을 특징으로 하는 제어신호 발생회로.
  12. 제 11항에 있어서, 상기 출력신호는,
    상기 클락신호의 주기에 해당하는 펄스폭을 갖는 것을 특징으로 하는 제어신호 발생회로.
  13. 제 12항에 있어서, 상기 펄스 신호는,
    상기 클락 신호의 펄스폭과 동일한 크기의 펄스폭을 갖는 것을 특징으로 하는 제어신호 발생회로.
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