JPH10224208A - データ変換回路及びこれを用いた同期式論理回路 - Google Patents
データ変換回路及びこれを用いた同期式論理回路Info
- Publication number
- JPH10224208A JPH10224208A JP9021753A JP2175397A JPH10224208A JP H10224208 A JPH10224208 A JP H10224208A JP 9021753 A JP9021753 A JP 9021753A JP 2175397 A JP2175397 A JP 2175397A JP H10224208 A JPH10224208 A JP H10224208A
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock signal
- circuit
- input
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 クロック信号線およびデータ線の負荷容量を
減らし、かつデータ遷移確率を低減することにより、同
期式論理回路の低消費電力化を図る。 【解決手段】 本同期式論理回路１は、データ入力端子
Ｄにデータ入力線が接続され、クロック入力端子Ｇにク
ロック信号線が接続され、データ出力端子Ｑにデータ出
力線が接続されている複数のラッチ回路Ｌ0 〜Ｌ7 を有
するデータ入力部３と、当該ラッチ回路Ｌ0 〜Ｌ7 のデ
ータ出力端子Ｑに接続されている論理演算部２とから構
成される。前記データ入力部３は、そのクロック信号の
入力段に、入力したクロック信号にもとづいて位相を順
次遅らせた複数のパルス列を生成し複数のクロック信号
線ごとに出力するパルス生成回路５が設けられている。
そして、当該パルス生成回路５からの複数のクロック信
号線それぞれに対し、前記ラッチ回路Ｌ0 〜Ｌ7 が一つ
ずつ接続されている。
減らし、かつデータ遷移確率を低減することにより、同
期式論理回路の低消費電力化を図る。 【解決手段】 本同期式論理回路１は、データ入力端子
Ｄにデータ入力線が接続され、クロック入力端子Ｇにク
ロック信号線が接続され、データ出力端子Ｑにデータ出
力線が接続されている複数のラッチ回路Ｌ0 〜Ｌ7 を有
するデータ入力部３と、当該ラッチ回路Ｌ0 〜Ｌ7 のデ
ータ出力端子Ｑに接続されている論理演算部２とから構
成される。前記データ入力部３は、そのクロック信号の
入力段に、入力したクロック信号にもとづいて位相を順
次遅らせた複数のパルス列を生成し複数のクロック信号
線ごとに出力するパルス生成回路５が設けられている。
そして、当該パルス生成回路５からの複数のクロック信
号線それぞれに対し、前記ラッチ回路Ｌ0 〜Ｌ7 が一つ
ずつ接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、時系列な入力デー
タから所定ビット幅で所定数の並列データを出力させる
データ変換回路に関する。また、本発明は、このデータ
変換回路を用いる複数入力の同期式論理回路に関する。
タから所定ビット幅で所定数の並列データを出力させる
データ変換回路に関する。また、本発明は、このデータ
変換回路を用いる複数入力の同期式論理回路に関する。
【０００２】
【従来の技術】従来の論理回路では、その入力段にシフ
トレジスタ構成のデータ入力部を具備するものが知られ
ている。これは、複数の入力データが時系列に入力され
る場合、その入力データ列を演算部に適合させた入力形
式、即ち所定ビット数で所定数の並列データに分岐させ
ながら演算部に送る必要があるからである。
トレジスタ構成のデータ入力部を具備するものが知られ
ている。これは、複数の入力データが時系列に入力され
る場合、その入力データ列を演算部に適合させた入力形
式、即ち所定ビット数で所定数の並列データに分岐させ
ながら演算部に送る必要があるからである。
【０００３】図４は、この従来の論理回路の一構成例と
して、同期式平均値回路のブロック図を示す。ここに例
示した同期式平均値回路１０は、８ビットの入力データ
を８個（８バイト）入力し、その平均値を演算により求
めて出力する論理回路である。この同期式平均値回路１
０は、論理演算部としての平均値回路１１と、データ入
力部としてのシフトレジスタ１２とから構成されてい
る。シフトレジスタ１２は、それぞれ８ビットのデータ
を一時記憶する単位レジスタＵＲ0 〜ＵＲ7 により構成
されている。単位レジスタＵＲ0 〜ＵＲ7 それぞれは、
特に図示しないが、８個のフリップフロップにより構成
されている。初段の単位レジスタＵＲ0 のデータ入力端
子に入力データ線が接続され、単位レジスタＵＲ0 のデ
ータ出力端子に次段の単位レジスタＵＲ1 のデータ入力
端子が接続されている。同様に、単位レジスタＵＲ1 の
データ出力端子が次段の単位レジスタＵＲ2 データ入力
端子に接続され、このような接続が隣接する単位レジス
タ間で繰り返されて、８個の単位レジスタＵＲ0 〜ＵＲ
7 が直列に接続されている。この８個の単位レジスタＵ
Ｒ0 〜ＵＲ7 の段間の７つの接続ノードと最終段の単位
レジスタＵＲ7 のデータ出力端子は、それぞれデータ出
力線に接続され、これらのデータ出力線に平均値回路１
１の入力端子が接続されている。各単位レジスタＵＲ0
〜ＵＲ7 のクロック入力端子には、共通なクロック信号
線が接続されている。また、特に図示しないが、平均値
回路１１にも上記共通なクロック信号線が接続されてい
る。
して、同期式平均値回路のブロック図を示す。ここに例
示した同期式平均値回路１０は、８ビットの入力データ
を８個（８バイト）入力し、その平均値を演算により求
めて出力する論理回路である。この同期式平均値回路１
０は、論理演算部としての平均値回路１１と、データ入
力部としてのシフトレジスタ１２とから構成されてい
る。シフトレジスタ１２は、それぞれ８ビットのデータ
を一時記憶する単位レジスタＵＲ0 〜ＵＲ7 により構成
されている。単位レジスタＵＲ0 〜ＵＲ7 それぞれは、
特に図示しないが、８個のフリップフロップにより構成
されている。初段の単位レジスタＵＲ0 のデータ入力端
子に入力データ線が接続され、単位レジスタＵＲ0 のデ
ータ出力端子に次段の単位レジスタＵＲ1 のデータ入力
端子が接続されている。同様に、単位レジスタＵＲ1 の
データ出力端子が次段の単位レジスタＵＲ2 データ入力
端子に接続され、このような接続が隣接する単位レジス
タ間で繰り返されて、８個の単位レジスタＵＲ0 〜ＵＲ
7 が直列に接続されている。この８個の単位レジスタＵ
Ｒ0 〜ＵＲ7 の段間の７つの接続ノードと最終段の単位
レジスタＵＲ7 のデータ出力端子は、それぞれデータ出
力線に接続され、これらのデータ出力線に平均値回路１
１の入力端子が接続されている。各単位レジスタＵＲ0
〜ＵＲ7 のクロック入力端子には、共通なクロック信号
線が接続されている。また、特に図示しないが、平均値
回路１１にも上記共通なクロック信号線が接続されてい
る。
【０００４】このような構成の同期式平均値回路１０で
は、データ入力線にデータが入力されクロック信号線に
クロック信号が供給されると、シフトレジスタ１２内を
入力されたデータが順次送られていく。これにともなっ
て、入力側のデータ出力線から順にデータが現れ始め、
８バイトのデータがシフトレジスタ１２内に保持された
時点以降は全てのデータ出力線にデータが現れるように
なる。平均値回路１１は、この全てのデータ出力線にデ
ータが現れるときからのデータを入力データとして受け
付け始める。入力データが８バイト揃った時点で、平均
値回路１１は、この入力データから、内蔵した所定の論
理回路を用いて平均値を算出し出力する。続けてデータ
が入力される場合には、同様な動作を繰り返して平均値
を順次算出し出力する。データ入力がなくると、最初の
データ出力線にデータが現れなくなるので、その時点で
データの受け付けを終了する。なお、実際の平均値回路
１１は、データ出力線にデータが現れているか否か、或
いは８ビット揃ったか否かの判断は困難なので、例えば
同期をとるためのクロック信号にもとづいて制御され
る。
は、データ入力線にデータが入力されクロック信号線に
クロック信号が供給されると、シフトレジスタ１２内を
入力されたデータが順次送られていく。これにともなっ
て、入力側のデータ出力線から順にデータが現れ始め、
８バイトのデータがシフトレジスタ１２内に保持された
時点以降は全てのデータ出力線にデータが現れるように
なる。平均値回路１１は、この全てのデータ出力線にデ
ータが現れるときからのデータを入力データとして受け
付け始める。入力データが８バイト揃った時点で、平均
値回路１１は、この入力データから、内蔵した所定の論
理回路を用いて平均値を算出し出力する。続けてデータ
が入力される場合には、同様な動作を繰り返して平均値
を順次算出し出力する。データ入力がなくると、最初の
データ出力線にデータが現れなくなるので、その時点で
データの受け付けを終了する。なお、実際の平均値回路
１１は、データ出力線にデータが現れているか否か、或
いは８ビット揃ったか否かの判断は困難なので、例えば
同期をとるためのクロック信号にもとづいて制御され
る。
【０００５】
【発明が解決しようとする課題】しかし、従来の同期式
論理回路では、データ入力部がシフトレジスタ構成であ
り、シフトレジスタの途中に設けたタップから出力され
るデータの一部しか実際の論理演算部の入力データとし
て用いられていない。このため、従来の同期式論理回路
を用いると、消費電力が必要以上に大きくなるといった
不利益を被ることは避けられない。
論理回路では、データ入力部がシフトレジスタ構成であ
り、シフトレジスタの途中に設けたタップから出力され
るデータの一部しか実際の論理演算部の入力データとし
て用いられていない。このため、従来の同期式論理回路
を用いると、消費電力が必要以上に大きくなるといった
不利益を被ることは避けられない。
【０００６】たとえば、図４の回路では、データ入力時
には全ての単位レジスタＵＲ0 〜ＵＲ7 が常時動作して
いることから、データ入力部でのデータ遷移確率が高く
データ入力線の負荷容量を充放電する電力消費が大き
い。また、単位レジスタＵＲ0〜ＵＲ7 が共通なクロッ
ク信号で駆動されていることから、クロック信号線の負
荷容量が大きく、この負荷容量を充放電するデータ入力
時の電力消費もかなり大きなものとなる。
には全ての単位レジスタＵＲ0 〜ＵＲ7 が常時動作して
いることから、データ入力部でのデータ遷移確率が高く
データ入力線の負荷容量を充放電する電力消費が大き
い。また、単位レジスタＵＲ0〜ＵＲ7 が共通なクロッ
ク信号で駆動されていることから、クロック信号線の負
荷容量が大きく、この負荷容量を充放電するデータ入力
時の電力消費もかなり大きなものとなる。
【０００７】本発明は、このような実情に鑑みてなさ
れ、電力を余り消費せずに時系列な入力データから複数
の並列データを出力するデータ変換回路と、そのデータ
変換回路をデータ入力部に用いて低消費電力化を図った
同期式論理回路とを提供することを目的とする。
れ、電力を余り消費せずに時系列な入力データから複数
の並列データを出力するデータ変換回路と、そのデータ
変換回路をデータ入力部に用いて低消費電力化を図った
同期式論理回路とを提供することを目的とする。
【０００８】
【課題を解決するための手段】上述した従来技術の課題
を解決し、上記目的を達成するために、本発明に係る同
期式論理回路では、データ入力端子にデータ入力線が接
続され、クロック入力端子にクロック信号線が接続さ
れ、データ出力端子にデータ出力線が接続されている複
数の一時記憶手段を有するデータ入力部と、当該データ
入力部の複数のデータ出力線に接続されている論理演算
部とから構成されている同期式論理回路であって、前記
データ入力部は、そのクロック信号の入力段に、入力し
たクロック信号にもとづいて位相を順次遅らせた複数の
パルス列を生成し複数のクロック信号線ごとに出力する
パルス生成回路を有し、前記一時記憶手段は、クロック
入力端子に前記パルス生成回路からのクロック信号線が
それぞれ接続された複数のラッチ回路から構成されてい
る。
を解決し、上記目的を達成するために、本発明に係る同
期式論理回路では、データ入力端子にデータ入力線が接
続され、クロック入力端子にクロック信号線が接続さ
れ、データ出力端子にデータ出力線が接続されている複
数の一時記憶手段を有するデータ入力部と、当該データ
入力部の複数のデータ出力線に接続されている論理演算
部とから構成されている同期式論理回路であって、前記
データ入力部は、そのクロック信号の入力段に、入力し
たクロック信号にもとづいて位相を順次遅らせた複数の
パルス列を生成し複数のクロック信号線ごとに出力する
パルス生成回路を有し、前記一時記憶手段は、クロック
入力端子に前記パルス生成回路からのクロック信号線が
それぞれ接続された複数のラッチ回路から構成されてい
る。
【０００９】このような構成の同期式論理回路では、パ
ルス生成回路から位相を順次遅らせた複数のパルス列か
らなる複数のクロック信号が生成され、それぞれ独立の
クロック信号線に出力される。この独立のクロック信号
により、一時記憶手段を構成する複数のラッチ回路がそ
れぞれ駆動され、ラッチ回路の規模に応じた所定ビット
数の入力データが、各ラッチ回路のデータ出力端子から
論理演算部に順次並列に入力される。この複数のラッチ
回路は、クロックパルスの入力があるときのみ作動して
データ入力線に現れる入力データをデータ出力線に出力
し、クロックパルスの入力がないときは停止状態に保持
される。これによりデータ入力部のデータ遷移確率は、
必要最小限にまで低減される。また、各クロック信号線
には単一のラッチ回路のみ接続されていることから、ク
ロック信号線の負荷容量は極めて小さい。
ルス生成回路から位相を順次遅らせた複数のパルス列か
らなる複数のクロック信号が生成され、それぞれ独立の
クロック信号線に出力される。この独立のクロック信号
により、一時記憶手段を構成する複数のラッチ回路がそ
れぞれ駆動され、ラッチ回路の規模に応じた所定ビット
数の入力データが、各ラッチ回路のデータ出力端子から
論理演算部に順次並列に入力される。この複数のラッチ
回路は、クロックパルスの入力があるときのみ作動して
データ入力線に現れる入力データをデータ出力線に出力
し、クロックパルスの入力がないときは停止状態に保持
される。これによりデータ入力部のデータ遷移確率は、
必要最小限にまで低減される。また、各クロック信号線
には単一のラッチ回路のみ接続されていることから、ク
ロック信号線の負荷容量は極めて小さい。
【００１０】
【発明の実施の形態】以下、本発明に係るデータ変換回
路および同期式論理回路を、図面を参照しながら詳細に
説明する。
路および同期式論理回路を、図面を参照しながら詳細に
説明する。
【００１１】図１は、本発明のデータ変換回路をデータ
入力部に有する同期式平均値回路の概略構成を示すブロ
ック図である。ここに例示した同期式平均値回路は、８
ビットの入力データを８個（８バイト）入力し、その平
均値を演算により求めて出力する論理回路である。この
同期式平均値回路１は、論理演算部としての平均値回路
２と、データ入力部３とから構成されている。データ入
力部３は、それぞれ８ビットのデータを一時記憶するラ
ッチＬ0 〜Ｌ7 と、各ラッチＬ0 〜Ｌ7 のデータ入力を
制御する転送ラッチ４と、位相の異なるクロックパルス
を生成し各ラッチＬ0 〜7 に供給するパルス生成回路５
とから構成されている。
入力部に有する同期式平均値回路の概略構成を示すブロ
ック図である。ここに例示した同期式平均値回路は、８
ビットの入力データを８個（８バイト）入力し、その平
均値を演算により求めて出力する論理回路である。この
同期式平均値回路１は、論理演算部としての平均値回路
２と、データ入力部３とから構成されている。データ入
力部３は、それぞれ８ビットのデータを一時記憶するラ
ッチＬ0 〜Ｌ7 と、各ラッチＬ0 〜Ｌ7 のデータ入力を
制御する転送ラッチ４と、位相の異なるクロックパルス
を生成し各ラッチＬ0 〜7 に供給するパルス生成回路５
とから構成されている。
【００１２】転送ラッチ４のデータ入力端子Ｄにデータ
入力線が接続され、転送ラッチ４のデータ出力端子Ｑが
各ラッチＬ0 〜Ｌ7 のデータ入力端子Ｄに接続されてい
る。ラッチＬ0 〜Ｌ7 のデータ出力端子Ｑは、それぞれ
平均値回路２の入力端子に接続されている。転送ラッチ
４とパルス生成回路５は、共通なクロック入力線に接続
されている。パルス生成回路５からは８本のクロック出
力線が取り出され、各クロック出力線が各ラッチＬ0 〜
Ｌ7 のクロック入力端子Ｇに個別に接続されている。
入力線が接続され、転送ラッチ４のデータ出力端子Ｑが
各ラッチＬ0 〜Ｌ7 のデータ入力端子Ｄに接続されてい
る。ラッチＬ0 〜Ｌ7 のデータ出力端子Ｑは、それぞれ
平均値回路２の入力端子に接続されている。転送ラッチ
４とパルス生成回路５は、共通なクロック入力線に接続
されている。パルス生成回路５からは８本のクロック出
力線が取り出され、各クロック出力線が各ラッチＬ0 〜
Ｌ7 のクロック入力端子Ｇに個別に接続されている。
【００１３】図２（ａ）は、パルス生成回路１４の概略
構成を示すブロック図である。このパルス生成回路５
は、前記クロック入力線からクロック信号ＣＬＫを入力
し、入力したクロック信号ＣＬＫのパルスごとにグレイ
コードで符号化されたパルス列を生成するグレイコード
カウンタ６と、このカウンタ出力を復号するデコーダ７
とから構成されている。本実施例でのグレイコードは３
ビットで足り、このグレイコードカウンタ６は３個のフ
リップフロップから構成されている。ところで、一般的
なパルス発生回路では、図３（ａ）に示すような、ＢＣ
Ｄ符号(binary coded decimal code) を生成するバイナ
リーカウンタ８が用いられることが多い。この場合のカ
ウンタ出力は、その隣接する符号間で変化するビット数
が２ビット、或いは自然２進数の７から８に変化すると
きでは３ビット存在する。このため、例えば各ビットを
受けもつ回路の動作遅れの不均衡等によって、図３
（ｂ）のタイミングチャートに示すように、あるデコー
ダ出力φm にパルスを立ち上げるカウンタ出力のステー
ト遷移期間内に、他のデコーダ出力φn に動的ハザード
(dynamic hazard)が発生することがある。動的ハザード
が発生すると、後段の前記ラッチＲ0 〜Ｒ7 が誤動作し
前記平均値回路２に正しいデータを入力することができ
ない。これに対し、図２（ａ）に示す本発明のパルス生
成回路５において、グレイコードカウンタ６の出力は、
その隣接する符号間で変化するビット数が必ず１ビット
となる。この結果、上述した動的ハザードの発生を効果
的に防止することができる。
構成を示すブロック図である。このパルス生成回路５
は、前記クロック入力線からクロック信号ＣＬＫを入力
し、入力したクロック信号ＣＬＫのパルスごとにグレイ
コードで符号化されたパルス列を生成するグレイコード
カウンタ６と、このカウンタ出力を復号するデコーダ７
とから構成されている。本実施例でのグレイコードは３
ビットで足り、このグレイコードカウンタ６は３個のフ
リップフロップから構成されている。ところで、一般的
なパルス発生回路では、図３（ａ）に示すような、ＢＣ
Ｄ符号(binary coded decimal code) を生成するバイナ
リーカウンタ８が用いられることが多い。この場合のカ
ウンタ出力は、その隣接する符号間で変化するビット数
が２ビット、或いは自然２進数の７から８に変化すると
きでは３ビット存在する。このため、例えば各ビットを
受けもつ回路の動作遅れの不均衡等によって、図３
（ｂ）のタイミングチャートに示すように、あるデコー
ダ出力φm にパルスを立ち上げるカウンタ出力のステー
ト遷移期間内に、他のデコーダ出力φn に動的ハザード
(dynamic hazard)が発生することがある。動的ハザード
が発生すると、後段の前記ラッチＲ0 〜Ｒ7 が誤動作し
前記平均値回路２に正しいデータを入力することができ
ない。これに対し、図２（ａ）に示す本発明のパルス生
成回路５において、グレイコードカウンタ６の出力は、
その隣接する符号間で変化するビット数が必ず１ビット
となる。この結果、上述した動的ハザードの発生を効果
的に防止することができる。
【００１４】各ラッチＬ0 〜Ｌ7 は、例えば８個のラッ
チで構成され、クロック信号ＣＬＫの入力タイミングで
出力側へ１バイトのデータを同時に出力できる。また、
転送ラッチ４は、８個のフリップフロップにより構成さ
れている。これに対応して、前記データ入力線、転送ラ
ッチ４と各ラッチＬ0 〜Ｌ7 間のデータ線、及び前記デ
ータ出力線は、それぞれ８本設けられている。なお、転
送ラッチ４に関しては、データがクロック信号ＣＬＫと
同期して入力される場合、省略することができる。
チで構成され、クロック信号ＣＬＫの入力タイミングで
出力側へ１バイトのデータを同時に出力できる。また、
転送ラッチ４は、８個のフリップフロップにより構成さ
れている。これに対応して、前記データ入力線、転送ラ
ッチ４と各ラッチＬ0 〜Ｌ7 間のデータ線、及び前記デ
ータ出力線は、それぞれ８本設けられている。なお、転
送ラッチ４に関しては、データがクロック信号ＣＬＫと
同期して入力される場合、省略することができる。
【００１５】このように構成された同期式論理回路１で
は、前記転送ラッチ４にクロック信号ＣＬＫとデータが
入力されると、転送ラッチ４からはクロック信号ＣＬＫ
が入力される毎に８ビットのデータが次々に出力され
る。一方、同じクロック信号ＣＬＫが入力される前記パ
ルス生成回路５内では、グレイコードで符号化されたパ
ルス列が、クロック信号ＣＬＫが入力されるごとにグレ
イコードカウンタ６から出力される。このカウンタ出力
にもとづいて、デコーダの出力φ0 〜φ7 に接続された
８本のクロック信号線には、もとのクロック信号ＣＬＫ
の周期ずつ順次位相がずれ孤立したクロックパルスが出
力される。上述したように、このクロックパルスの生成
と前記転送ラッチ４のデータ出力とが同一のクロック信
号ＣＬＫで制御されている。したがって、クロックパル
スによって駆動される前記ラッチＬ0 〜Ｌ7 は、転送ラ
ッチ４から順次出力される８ビットのデータを順序よく
取り込んで、データ出力線側に出力する。この結果、平
均値回路２のデータ入力端子には、クロック信号ＣＬＫ
の８個を単位として８バイトのデータが揃い、内蔵の論
理演算回路によって、この８バイトのデータの平均値が
算出され出力される。
は、前記転送ラッチ４にクロック信号ＣＬＫとデータが
入力されると、転送ラッチ４からはクロック信号ＣＬＫ
が入力される毎に８ビットのデータが次々に出力され
る。一方、同じクロック信号ＣＬＫが入力される前記パ
ルス生成回路５内では、グレイコードで符号化されたパ
ルス列が、クロック信号ＣＬＫが入力されるごとにグレ
イコードカウンタ６から出力される。このカウンタ出力
にもとづいて、デコーダの出力φ0 〜φ7 に接続された
８本のクロック信号線には、もとのクロック信号ＣＬＫ
の周期ずつ順次位相がずれ孤立したクロックパルスが出
力される。上述したように、このクロックパルスの生成
と前記転送ラッチ４のデータ出力とが同一のクロック信
号ＣＬＫで制御されている。したがって、クロックパル
スによって駆動される前記ラッチＬ0 〜Ｌ7 は、転送ラ
ッチ４から順次出力される８ビットのデータを順序よく
取り込んで、データ出力線側に出力する。この結果、平
均値回路２のデータ入力端子には、クロック信号ＣＬＫ
の８個を単位として８バイトのデータが揃い、内蔵の論
理演算回路によって、この８バイトのデータの平均値が
算出され出力される。
【００１６】つぎに、本実施例の同期式論理回路１につ
いて消費電力を大まかに見積もり、図４の従来の同期式
論理回路１０と比較することによって本発明による消費
電力低減の効果を具体的に考察する。
いて消費電力を大まかに見積もり、図４の従来の同期式
論理回路１０と比較することによって本発明による消費
電力低減の効果を具体的に考察する。
【００１７】一般に、論理回路の消費電力は、クロック
信号線で定常的に消費される電力と、データ線で定常的
に消費される電力と、論理回路を構成する各ゲート内の
動作時消費電力および待機時消費電力とに大別できる。
さらに、各ゲート内の動作時消費電力は、データの遷移
確率に依存する電力（例えば各ゲートの負荷容量および
寄生容量を充放電するための電力、データのステートが
変化したときの電源から接地に向けて過渡的に流れる貫
通電流等）と、主に基板側で消費されるｐｎ接合の逆バ
イアス電流やカットオフしているトランジスタのサブス
レッショルド電流により消費される電力等に分けること
ができる。
信号線で定常的に消費される電力と、データ線で定常的
に消費される電力と、論理回路を構成する各ゲート内の
動作時消費電力および待機時消費電力とに大別できる。
さらに、各ゲート内の動作時消費電力は、データの遷移
確率に依存する電力（例えば各ゲートの負荷容量および
寄生容量を充放電するための電力、データのステートが
変化したときの電源から接地に向けて過渡的に流れる貫
通電流等）と、主に基板側で消費されるｐｎ接合の逆バ
イアス電流やカットオフしているトランジスタのサブス
レッショルド電流により消費される電力等に分けること
ができる。
【００１８】これらの電力のうち、全体の消費電力Ｐに
占める割合が高いのは、一般に、各ゲート内の貫通電流
による電力（Ｐdc）と、負荷容量を充放電するための電
力（Ｐac）である。さらに、負荷容量を充放電するため
の電力（Ｐac）では、クロック信号線で消費される電力
（Ｐck）と、データ線で消費される電力（Ｐdata）が支
配的である。これらの支配的な電力は、図１および図４
の論理回路のデータ入力部において、次の〔数１〕およ
び〔数２〕により表される。
占める割合が高いのは、一般に、各ゲート内の貫通電流
による電力（Ｐdc）と、負荷容量を充放電するための電
力（Ｐac）である。さらに、負荷容量を充放電するため
の電力（Ｐac）では、クロック信号線で消費される電力
（Ｐck）と、データ線で消費される電力（Ｐdata）が支
配的である。これらの支配的な電力は、図１および図４
の論理回路のデータ入力部において、次の〔数１〕およ
び〔数２〕により表される。
【００１９】
【数１】
【数２】 ここで、Σ（和）は各ゲート（図１のラッチＬ0 〜Ｌ7
または図４の単位レジスタＵＲ0 〜ＵＲ7 を構成するフ
リップフロップ）についての総和を示す。また、〔数
２〕に示すクロック信号線で消費される電力（Ｐck[i]
）およびデータ線で消費される電力（Ｐdata[i] ）
は、それぞれ次の〔数３〕および〔数４〕により表され
る。
または図４の単位レジスタＵＲ0 〜ＵＲ7 を構成するフ
リップフロップ）についての総和を示す。また、〔数
２〕に示すクロック信号線で消費される電力（Ｐck[i]
）およびデータ線で消費される電力（Ｐdata[i] ）
は、それぞれ次の〔数３〕および〔数４〕により表され
る。
【００２０】
【数３】Ｐck[i] ＝ｆ×Ｃck×Ｖ2
【数４】Ｐdata[i] ＝α×ｆ×Ｃdata×Ｖ2 ここで、ｆは動作周波数（クロック周波数）、Ｖは電源
電圧、αはデータ遷移確率、Ｃckはクロック信号線の負
荷容量、Ｃdataはデータ線の負荷容量を示す。
電圧、αはデータ遷移確率、Ｃckはクロック信号線の負
荷容量、Ｃdataはデータ線の負荷容量を示す。
【００２１】上述した〔数３〕内のクロック信号線の負
荷容量Ｃckは、ラッチＬ0 〜Ｌ7 を構成する各ラッチま
たは単位レジスタＵＲ0 〜ＵＲ7 を構成するフリップフ
ロップを一つの負荷としたときのファンイン(fan-in)数
にほぼ比例すると考えられる。いま、この一つの負荷の
負荷容量をＣck0 とする。図４の従来の論理回路では、
単位レジスタＵＲ0 〜ＵＲ7 それぞれが８個のフリップ
フロップで構成され、この全てのフリップフロップが一
本のクロック信号線で常時駆動される。しがたって、Ｐ
ck[i] ≒６４ｆＣck0 Ｖ2 となる。
荷容量Ｃckは、ラッチＬ0 〜Ｌ7 を構成する各ラッチま
たは単位レジスタＵＲ0 〜ＵＲ7 を構成するフリップフ
ロップを一つの負荷としたときのファンイン(fan-in)数
にほぼ比例すると考えられる。いま、この一つの負荷の
負荷容量をＣck0 とする。図４の従来の論理回路では、
単位レジスタＵＲ0 〜ＵＲ7 それぞれが８個のフリップ
フロップで構成され、この全てのフリップフロップが一
本のクロック信号線で常時駆動される。しがたって、Ｐ
ck[i] ≒６４ｆＣck0 Ｖ2 となる。
【００２２】これに対し、図１に示す本実施例の論理回
路１では、クロック信号線で消費される電力（Ｐck[i]
）は次の〔数５〕の値をとる。
路１では、クロック信号線で消費される電力（Ｐck[i]
）は次の〔数５〕の値をとる。
【数５】 Ｐck[i] ≒ ８ｆＣck0 Ｖ2 ＋３ｆＣck0 Ｖ2 ＋８ｆＣck0 Ｖ2 ＝１９ｆＣck0 Ｖ2
【００２３】この〔数５〕の第１項は、ラッチＬ0 〜Ｌ
7 で消費される電力を示している。図１の本実施例の論
理回路１では、クロック信号により駆動されるのはラッ
チＬ0 〜Ｌ7 のうち一つであり、従来に比べてファンイ
ン数が実質的に１／８となり、これにともなって消費電
力も１／８に低減されている。〔数５〕の第２項および
第３項は、本発明で新たに付加される消費電力である。
第２項は、パルス生成回路５を構成する図６のグレイコ
ードカウンタ６で消費される電力であり、グレイコード
カウンタ６が３個のフリップフロップから構成されてい
ることに対応して第２項の係数が３となっている。ま
た、第３項は、図１の転送ラッチ４で消費される電力で
あり、この転送ラッチ４が８個のフリップフロップで構
成されていることに対応して第３項の係数が８となって
いる。以上より、本実施例の論理回路１のデータ入力部
においてクロック信号線で消費される電力（Ｐck[i] ）
については、従来の約７０％の電力が大幅に削減され
る。
7 で消費される電力を示している。図１の本実施例の論
理回路１では、クロック信号により駆動されるのはラッ
チＬ0 〜Ｌ7 のうち一つであり、従来に比べてファンイ
ン数が実質的に１／８となり、これにともなって消費電
力も１／８に低減されている。〔数５〕の第２項および
第３項は、本発明で新たに付加される消費電力である。
第２項は、パルス生成回路５を構成する図６のグレイコ
ードカウンタ６で消費される電力であり、グレイコード
カウンタ６が３個のフリップフロップから構成されてい
ることに対応して第２項の係数が３となっている。ま
た、第３項は、図１の転送ラッチ４で消費される電力で
あり、この転送ラッチ４が８個のフリップフロップで構
成されていることに対応して第３項の係数が８となって
いる。以上より、本実施例の論理回路１のデータ入力部
においてクロック信号線で消費される電力（Ｐck[i] ）
については、従来の約７０％の電力が大幅に削減され
る。
【００２４】一方、前記〔式４〕に示すデータ線で消費
される電力（Ｐdata[i] ）に関して、本実施例のラッチ
Ｌ0 〜Ｌ7 内のデータは１／８サイクルで更新され、デ
ータ遷移確率αが１／８に低減される。この結果、ここ
での消費電力（Ｐdata[i] ）も１／８に低減され、従来
の約８８約％の電力が大幅に削減される。また、特に式
では示さないが、各ゲート内の貫通電流による電力（Ｐ
dc）もデータ遷移確率αに依存することから、この貫通
電流による電力（Ｐdc）も大幅に低減される。
される電力（Ｐdata[i] ）に関して、本実施例のラッチ
Ｌ0 〜Ｌ7 内のデータは１／８サイクルで更新され、デ
ータ遷移確率αが１／８に低減される。この結果、ここ
での消費電力（Ｐdata[i] ）も１／８に低減され、従来
の約８８約％の電力が大幅に削減される。また、特に式
では示さないが、各ゲート内の貫通電流による電力（Ｐ
dc）もデータ遷移確率αに依存することから、この貫通
電流による電力（Ｐdc）も大幅に低減される。
【００２５】さらに、本発明は、論理回路のデータ入力
部の面積縮小に貢献する。具体的には、フリップフロッ
プ１個の占有面積をＦＦとすると、従来の論理回路１０
のデータ入力部１２において、クロック信号線やデータ
の線の配線領域を除いた面積Ｓは６４ＦＦとなる。これ
に対し、本実施例に係る論理回路１における上記面積Ｓ
は、上記ＦＦがラッチの占有面積の２個分に相当すると
換算すると、次の〔数６〕に示す値をとる。
部の面積縮小に貢献する。具体的には、フリップフロッ
プ１個の占有面積をＦＦとすると、従来の論理回路１０
のデータ入力部１２において、クロック信号線やデータ
の線の配線領域を除いた面積Ｓは６４ＦＦとなる。これ
に対し、本実施例に係る論理回路１における上記面積Ｓ
は、上記ＦＦがラッチの占有面積の２個分に相当すると
換算すると、次の〔数６〕に示す値をとる。
【数６】 Ｓ＝３２ＦＦ＋３ＦＦ＋８ＦＦ ＝４３ＦＦ この〔数６〕の第１項は、ラッチＬ0 〜Ｌ7 の占有面積
で、フリップフロップで構成させた従来の単位レジスタ
ＵＲ0 〜ＵＲ7 に対し半減している。第２項は、パルス
生成回路５のフリップフロップの面積増加分、第３項は
転送ラッチ４の面積増加分である。以上より、従来に比
べ約２３約％の面積縮小となる。なお、この計算には図
２のデコーダ７の占有面積とクロック信号線が８本に増
加したことによる面積増加が加味されていないが、これ
らを考慮しても１０％〜２０％程度の面積縮小が見込ま
れる。
で、フリップフロップで構成させた従来の単位レジスタ
ＵＲ0 〜ＵＲ7 に対し半減している。第２項は、パルス
生成回路５のフリップフロップの面積増加分、第３項は
転送ラッチ４の面積増加分である。以上より、従来に比
べ約２３約％の面積縮小となる。なお、この計算には図
２のデコーダ７の占有面積とクロック信号線が８本に増
加したことによる面積増加が加味されていないが、これ
らを考慮しても１０％〜２０％程度の面積縮小が見込ま
れる。
【００２６】
【発明の効果】以上説明してきたように、本発明に係わ
るデータ変換回路によれば、時系列なデータをシフトさ
せずに所定の入力形式にデータを変換することができ、
大幅な消費電力の低減が可能となる。また、このデータ
変換回路を、データを所定のサイクルで更新して入力す
る同期式論理回路のデータ入力部に用いれば、この同期
式論理回路の消費電力を低減することが可能となる。ま
た、このデータ変換回路または同期式論理回路は、デー
タをシフトさせる必要がなくスルーラッチで構成できる
ことから、占有面積を縮小することができる。
るデータ変換回路によれば、時系列なデータをシフトさ
せずに所定の入力形式にデータを変換することができ、
大幅な消費電力の低減が可能となる。また、このデータ
変換回路を、データを所定のサイクルで更新して入力す
る同期式論理回路のデータ入力部に用いれば、この同期
式論理回路の消費電力を低減することが可能となる。ま
た、このデータ変換回路または同期式論理回路は、デー
タをシフトさせる必要がなくスルーラッチで構成できる
ことから、占有面積を縮小することができる。
【図１】本発明の実施例に係わる同期式平均値回路の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図２】図２（ａ）は、図１の実施例において、パルス
生成回路の概略構成を示すブロック図である。図２
（ｂ）は、このパルス生成回路の動作を示すタイミング
チャートである。
生成回路の概略構成を示すブロック図である。図２
（ｂ）は、このパルス生成回路の動作を示すタイミング
チャートである。
【図３】図３（ａ）は、一般的なパルス生成回路の概略
構成を示すブロック図である。図３（ｂ）は、このパル
ス生成回路の動作を示すタイミングチャートである。
構成を示すブロック図である。図３（ｂ）は、このパル
ス生成回路の動作を示すタイミングチャートである。
【図４】従来の同期式論理回路の一構成例として、同期
式平均値回路の概略構成を示すブロック図である。
式平均値回路の概略構成を示すブロック図である。
１…同期式平均値回路（同期式論理回路）、２…平均値
回路（論理演算部）、３…データ入力部、４…転送ラッ
チ（転送ラッチ回路）、５…パルス生成回路、６…グレ
イコードカウンタ、７…デコーダ、８…バイナリーカウ
ンタ、ＣＬＫ…クロック信号、Ｌ0 〜Ｌ7 …ラッチ（ラ
ッチ回路）、φ0 〜φ7 …デコーダ出力。
回路（論理演算部）、３…データ入力部、４…転送ラッ
チ（転送ラッチ回路）、５…パルス生成回路、６…グレ
イコードカウンタ、７…デコーダ、８…バイナリーカウ
ンタ、ＣＬＫ…クロック信号、Ｌ0 〜Ｌ7 …ラッチ（ラ
ッチ回路）、φ0 〜φ7 …デコーダ出力。
Claims (6)
- 【請求項１】 データ入力端子にデータ入力線が接続さ
れ、クロック入力端子にクロック信号線が接続され、デ
ータ出力端子にデータ出力線が接続されている複数の一
時記憶手段を有するデータ変換回路であって、 クロック信号の入力段に配置され、入力したクロック信
号にもとづいて位相を順次遅らせた複数のパルス列を生
成し複数のクロック信号線ごとに出力するパルス生成回
路を有し、 前記一時記憶手段は、クロック入力端子に前記パルス生
成回路からのクロック信号線がそれぞれ接続された複数
のラッチ回路から構成されているデータ変換回路。 - 【請求項２】 データの入力段に配置され、クロック入
力端子に前記パルス生成回路のクロック入力端子と同じ
クロック信号線が接続され、データ出力端子に前記ラッ
チ回路の各データ入力端子が接続された転送ラッチ回路
を有する請求項１に記載のデータ変換回路。 - 【請求項３】 前記パルス生成回路は、入力した前記ク
ロック信号からグレイコードによって符号化された出力
を得るグレイコードカウンタと、当該グレイコードカウ
ンタの出力から位相を順次遅らせた前記複数のパルス列
を生成するデコーダとから構成されている請求項１に記
載のデータ変換回路。 - 【請求項４】 データ入力端子にデータ入力線が接続さ
れ、クロック入力端子にクロック信号線が接続され、デ
ータ出力端子にデータ出力線が接続されている複数の一
時記憶手段を有するデータ入力部と、当該データ入力部
の複数のデータ出力線に接続されている論理演算部とか
ら構成されている同期式論理回路であって、 前記データ入力部は、そのクロック信号の入力段に、入
力したクロック信号にもとづいて位相を順次遅らせた複
数のパルス列を生成し複数のクロック信号線ごとに出力
するパルス生成回路を有し、 前記一時記憶手段は、クロック入力端子に前記パルス生
成回路からのクロック信号線がそれぞれ接続された複数
のラッチ回路から構成されている同期式論理回路。 - 【請求項５】 前記データ入力部は、そのデータの入力
段に、クロック入力端子に前記パルス生成回路のクロッ
ク入力と同じクロック信号線が接続され、データ出力端
子に前記ラッチ回路の各データ入力端子が接続された転
送ラッチ回路を有する請求項４に記載の同期式論理回
路。 - 【請求項６】 前記パルス生成回路は、入力した前記ク
ロック信号からグレイコードによって符号化された出力
を得るグレイコードカウンタと、当該グレイコードカウ
ンタの出力から位相を順次遅らせた前記複数のパルス列
を生成するデコーダとから構成されている請求項４に記
載の同期式論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02175397A JP3757520B2 (ja) | 1997-02-04 | 1997-02-04 | データ変換回路及びこれを用いた同期式論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02175397A JP3757520B2 (ja) | 1997-02-04 | 1997-02-04 | データ変換回路及びこれを用いた同期式論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224208A true JPH10224208A (ja) | 1998-08-21 |
| JP3757520B2 JP3757520B2 (ja) | 2006-03-22 |
Family
ID=12063831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02175397A Expired - Fee Related JP3757520B2 (ja) | 1997-02-04 | 1997-02-04 | データ変換回路及びこれを用いた同期式論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3757520B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520150B1 (en) * | 2003-12-01 | 2005-10-10 | Ultra wide band pulse train generator | |
| JP2007060447A (ja) * | 2005-08-26 | 2007-03-08 | Kenwood Corp | Ｆｉｒフィルタ |
| KR100712538B1 (ko) * | 2005-10-28 | 2007-04-30 | 삼성전자주식회사 | 래치를 기반으로 하는 펄스 발생기 및 이를 구비하는제어신호 발생회로 |
| JP2010271946A (ja) * | 2009-05-21 | 2010-12-02 | Fujitsu Ltd | 演算回路および省電力方法 |
-
1997
- 1997-02-04 JP JP02175397A patent/JP3757520B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520150B1 (en) * | 2003-12-01 | 2005-10-10 | Ultra wide band pulse train generator | |
| JP2007060447A (ja) * | 2005-08-26 | 2007-03-08 | Kenwood Corp | Ｆｉｒフィルタ |
| KR100712538B1 (ko) * | 2005-10-28 | 2007-04-30 | 삼성전자주식회사 | 래치를 기반으로 하는 펄스 발생기 및 이를 구비하는제어신호 발생회로 |
| US7394303B2 (en) | 2005-10-28 | 2008-07-01 | Samsung Electronics Co., Ltd. | Pulse generator using latch and control signal generator having the same |
| JP2010271946A (ja) * | 2009-05-21 | 2010-12-02 | Fujitsu Ltd | 演算回路および省電力方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3757520B2 (ja) | 2006-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6320418B1 (en) | Self-timed pipelined datapath system and asynchronous signal control circuit | |
| KR100313554B1 (ko) | 클럭공급회로가내장되어있는반도체집적회로 | |
| US7290190B2 (en) | Semiconductor integrated circuit with a test circuit | |
| US7991104B1 (en) | Modular low power gray code counter | |
| EP1594273A3 (en) | Removal of a common mode voltage in a differential receiver | |
| JP2000236260A (ja) | 信号符号化回路及び信号符号化方法 | |
| JPH0744265A (ja) | パイプライン処理回路 | |
| JP2003249843A (ja) | フリップフロップおよび動作方法 | |
| JPH10224208A (ja) | データ変換回路及びこれを用いた同期式論理回路 | |
| AU8215898A (en) | An interface apparatus for connecting devices operating at different clock rates, and a method of operating the interface | |
| JPH0573268A (ja) | 加算器 | |
| CN102129286A (zh) | 实时时钟电路及包含实时时钟电路的芯片和数码设备 | |
| US6946878B2 (en) | Integrated circuit and circuit arrangement for converting a single-rail signal into a dual-rail signal | |
| US8199872B2 (en) | Counter circuit | |
| KR100291126B1 (ko) | 복수개의서브-회로및클럭신호재생회로를구비하는회로장치 | |
| GB2155221A (en) | A series/parallel conversion circuit and display driver | |
| JPH1185562A (ja) | 半導体集積回路 | |
| KR0170720B1 (ko) | 디지탈/아날로그 변환기 인터페이스 장치 | |
| JPH1174764A (ja) | 電圧レベル変換機能付ラッチ回路及びフリップフロップ回路 | |
| EP0871296A2 (en) | Multiplexor composed of dynamic latches | |
| TWI396384B (zh) | 具動態電源供應軌道選擇之靜態脈衝匯流排電路及方法 | |
| US6757352B1 (en) | Real time clock with a power saving counter for embedded systems | |
| JP2901579B2 (ja) | パイプライン制御回路 | |
| US7519090B2 (en) | Very high speed arbitrary number of multiple signal multiplexer | |
| US5615141A (en) | Multiplying apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050805 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051107 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051219 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100113 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |