JP2007060447A

JP2007060447A - Ｆｉｒフィルタ

Info

Publication number: JP2007060447A
Application number: JP2005245124A
Authority: JP
Inventors: Teruyuki Ozaki; 輝行尾崎
Original assignee: Kenwood KK
Current assignee: Kenwood KK
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2007-03-08

Abstract

【課題】消費電流を減少させる。
【解決手段】ＦＩＲフィルタを構成する各タップに対応したカウント値を順次出力するｎビットのカウンタ１２と、各タップについて設けられ、前記カウンタからのｎビットのカウント値についてデコードを行い、カウント値がそのタップに対応する値であるとき、アサート信号を出力して該タップに係る遅延信号及びタップ係数を有効とする論理回路と、有効とされた各タップに係る遅延信号及びタップ係数の乗算を行う乗算手段１５とを備えたＦＩＲフィルタにおいて、前記カウンタとして、グレイコードカウンタ１２を用いる。
【選択図】図１

Description

本発明はＦＩＲフィルタに関する。

一般に、ＦＩＲフィルタのタップ数をＮ、入力をｘ［ｎ］、タップ係数をｈ（ｈ0〜ｈN）とすれば、ＦＩＲフィルタの出力ｙ［ｎ］は次式で示される。

図５はこのＦＩＲフィルタを示すブロック図である。同図のように、このＦＩＲフィルタはそれぞれが１サンプリング期間の遅延を生じさせるＮ個の遅延ブロック５１、入力データｘ［ｎ］及び各遅延ブロック５１の出力ｘ［ｎ−ｍ］（ｍ＝１〜Ｎ）に対してそれぞれタップ係数ｈm（ｍ＝０〜Ｎ）を乗算する（Ｎ＋１）個の乗算器５２、及び各乗算器５２の出力を加算して出力ｙ［ｎ］を生成する加算器５３により構成される。各遅延ブロック５１、並びに対応する乗算器５２及び加算器５３の組によりＮ個のタップ（以下、それぞれ「第１タップ」〜「第Ｎタップ」という。）５４が構成されている。

サンプリングクロック毎にＦＩＲフィルタに入力される各データは、Ｎ個の遅延ブロック５１により、１サンプリングクロック毎に順次シフトされる。したがって、ｘ［ｎ］が入力されるとき、各遅延ブロック５１からは、遅延信号としてｘ［ｎ−ｍ］（ｍ＝１〜Ｎ）が出力される。これらｘ［ｎ］〜ｘ［ｎ−Ｎ］に対し、乗算器５２によりタップ係数ｈ0〜ｈNが乗算され、その結果が加算器５３により加算されて出力ｙ［ｎ］が生成される。

このようなＦＩＲフィルタによれば、各タップ係数ｈ0〜ｈNの値により周波数特性を自由に変化させることができる。また、タップ数もフィルタの特性に影響を与える。つまりタップ係数やタップ数を適宜変更することにより、所望の特性のローパスフィルタ、ハイパスフィルタ、又はバンドパスフィルタを実現することができる。なお、このようなＦＩＲフィルタを利用したカメラが特許文献１に示されている。

図６は図５のＦＩＲフィルタについての実際の回路構成に近似する回路構成を示すブロック図である。６１は上述の遅延ブロック５１を構成するＤフリップフロップ、６２はセレクト信号ＳＥＬを生成する２進カウンタ、６３はセレクト信号ＳＥＬに基づき、Ｄフリップフロップ６１のいずれかの出力を選択して出力するデータセレクト回路、６４はセレクト信号に基づき、タップ係数ｈ0〜ｈNを選択して出力する係数セレクト回路、６５はデータセレクト回路６３及び係数セレクト回路６４の出力を乗算する乗算器、６６は乗算器６５の出力に対して加算を行う加算器６６、６７は加算器６６の出力に遅延を与えて加算器６６の入力とする遅延回路である。各Ｄフリップフロップ６１は直列に接続されており、入力されるデータｘのサンプリングクロックに同期して駆動する。２進カウンタ６２はこのサンプリングクロック毎にタップ数Ｎだけカウントを行う。遅延回路６７は２進カウンタ６２の動作クロックＣＣＫに同期して動作する。

図７は図６中のデータセレクト回路６３の構成を示す。２進カウンタ６２が４ビットカウンタである場合について例示している。７１は２進カウンタ６２からの４ビットのカウント値ＳＥＬの各ビットが並列に入力される４入力アンド回路であり、７２はＤフリップフロップ６１の出力を保持し、アンド回路７１の出力がハイレベルのときに開くバッファである。Ｄ１〜Ｄ４はそれぞれ第１タップ〜第４タップに属する部分である。アンド回路７１及びバッファ７２は、第１タップ〜第Ｎ（＝１６）タップのＤフリップフロップ６１が出力するデータＡ，Ｂ，Ｃ，・・・に対応させて、１６タップ分が設けられている。

図８は図６中の係数セレクト回路６４の構成を示す。８１は２進カウンタ６２からの４ビットのカウント値ＳＥＬの各ビットが並列に入力される４入力アンド回路であり、８２はアンド回路８１がハイレベルのときに所定の係数を出力する係数出力手段である。Ｋ１〜Ｋ４はそれぞれ第１タップ〜第４タップに属する部分である。アンド回路８１及び係数出力手段８２は、第１タップ〜第Ｎ（＝１６）タップに対応させて、１６タップ分が設けられている。

図９は２進カウンタ６２が出力するセレクト信号ＳＥＬの内容を示す表である。２進カウンタ６２は同表に示すように、「出力の順番」の欄に示される各順番で、対応する「２進数」の欄中の２進数を、セレクト信号ＳＥＬとして出力する。「出力の順番」の欄における順番０〜１５はそれぞれ第１タップ〜第１６タップに対応している。図７及び図８における各タップのアンド回路７１及び８１は、同表中の対応する順番の２進数を示す各ビットが入力されたとき、アサート信号（ハイレベル）を出力するように、４ビットの各入力における反転・非反転状態が設定されている。

この構成において、サンプリングにより得られるデータｘは、第１〜第ＮタップのＤフリップフロップ６１により、サンプリングクロックに同期して、順次シフトされる。この間、各サンプリングの間の期間においては、次の処理が行われる。すなわち、各Ｄフリップフロップ６１の出力データＡ，Ｂ，Ｃ，・・・がそれぞれ対応するバッファ７２により保持される。また、２進カウンタ６２は図９に示される２進数「００００」，「０００１」，「００１０」・・・を順次出力する。これに応じ、第１タップ〜第１６タップのアンド回路７１及び８１が順次アサート信号（ハイレベル）を出力するので、各タップのバッファ７２及び係数出力手段８２は順次、データＡ，Ｂ，Ｃ，・・・及びタップ係数ｈ0〜ｈmを出力する。双方の出力は、順次、乗算器６５により乗算され、乗算結果が順次、加算器６６及び遅延回路６７により累積的に加算される。この乗算及び加算がカウント用のクロックＣＣＫに同期してタップ数分行われ、その結果がフィルタの出力ｙとされる。以上の処理が各サンプリングクロック毎に繰り返され、データｘに対し所定のフィルタ効果を付与したデータｙを得ることができる。

特開平２−７２７１１号公報

しかしながら、上記従来技術によれば、タップ数が多く、２進カウンタ６２が高速なクロックＣＣＫに基づいて長時間カウント動作を行う必要がある場合、アンド回路７１及び８１への電流量が多くなる。このため、タップ数を多くして、狭帯域で急峻な特性のＦＩＲフィルタを実現しようとすると、消費電流が増大してしまうという問題がある。

本発明の目的は、このような従来技術の問題点に鑑み、ＦＩＲフィルタにおいて、消費電流の低減を図ることにある。

上記目的を達成するため、第１の発明に係るＦＩＲフィルタは、ＦＩＲフィルタを構成する各タップに対応したカウント値を順次出力するｎビットのカウンタと、各タップについて設けられ、前記カウンタからのｎビットのカウント値についてデコードを行い、カウント値がそのタップに対応する値であるとき、アサート信号を出力する論理回路と、アサート信号に基づいて順次出力される各タップに係る遅延信号及びタップ係数の乗算を行う乗算手段とを備えたＦＩＲフィルタにおいて、前記カウンタはグレイコードカウンタであることを特徴とする。

この構成において、各タップに係る論理回路は、そのタップに対応するカウント値をデコードすると、アサート信号を出力し、そのタップの遅延信号及びタップ係数を乗算手段に提供する。しかし、従来、カウント値を生成するために、通常の２進カウンタを用いていた。この２進カウンタによれば、カウントアップする毎に多くのビットが変化する。たとえば４ビットカウンタの場合において１０進数の７である“０１１１”から８である“１０００”にカウントアップするとき、４ビットのすべてが反転する。このため、通常の２進カウンタによれば、多くの電流を消費する結果となっていた。これに対し、本発明では、ｎビットカウンタとしてグレイコードカウンタを用いるようにしたため、カウントアップするとき、常に１ビットしか反転しないので、電流消費量を抑制することができる。

第２の発明に係るＦＩＲフィルタは、第１発明において、各タップの論理回路は、ｎビットを入力とするｎ入力アンド回路であり、各ｎ入力アンド回路の各ビット入力における反転・非反転状態は、カウント値が、該ｎ入力アンド回路に係るタップに対応する値であるときに、該ｎ入力アンド回路がアサート信号を出力するように設定されていることを特徴とする。

第３の発明に係るＦＩＲフィルタは、第１又は第２発明において、各タップの遅延信号を保持するバッファ、及び各タップのタップ係数を保持する係数保持手段を備え、各タップにおける前記アサート信号は、該タップのバッファ及び係数保持手段からの遅延信号及びタップ係数の出力を有効とするものであることを特徴とする。

本発明によれば、ＦＩＲフィルタにおける消費電流を低減させることができる。

図１は本発明の一実施形態に係るＦＩＲフィルタの構成を示すブロック図である。このフィルタは、入力データｘに対して遅延を生じさせるＮタップ分の遅延ブロック１１、カウント値をセレクト信号ＳＥＬとして出力するグレイコードカウンタ１２、セレクト信号に基づき各遅延ブロック１１の出力を順次選択して出力するデータセレクト回路１３、セレクト信号に基づきデータセレクト回路１３の各出力に対応するタップ係数ｈ（ｈ0〜ｈN）を順次出力する係数セレクト回路１４、データセレクト回路１３及び係数セレクト回路１４の出力を乗算する乗算器１５、並びに乗算器１５の出力を累算するための加算器１６及び遅延回路１７を備える。

各遅延ブロック１１はＤフリップフロップで構成されており、入力データｘのサンプリングクロックＳＣＫに同期し、各サンプリング時点でのデータｘについて、遅延信号としてデータＡ，データＢ，データＣ，・・・を出力する。グレイコードカウンタ１２はカウント用のクロックＣＣＫに基づき、サンプリングクロックＳＣＫ毎に、タップ数Ｎだけカウントを行う。遅延回路１７は加算器１６の出力をクロックＣＣＫに同期して保持し、加算器１６に対して１カウント分前の値を供給する。カウントが終了したとき、乗算器１５の出力値の累計が、加算器１６から出力されることになる。

図２は図１中のデータセレクト回路１３の構成を示すブロック図である。ただし、グレイコードカウンタ１２が４ビットカウンタである場合、すなわちタップ数Ｎが１６である場合について示している。図中の２１はグレイコードカウンタ１２からの４ビットのカウント値の各ビットが並列に入力される４入力アンド回路であり、２２は各遅延ブロック１１の出力を保持し、対応するアンド回路２１の出力がハイレベルのときに開くバッファである。Ｄ１〜Ｄ４はそれぞれ第１タップ〜第４タップに属する部分である。アンド回路２１及び対応するバッファ２２は、第１タップ〜第Ｎ（＝１６）タップの各遅延ブロック１１が出力するデータＡ，Ｂ，Ｃ，・・・に対応させて、１６タップ分が設けられている。

図３は図１中の係数セレクト回路１４の構成を示すブロック図である。図中の３１はグレイコードカウンタ１２からの４ビットのカウント値ＳＥＬの各ビットが並列に入力される４入力アンド回路であり、３２は各アンド回路３１の出力がハイレベルのときに、対応する係数Ａ，係数Ｂ，係数Ｃ，・・・を出力する係数出力手段である。Ｋ１〜Ｋ４はそれぞれ第１タップ〜第４タップに属する部分である。アンド回路３１及び係数出力手段３２は、第１タップ〜第Ｎ（＝１６）タップの各タップに対応させて、１６タップ分が設けられている。

図４は図２中のグレイコードカウンタ１２が出力するセレクト信号ＳＥＬの内容を示す表である。グレイコードカウンタ１２は、表中の「出力の順番」の欄に示す順番に従い、「グレイコード」の欄に示す４ビットのグレイコードを出力する。「出力の順番」の欄における順番０〜１５はそれぞれ第１タップ〜第１６タップに対応している。図２及び図３の各タップにおけるアンド回路２１及び３１への４ビットの各入力については、対応する４ビットのグレイコードが入力されたときにアサート信号（ハイレベル）を出力するように、反転・非反転状態が設定されている。たとえば、第４タップのアンド回路２１及び３１の場合、図４に従い、セレクト信号ＳＥＬが“００１０”であるときにアサート信号が出力されるように、４ビットの各入力は「反転，反転，非反転，反転」とされる。

この構成において、サンプリングにより得られるデータｘは、第１タップ〜第Ｎタップの遅延ブロック１１により、サンプリングクロックＳＣＫに同期して、順次シフトされてゆく。この間、各サンプリングの間の期間においては、次の処理が行われる。すなわち、各遅延ブロック１１の出力データＡ，Ｂ，Ｃ，・・・がそれぞれ対応するバッファ２２により保持される。これと同時に、グレイコードカウンタ１２は図４に示す順番で順次４ビットのグレイコード「００００」，「０００１」，「００１１」・・・を出力する。これに応じ、第１タップ〜第１６タップのアンド回路７１及び８１が順次アサート信号（ハイレベル）を出力するので、各タップのバッファ２２及び係数出力手段３２は順次データＡ，Ｂ，Ｃ，・・・及びタップ係数ｈ0〜ｈmを出力する。バッファ２２及び係数出力手段３２からの出力は、順次乗算器１６により乗算され、乗算結果が加算器１７及び遅延回路１８により順次累算される。グレイコードカウンタ１２によるかウントが終了すると、累算結果がフィルタの出力ｙとされる。以上の処理が各サンプリングクロック毎に繰り返されることにより、データｘに対し所定のフィルタ効果を付与したデータｙを得ることができる。

本実施形態によれば、セレクト信号ＳＥＬとしてのカウント値を、カウント値が１クロックで１ビットしか変化しないグレイコードカウンタ１２を用いて供給するようにしたため、アンド回路２１及び３１に供給する電流量を減少させることができる。したがって、ＦＩＲフィルタのタップ数を多くした場合、高速なクロックＣＣＫにより長時間カウントを行う必要があるが、その場合でも、従来技術に比べ、消費電流を減少させることができる。

また、グレイコードカウンタ１２によるカウント値は１クロックで１ビットしか変化しないので、回路で消費する電流が均一になり、従来技術に比べ、ノイズの発生量を低減させることができる。

また、狭帯域で急峻な特性のフィルタを実現するためにタップ数を増加した場合でも、カウント値におけるトグル率が少ないので、消費電流の増大を抑制することができる。

さらに、狭帯域の変調波の受信に使用できるＦＩＲフィルタを搭載したデジタル無線機においても、ＦＩＲフィルタとして本実施形態のものを適用することにより、消費電流を減少させることができる。

本発明の一実施形態に係るＦＩＲフィルタの構成を示すブロック図である。図１中のデータセレクト回路の構成を示すブロック図である。図１中の係数セレクト回路の構成を示すブロック図である。図１中のグレイコードカウンタが出力するセレクト信号ＳＥＬの内容を示す表である。一般的なＦＩＲフィルタを示すブロック図である。図５のＦＩＲフィルタについての実際の回路構成に近似する回路構成を示すブロック図である。図６中のデータセレクト回路の構成を示すブロック図である。図６中の係数セレクト回路の構成を示すブロック図である。図６中の２進カウンタが出力するセレクト信号ＳＥＬの内容を示す表である。

符号の説明

１１，５１：遅延ブロック、１２：グレイコードカウンタ、１３，６３：データセレクト回路、１４，６４：係数セレクト回路、１５，５２，６５：乗算器、１６，５３，６６：加算器、１７，６７：遅延回路、２１，３１，７１，８１：４入力アンド回路、２２，７２：バッファ、３２，８２：係数出力手段、５４：タップ、６１：Ｄフリップフロップ、６２：２進カウンタ、Ｄ１〜Ｄ４，Ｋ１〜Ｋ４：第１タップ〜第４タップ部分。

Claims

ＦＩＲフィルタを構成する各タップに対応したカウント値を順次出力するｎビットのカウンタと、
各タップについて設けられ、前記カウンタからのｎビットのカウント値についてデコードを行い、カウント値がそのタップに対応する値であるとき、アサート信号を出力する論理回路と、
前記アサート信号に基づいて順次出力される各タップに係る遅延信号及びタップ係数の乗算を行う乗算手段とを備えたＦＩＲフィルタにおいて、
前記カウンタはグレイコードカウンタであることを特徴とするＦＩＲフィルタ。
各タップの前記論理回路は、前記ｎビットを入力とするｎ入力アンド回路であり、各ｎ入力アンド回路の各ビット入力における反転・非反転状態は、前記カウント値が、該ｎ入力アンド回路に係るタップに対応する値であるときに、該ｎ入力アンド回路がアサート信号を出力するように設定されていることを特徴とする請求項１に記載のＦＩＲフィルタ。
各タップの遅延信号を保持するバッファ、及び各タップのタップ係数を保持する係数保持手段を備え、各タップにおける前記アサート信号は、該タップの前記バッファ及び係数保持手段からの遅延信号及びタップ係数の出力を有効とするものであることを特徴とする請求項１又は２に記載のＦＩＲフィルタ。