JP2000312230A - 自己リセット・ポインタを使用した動的ラッチ・レシーバ回路 - Google Patents
自己リセット・ポインタを使用した動的ラッチ・レシーバ回路Info
- Publication number
- JP2000312230A JP2000312230A JP2000075093A JP2000075093A JP2000312230A JP 2000312230 A JP2000312230 A JP 2000312230A JP 2000075093 A JP2000075093 A JP 2000075093A JP 2000075093 A JP2000075093 A JP 2000075093A JP 2000312230 A JP2000312230 A JP 2000312230A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pointer
- latch
- terminal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 大域ポインタ転送の低域通過フィルタ効果を
回避するようにしてバースト・モード・データ信号をラ
ッチする、動的ラッチ・レシーバ回路を提供すること。 【解決手段】 動的ラッチ・レシーバ回路１００は、単
一のデータ線１４上で順次に伝達されるデータ信号の順
次ラッチを可能にする、並列に配置された一連のデータ
・ラッチ回路１３８ａ〜１３８ｄを含む。また、各々が
特定のラッチ回路に対応し、前に発生された第１のポイ
ンタ信号と時間的に重なり合う第１のポインタ信号１２
２ａ〜１２２ｄを発生する第１の信号発生器と、対応す
る第１のポインタ信号を受け取り、それぞれのラッチ回
路への入力のために第２のポインタ信号を発生するパル
ス変換装置１４８、１５８とを含み、各第２のポインタ
信号は重なり合わないシーケンスで発生され、各データ
信号のラッチ動作をトリガする。
回避するようにしてバースト・モード・データ信号をラ
ッチする、動的ラッチ・レシーバ回路を提供すること。 【解決手段】 動的ラッチ・レシーバ回路１００は、単
一のデータ線１４上で順次に伝達されるデータ信号の順
次ラッチを可能にする、並列に配置された一連のデータ
・ラッチ回路１３８ａ〜１３８ｄを含む。また、各々が
特定のラッチ回路に対応し、前に発生された第１のポイ
ンタ信号と時間的に重なり合う第１のポインタ信号１２
２ａ〜１２２ｄを発生する第１の信号発生器と、対応す
る第１のポインタ信号を受け取り、それぞれのラッチ回
路への入力のために第２のポインタ信号を発生するパル
ス変換装置１４８、１５８とを含み、各第２のポインタ
信号は重なり合わないシーケンスで発生され、各データ
信号のラッチ動作をトリガする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般には、コンピ
ュータおよびコンピューティング・システム一般におけ
るデータ信号の転送およびラッチに関し、詳細には、低
電圧入力による自己リセット・ポインタを使用して、ラ
ッチ状態のための高速で信頼性の高い電圧変換を行う動
的ラッチ・レシーバ回路に関する。
ュータおよびコンピューティング・システム一般におけ
るデータ信号の転送およびラッチに関し、詳細には、低
電圧入力による自己リセット・ポインタを使用して、ラ
ッチ状態のための高速で信頼性の高い電圧変換を行う動
的ラッチ・レシーバ回路に関する。
【０００２】
【従来の技術】コンピュータ・プロセッサのパフォーマ
ンスの急速な向上に伴い、高密度のメイン・メモリを備
えるだけでなく、データ転送速度の高速化もきわめて望
ましい。たとえば、システム・クロック速度の高速化に
つれて、ＳＲＡＭキャッシュを実施する場合などに、メ
モリ階層の複雑さを増すことなく待ち状態を回避するた
めに、高帯域幅ＤＲＡＭが必要である。プリフェッチ・
アーキテクチャによって、ＤＲＡＭデータ転送速度のバ
ースト周波数を有効に向上させることができる。たとえ
ば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）でデータを２
００％に向上させるために「２ｂ」プリフェッチ・アー
キテクチャが導入されている。それによって当然なが
ら、「４ｂ」プリフェッチ・アーキテクチャを使用すれ
ば、ダブル・データ転送速度ＳＤＲＡＭ（ＤＤＲ ＳＤ
ＲＡＭ）でデータ転送速度を４００％に向上させること
ができることになる。ラムバスＤＲＡＭ（ＲＤＲＡＭ）
には「８ｂ」プリフェッチ・アーキテクチャがすでに使
用されており、最高８００％のデータ転送速度が実現さ
れている。
ンスの急速な向上に伴い、高密度のメイン・メモリを備
えるだけでなく、データ転送速度の高速化もきわめて望
ましい。たとえば、システム・クロック速度の高速化に
つれて、ＳＲＡＭキャッシュを実施する場合などに、メ
モリ階層の複雑さを増すことなく待ち状態を回避するた
めに、高帯域幅ＤＲＡＭが必要である。プリフェッチ・
アーキテクチャによって、ＤＲＡＭデータ転送速度のバ
ースト周波数を有効に向上させることができる。たとえ
ば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）でデータを２
００％に向上させるために「２ｂ」プリフェッチ・アー
キテクチャが導入されている。それによって当然なが
ら、「４ｂ」プリフェッチ・アーキテクチャを使用すれ
ば、ダブル・データ転送速度ＳＤＲＡＭ（ＤＤＲ ＳＤ
ＲＡＭ）でデータ転送速度を４００％に向上させること
ができることになる。ラムバスＤＲＡＭ（ＲＤＲＡＭ）
には「８ｂ」プリフェッチ・アーキテクチャがすでに使
用されており、最高８００％のデータ転送速度が実現さ
れている。
【０００３】どのようなプリフェッチ・アーキテクチャ
であるかに関係なく周波数変換が必要であり、これは、
たとえば、バス上の複数のデータ信号を多重化すること
によって、データ信号の記憶速度を遅くし、次に、ラッ
チされたデータ信号をレジスタから順次に共用バスに高
速で読み出すことによって行う。この周波数変換の典型
例は、複数のレジスタと、入力ポインタと、出力ポイン
タとを含む先入れ先出し（ＦＩＦＯ）回路である。ＦＩ
ＦＯ回路における重要な設計要素は、入力ポインタを使
用して入力データをレジスタにフェッチする方法と、出
力ポインタを使用してレジスタからデータを出力する方
法である。したがって、プリフェッチ・アーキテクチ
ャ、具体的にはＦＩＦＯ回路において使用されるポイン
タを設計する高い潜在的必要性がある。
であるかに関係なく周波数変換が必要であり、これは、
たとえば、バス上の複数のデータ信号を多重化すること
によって、データ信号の記憶速度を遅くし、次に、ラッ
チされたデータ信号をレジスタから順次に共用バスに高
速で読み出すことによって行う。この周波数変換の典型
例は、複数のレジスタと、入力ポインタと、出力ポイン
タとを含む先入れ先出し（ＦＩＦＯ）回路である。ＦＩ
ＦＯ回路における重要な設計要素は、入力ポインタを使
用して入力データをレジスタにフェッチする方法と、出
力ポインタを使用してレジスタからデータを出力する方
法である。したがって、プリフェッチ・アーキテクチ
ャ、具体的にはＦＩＦＯ回路において使用されるポイン
タを設計する高い潜在的必要性がある。
【０００４】図１に、４つのそれぞれのラッチ回路２０
ａ、．．．、２０ｄを制御する４つの入力ポインタ（Ｐ
ＮＴ）信号１２ａ、．．．、１２ｄを備える静的ラッチ
・レシーバ設計アーキテクチャ１０を示す。単一のデー
タ・バス１４上のバースト・データ入力信号１４
ａ、．．．、１４ｄ（図２）が、バースト・モードとし
て静的ラッチ・レシーバ１０に順次に送られる。この静
的ラッチ・レシーバ１０は、対応するポインタ信号１２
ａ、．．．、１２ｄがアクティブにされる（たとえば論
理１になる）と、入力データをフェッチする。しかし、
入力電圧がラッチ電圧と異なる場合、入力レベル・シフ
タを必要とし、それによって速度が低下する。一般に、
静的ラッチ・レシーバは、以下に述べる動的ラッチ・レ
シーバよりも低速である。
ａ、．．．、２０ｄを制御する４つの入力ポインタ（Ｐ
ＮＴ）信号１２ａ、．．．、１２ｄを備える静的ラッチ
・レシーバ設計アーキテクチャ１０を示す。単一のデー
タ・バス１４上のバースト・データ入力信号１４
ａ、．．．、１４ｄ（図２）が、バースト・モードとし
て静的ラッチ・レシーバ１０に順次に送られる。この静
的ラッチ・レシーバ１０は、対応するポインタ信号１２
ａ、．．．、１２ｄがアクティブにされる（たとえば論
理１になる）と、入力データをフェッチする。しかし、
入力電圧がラッチ電圧と異なる場合、入力レベル・シフ
タを必要とし、それによって速度が低下する。一般に、
静的ラッチ・レシーバは、以下に述べる動的ラッチ・レ
シーバよりも低速である。
【０００５】図３および図４に、図１および図２の静的
ラッチ・レシーバ・アーキテクチャ１０が備える機能と
同じ機能を備える動的ラッチ・レシーバ・アーキテクチ
ャ３０を示す。図３に示すように、動的ラッチ・レシー
バ・アーキテクチャ３０は、それぞれのポインタ（ＰＮ
Ｔ）信号３２ａ、．．．、３２ｄの対応するエッジ（図
４）に応答して、単一の入力線１４からのそれぞれの入
力データ信号１４ａ、．．．、１４ｄをラッチするラッ
チ装置３８ａ、．．．、３８ｄを含む。この動的ラッチ
・レシーバ・アーキテクチャ３０は、ラッチ電圧より低
い電圧を有するデータ信号１４の入力を可能にし、した
がって静的ラッチ・レシーバよりも高速であるという利
点を持つ。しかし、その結果、データ入力、たとえば信
号１４ａ、．．．、１４ｄが、ポインタ信号がアクティ
ブのときに変更され、より小さいパルス幅のポインタ信
号を必要とする場合に、問題が起こる。一般に、小さい
パルス・ポインタ信号を大域的に転送するのは困難であ
る。それは、そのような小さな大域パルスポインタ信号
を転送する配線は、ＲＣ低域通過フィルタ効果を示し、
それによって信号が著しく劣化する。従来の動的論理回
路におけるように、直列データ・バス１４上の信号入力
データが対応するラッチ・ノード３８ａ、．．．、３８
ｄに格納される前に、プリチャージ（ＰＲＥ）信号３４
ａ、．．．、３４ｄによってそれぞれのラッチ・ノード
３８ａ、．．．、３８ｄがプリチャージされる。
ラッチ・レシーバ・アーキテクチャ１０が備える機能と
同じ機能を備える動的ラッチ・レシーバ・アーキテクチ
ャ３０を示す。図３に示すように、動的ラッチ・レシー
バ・アーキテクチャ３０は、それぞれのポインタ（ＰＮ
Ｔ）信号３２ａ、．．．、３２ｄの対応するエッジ（図
４）に応答して、単一の入力線１４からのそれぞれの入
力データ信号１４ａ、．．．、１４ｄをラッチするラッ
チ装置３８ａ、．．．、３８ｄを含む。この動的ラッチ
・レシーバ・アーキテクチャ３０は、ラッチ電圧より低
い電圧を有するデータ信号１４の入力を可能にし、した
がって静的ラッチ・レシーバよりも高速であるという利
点を持つ。しかし、その結果、データ入力、たとえば信
号１４ａ、．．．、１４ｄが、ポインタ信号がアクティ
ブのときに変更され、より小さいパルス幅のポインタ信
号を必要とする場合に、問題が起こる。一般に、小さい
パルス・ポインタ信号を大域的に転送するのは困難であ
る。それは、そのような小さな大域パルスポインタ信号
を転送する配線は、ＲＣ低域通過フィルタ効果を示し、
それによって信号が著しく劣化する。従来の動的論理回
路におけるように、直列データ・バス１４上の信号入力
データが対応するラッチ・ノード３８ａ、．．．、３８
ｄに格納される前に、プリチャージ（ＰＲＥ）信号３４
ａ、．．．、３４ｄによってそれぞれのラッチ・ノード
３８ａ、．．．、３８ｄがプリチャージされる。
【０００６】したがって、単一の線で順次に伝達される
データ信号を、単純かつ効率的な方式で１つまたは複数
のラッチに順次に高速で動的にラッチすることができる
ようにするポインタ信号を実施する改良された回路アー
キテクチャを設けることがきわめて望ましいであろう。
データ信号を、単純かつ効率的な方式で１つまたは複数
のラッチに順次に高速で動的にラッチすることができる
ようにするポインタ信号を実施する改良された回路アー
キテクチャを設けることがきわめて望ましいであろう。
【０００７】
【発明が解決しようとする課題】本発明の目的は、大域
ポインタ転送の低域通過フィルタ効果を回避するように
してバースト・モード・データ信号をラッチする、動的
ラッチ・レシーバ回路を提供することである。
ポインタ転送の低域通過フィルタ効果を回避するように
してバースト・モード・データ信号をラッチする、動的
ラッチ・レシーバ回路を提供することである。
【０００８】本発明の他の目的は、単一のデータ線上の
高速の順次バースト・データ・トラフィックを単純かつ
効率的な方式でラッチすることができるようにする、重
なり合わない「ローカル・ポインタ」信号を生成するた
めの重なり合った「大域ポインタ」信号を実施する動的
ラッチ・レシーバ回路を提供することである。
高速の順次バースト・データ・トラフィックを単純かつ
効率的な方式でラッチすることができるようにする、重
なり合わない「ローカル・ポインタ」信号を生成するた
めの重なり合った「大域ポインタ」信号を実施する動的
ラッチ・レシーバ回路を提供することである。
【０００９】
【課題を解決するための手段】本発明の原理によると、
並列に配置され、単一のデータ線上で直列に伝達される
データ信号の順次ラッチを可能にする一連のデータ・ラ
ッチ回路と、１つまたは複数の第１のポインタ信号のシ
ーケンスを発生する第１のポインタ信号発生器と、対応
する第１のポインタ信号を受け取り、それぞれのラッチ
回路への入力のためにそれぞれの第２のポインタ信号を
発生する、ラッチ回路に関連づけられたパルス変換器で
あって、各第２のポインタ信号が、順次に伝達されるデ
ータ信号と同期する各データ信号のそれぞれのラッチを
トリガするために重なり合わないシーケンスで発生され
るパルス変換器とを含む、動的ラッチ・レシーバ回路が
提供される。
並列に配置され、単一のデータ線上で直列に伝達される
データ信号の順次ラッチを可能にする一連のデータ・ラ
ッチ回路と、１つまたは複数の第１のポインタ信号のシ
ーケンスを発生する第１のポインタ信号発生器と、対応
する第１のポインタ信号を受け取り、それぞれのラッチ
回路への入力のためにそれぞれの第２のポインタ信号を
発生する、ラッチ回路に関連づけられたパルス変換器で
あって、各第２のポインタ信号が、順次に伝達されるデ
ータ信号と同期する各データ信号のそれぞれのラッチを
トリガするために重なり合わないシーケンスで発生され
るパルス変換器とを含む、動的ラッチ・レシーバ回路が
提供される。
【００１０】本発明は、ダイナミックＲＡＭを実施する
コンピューティング・システム・アーキテクチャにおけ
るデータのプリフェッチおよびラッチの応用分野に適
し、たとえば８００Ｍビット／秒（４００ＭＨｚのダブ
ル・データ転送速度バースト・サイクルに対応する速
度）以上の速度でバースト・データをラッチすることが
できるので有利である。
コンピューティング・システム・アーキテクチャにおけ
るデータのプリフェッチおよびラッチの応用分野に適
し、たとえば８００Ｍビット／秒（４００ＭＨｚのダブ
ル・データ転送速度バースト・サイクルに対応する速
度）以上の速度でバースト・データをラッチすることが
できるので有利である。
【００１１】
【発明の実施の形態】本発明は、高速ディジタル回路の
応用分野において、バースト・モードで伝送されるデー
タの動的ラッチを可能にする回路アーキテクチャおよび
方法である。図５に、それぞれのローカル・ポインタ信
号１３２ａ、．．．、１３２ｄの対応するエッジ（図
６）に応答して、信号入力線１４からのそれぞれの入力
データ信号１４ａ、．．．、１４ｄをラッチするラッチ
回路１３８ａ、．．．、１３８ｄを含む、本発明の第１
の実施形態による動的ラッチ・レシーバ・アーキテクチ
ャ１００を示す。具体的には、回路１００は、対応する
ローカル・ポインタを生成するためにローカルで自己リ
セットされる重なり合う大域ポインタ信号１２２
ａ、．．．、１２２ｄを使用する。任意選択により、自
己リセット・ポインタ論理回路を２つ以上のラッチによ
って共用することができる。後述するように、図６の詳
細図で、各ローカル生成ポインタ信号１３２
ａ、．．．、１３２ｄは、小パルス幅のパルス信号であ
り、不正な状態の入力をラッチする問題を克服するよう
に、重なり合わない順次の方式で生成される。したがっ
て、この設計は、重なり合う大域ポインタ信号１２２
ａ、．．．、１２２ｄの使用を可能にし、配線ＲＣによ
る低域通過フィルタ問題を解消する。
応用分野において、バースト・モードで伝送されるデー
タの動的ラッチを可能にする回路アーキテクチャおよび
方法である。図５に、それぞれのローカル・ポインタ信
号１３２ａ、．．．、１３２ｄの対応するエッジ（図
６）に応答して、信号入力線１４からのそれぞれの入力
データ信号１４ａ、．．．、１４ｄをラッチするラッチ
回路１３８ａ、．．．、１３８ｄを含む、本発明の第１
の実施形態による動的ラッチ・レシーバ・アーキテクチ
ャ１００を示す。具体的には、回路１００は、対応する
ローカル・ポインタを生成するためにローカルで自己リ
セットされる重なり合う大域ポインタ信号１２２
ａ、．．．、１２２ｄを使用する。任意選択により、自
己リセット・ポインタ論理回路を２つ以上のラッチによ
って共用することができる。後述するように、図６の詳
細図で、各ローカル生成ポインタ信号１３２
ａ、．．．、１３２ｄは、小パルス幅のパルス信号であ
り、不正な状態の入力をラッチする問題を克服するよう
に、重なり合わない順次の方式で生成される。したがっ
て、この設計は、重なり合う大域ポインタ信号１２２
ａ、．．．、１２２ｄの使用を可能にし、配線ＲＣによ
る低域通過フィルタ問題を解消する。
【００１２】各ラッチ回路１３８ａ、．．．、１３８ｄ
の一部として、ＦＥＴトランジスタ装置のカスケード
（スタック）接続が組み込まれており、これについて以
下に詳述する。ラッチ回路１３８ａを例にとると（図
５）、各ラッチ回路は、電源電圧１４５に結合された第
１の端子と、プリチャージ信号１２８ａを受け取るゲー
トと、ＮＭＯＳ（Ｎ−ＦＥＴ）装置１４２ａの第１の端
子に接続する第３の端子とを有する第１のＰＭＯＳ（Ｐ
−ＦＥＴ）装置１４１ａを含む。Ｎ−ＦＥＴ１４２ａの
ゲート端子は、対応するラッチ１３８ａにおけるデータ
・ラッチをトリガするローカル自己リセット・ポインタ
信号１３２ａを受け取る。Ｎ−ＦＥＴ１４２ａは、Ｎ−
ＦＥＴ装置１４３ａの第１の端子に接続された第３の端
子を含む。Ｎ−ＦＥＴ装置１４３ａは、低電圧スイング
・バースト・データ１４を受け取るゲート端子を有する
低しきい値電圧装置（ＮＭＯＳ）である。低電圧スイン
グ・バースト・データ１４は、対応するローカル生成ポ
インタ、たとえば１３２ａが高になると、対応するラッ
チ回路、たとえば１３８ａにフェッチされる。Ｎ−ＦＥ
Ｔ装置１４３ａの第３の端子は大地に接続されている。
従来の動的論理回路のように、対応するローカル・ポイ
ンタ１３２ａ、．．．、１３２ｄが高になる前に、信号
１２８ａ、．．．、１２８ｄによってそれぞれのラッチ
・ノードがップリチャージされる。入力電圧スイング１
４に関係なく、それぞれのノードのプリチャージ・レベ
ルは同じであっても異なっていてもよいことに留意され
たい。たとえば、データ入力１４の電圧スイングが０Ｖ
から１Ｖまでの範囲であるが、ラッチ結果はラッチ・ノ
ード＜１：４＞についてそれぞれ１Ｖ、２Ｖ、３Ｖ、４
Ｖとすることができる。この可変ラッチ電圧が重要なの
はラッチ・ノード＜１：４＞がデータ・モード、アドレ
ス・モード、またはテスト・モードなどの異なる目的に
使用されるが入力バス１４は共用される場合である。残
りの各ラッチ回路１３８ｂ、．．．、１３８ｄも同じ回
路を含む。第１の実施形態のレシーバは５個以上のラッ
チから成ることもでき、８ビット、１６ビット、および
３２ビットの信号を高速でラッチする必要がある応用分
野向けに実施することもできることを理解されたい。
の一部として、ＦＥＴトランジスタ装置のカスケード
（スタック）接続が組み込まれており、これについて以
下に詳述する。ラッチ回路１３８ａを例にとると（図
５）、各ラッチ回路は、電源電圧１４５に結合された第
１の端子と、プリチャージ信号１２８ａを受け取るゲー
トと、ＮＭＯＳ（Ｎ−ＦＥＴ）装置１４２ａの第１の端
子に接続する第３の端子とを有する第１のＰＭＯＳ（Ｐ
−ＦＥＴ）装置１４１ａを含む。Ｎ−ＦＥＴ１４２ａの
ゲート端子は、対応するラッチ１３８ａにおけるデータ
・ラッチをトリガするローカル自己リセット・ポインタ
信号１３２ａを受け取る。Ｎ−ＦＥＴ１４２ａは、Ｎ−
ＦＥＴ装置１４３ａの第１の端子に接続された第３の端
子を含む。Ｎ−ＦＥＴ装置１４３ａは、低電圧スイング
・バースト・データ１４を受け取るゲート端子を有する
低しきい値電圧装置（ＮＭＯＳ）である。低電圧スイン
グ・バースト・データ１４は、対応するローカル生成ポ
インタ、たとえば１３２ａが高になると、対応するラッ
チ回路、たとえば１３８ａにフェッチされる。Ｎ−ＦＥ
Ｔ装置１４３ａの第３の端子は大地に接続されている。
従来の動的論理回路のように、対応するローカル・ポイ
ンタ１３２ａ、．．．、１３２ｄが高になる前に、信号
１２８ａ、．．．、１２８ｄによってそれぞれのラッチ
・ノードがップリチャージされる。入力電圧スイング１
４に関係なく、それぞれのノードのプリチャージ・レベ
ルは同じであっても異なっていてもよいことに留意され
たい。たとえば、データ入力１４の電圧スイングが０Ｖ
から１Ｖまでの範囲であるが、ラッチ結果はラッチ・ノ
ード＜１：４＞についてそれぞれ１Ｖ、２Ｖ、３Ｖ、４
Ｖとすることができる。この可変ラッチ電圧が重要なの
はラッチ・ノード＜１：４＞がデータ・モード、アドレ
ス・モード、またはテスト・モードなどの異なる目的に
使用されるが入力バス１４は共用される場合である。残
りの各ラッチ回路１３８ｂ、．．．、１３８ｄも同じ回
路を含む。第１の実施形態のレシーバは５個以上のラッ
チから成ることもでき、８ビット、１６ビット、および
３２ビットの信号を高速でラッチする必要がある応用分
野向けに実施することもできることを理解されたい。
【００１３】図５に示すように、それぞれのローカル・
ポインタ信号１３２ａ、．．．、１３２ｄが、対応する
論理回路１４８ａ、．．．、１４８ｄによって生成さ
れ、各論理回路は論理ゲート、たとえばＮＯＲゲート１
５８ａを含む。具体的には、ＮＯＲゲートの１つの入力
端子は大域ポインタ信号を受け取り、第２の入力端子が
時間遅延された大域ポインタ信号を受け取る。図５に示
す実施形態では、各論理回路は、各入力端子において、
たとえば直列に接続された、１つまたは複数のインバー
タ回路を使用し、このインバータ回路は、設計上の選択
に従って、必要な時間遅延を生じさせ、生成された対応
するローカル・ポインタ信号の対応するパルス幅を決定
する。自己リセット動作は以下のようにして行われる。
ＮＯＲゲートへの第１の入力における大域ポインタ信号
のエッジが、対応するローカル・ポインタ信号の立ち上
がりエッジをトリガする（図６）。ＮＯＲゲートへの第
２の入力端子に接続された一連のインバータによって生
じる大域ポインタ信号の遅延エッジによって、対応する
ローカル・ポインタ信号のリセット（立ち下がりエッ
ジ）が生じる。図のように、ローカル・ポインタ信号の
自己リセット動作を行うために、奇数のインバータを設
けることが必要である。
ポインタ信号１３２ａ、．．．、１３２ｄが、対応する
論理回路１４８ａ、．．．、１４８ｄによって生成さ
れ、各論理回路は論理ゲート、たとえばＮＯＲゲート１
５８ａを含む。具体的には、ＮＯＲゲートの１つの入力
端子は大域ポインタ信号を受け取り、第２の入力端子が
時間遅延された大域ポインタ信号を受け取る。図５に示
す実施形態では、各論理回路は、各入力端子において、
たとえば直列に接続された、１つまたは複数のインバー
タ回路を使用し、このインバータ回路は、設計上の選択
に従って、必要な時間遅延を生じさせ、生成された対応
するローカル・ポインタ信号の対応するパルス幅を決定
する。自己リセット動作は以下のようにして行われる。
ＮＯＲゲートへの第１の入力における大域ポインタ信号
のエッジが、対応するローカル・ポインタ信号の立ち上
がりエッジをトリガする（図６）。ＮＯＲゲートへの第
２の入力端子に接続された一連のインバータによって生
じる大域ポインタ信号の遅延エッジによって、対応する
ローカル・ポインタ信号のリセット（立ち下がりエッ
ジ）が生じる。図のように、ローカル・ポインタ信号の
自己リセット動作を行うために、奇数のインバータを設
けることが必要である。
【００１４】したがって、各大域ポインタ信号１２２
ａ、．．．、１２２ｄがそれぞれの論理回路入力端子１
４８ａ、．．．、１４８ｄで時間的に重なり合っている
が、インバータ回路構成を適切に選択することにより、
対応する時間的に重なり合わないローカル・ポインタ信
号の生成が可能になる。本発明の範囲および主旨から逸
脱することなく、論理回路１４８ａ、．．．、１４８ｄ
には、ローカル・ポインタ自己リセット動作を行う同等
のディジタル論理回路を使用できることが、当業者なら
わかるであろう。
ａ、．．．、１２２ｄがそれぞれの論理回路入力端子１
４８ａ、．．．、１４８ｄで時間的に重なり合っている
が、インバータ回路構成を適切に選択することにより、
対応する時間的に重なり合わないローカル・ポインタ信
号の生成が可能になる。本発明の範囲および主旨から逸
脱することなく、論理回路１４８ａ、．．．、１４８ｄ
には、ローカル・ポインタ自己リセット動作を行う同等
のディジタル論理回路を使用できることが、当業者なら
わかるであろう。
【００１５】図７に、それぞれの大域ポインタ信号１５
８ａ、．．．、１５８ｄの対応するエッジ（図８）に応
答して信号入力線１４からのそれぞれの入力データ信号
１４ａ、．．．、１４ｄをラッチするラッチ回路１６８
ａ、．．．、１６８ｄを含む、本発明の第２の実施形態
による動的ラッチ・レシーバ・アーキテクチャ２００を
示す。具体的には、この第２の実施形態では、それぞれ
のラッチ回路１６８ａ、．．．、１６８ｄは、以下に詳
述するように、大域ポインタ信号に直接応答し、対応す
るローカル・ポインタ信号を生成する必要がない。具体
的には、各ラッチ回路１６８ａ、．．．、１６８ｄの一
部として、対応する大域ポインタ信号１５８
ａ、．．．、１５８ｄ（図８）に直接応答するＦＥＴト
ランジスタ装置のカスケード（スタック）接続が組み込
まれている。ラッチ回路１６８ａ（図７）を例にとる
と、各ラッチ回路は、電源電圧１５５に結合された第１
の端子と、プリチャージ信号１７８ａを受け取るゲート
と、ＮＭＯＳ（Ｎ−ＦＥＴ）装置１６２ａの第１の端子
に接続する第３の端子とを有するＰＭＯＳ（Ｐ−ＦＥ
Ｔ）装置１６１ａを含む。本明細書に記載のように、各
ラッチ＜１：４＞のための電源電圧１５５は同じであっ
ても異なっていてもよい。Ｎ−ＦＥＴ１６２ａのゲート
端子はポインタ信号１５８ａ１を受け取る。Ｎ−ＦＥＴ
１６２ａはＮ−ＦＥＴ装置１６３ａの第１の端子に接続
された第３の端子を有する。Ｎ−ＦＥＴ装置１６３ａ
は、対応するラッチ１６８ａにおけるデータ・ラッチを
トリガする大域ポインタ信号１５８ａ２を受け取るゲー
トを有する。ポインタ信号１５８ａ１および１５８a２
は、対応する大域ポインタ信号１５８ａによって生成さ
れることが好ましく、ポインタ信号１５８ａ１は大域ポ
インタ信号１５８ａ２を基準にして時間的に遅延され、
反転されることが好ましい。Ｎ−ＦＥＴ１６３ａの第３
の端子は、ＮＭＯＳ（Ｎ−ＦＥＴ）装置１６４ａの第１
の端子に接続されて、ＮＭＯＳ装置１６４ａはバースト
・データ信号１４を受け取るゲート端子を有する。バス
１４上の低電圧スイング・バースト・データは、対応す
る大域ポインタ１５８ａが上がると対応するラッチ回路
１６８ａにフェッチされ、対応するローカル遅延ポイン
タ１５８ａ１が低になるとリセットされる。Ｎ−ＦＥＴ
装置１６４ａの第３の端子が大地に接続されている。従
来の動的論理回路と同様に、入力データがラッチに送ら
れる前に信号１７８ａ、．．．、１７８ｄによって各ラ
ッチ・ノードがプリチャージされる。
８ａ、．．．、１５８ｄの対応するエッジ（図８）に応
答して信号入力線１４からのそれぞれの入力データ信号
１４ａ、．．．、１４ｄをラッチするラッチ回路１６８
ａ、．．．、１６８ｄを含む、本発明の第２の実施形態
による動的ラッチ・レシーバ・アーキテクチャ２００を
示す。具体的には、この第２の実施形態では、それぞれ
のラッチ回路１６８ａ、．．．、１６８ｄは、以下に詳
述するように、大域ポインタ信号に直接応答し、対応す
るローカル・ポインタ信号を生成する必要がない。具体
的には、各ラッチ回路１６８ａ、．．．、１６８ｄの一
部として、対応する大域ポインタ信号１５８
ａ、．．．、１５８ｄ（図８）に直接応答するＦＥＴト
ランジスタ装置のカスケード（スタック）接続が組み込
まれている。ラッチ回路１６８ａ（図７）を例にとる
と、各ラッチ回路は、電源電圧１５５に結合された第１
の端子と、プリチャージ信号１７８ａを受け取るゲート
と、ＮＭＯＳ（Ｎ−ＦＥＴ）装置１６２ａの第１の端子
に接続する第３の端子とを有するＰＭＯＳ（Ｐ−ＦＥ
Ｔ）装置１６１ａを含む。本明細書に記載のように、各
ラッチ＜１：４＞のための電源電圧１５５は同じであっ
ても異なっていてもよい。Ｎ−ＦＥＴ１６２ａのゲート
端子はポインタ信号１５８ａ１を受け取る。Ｎ−ＦＥＴ
１６２ａはＮ−ＦＥＴ装置１６３ａの第１の端子に接続
された第３の端子を有する。Ｎ−ＦＥＴ装置１６３ａ
は、対応するラッチ１６８ａにおけるデータ・ラッチを
トリガする大域ポインタ信号１５８ａ２を受け取るゲー
トを有する。ポインタ信号１５８ａ１および１５８a２
は、対応する大域ポインタ信号１５８ａによって生成さ
れることが好ましく、ポインタ信号１５８ａ１は大域ポ
インタ信号１５８ａ２を基準にして時間的に遅延され、
反転されることが好ましい。Ｎ−ＦＥＴ１６３ａの第３
の端子は、ＮＭＯＳ（Ｎ−ＦＥＴ）装置１６４ａの第１
の端子に接続されて、ＮＭＯＳ装置１６４ａはバースト
・データ信号１４を受け取るゲート端子を有する。バス
１４上の低電圧スイング・バースト・データは、対応す
る大域ポインタ１５８ａが上がると対応するラッチ回路
１６８ａにフェッチされ、対応するローカル遅延ポイン
タ１５８ａ１が低になるとリセットされる。Ｎ−ＦＥＴ
装置１６４ａの第３の端子が大地に接続されている。従
来の動的論理回路と同様に、入力データがラッチに送ら
れる前に信号１７８ａ、．．．、１７８ｄによって各ラ
ッチ・ノードがプリチャージされる。
【００１６】具体的には、ＮＦＥＴ１６３ａはポインタ
信号１５８ａ（１５８ａ２）が高になるとアクティブに
なるが、論理インバータ１７２ａによって遅延され反転
されたポインタ信号１５８ａ１を受け取るとＮＦＥＴ１
６２ａによってディスエーブルにされる。データ入力、
たとえば１４ａは、ＮＦＥＴ１６２ａと１６３ａの両方
がオンの間のみ有効であり、その結果、図５に図示し、
図５を参照しながら説明した実施形態が備えるのと同様
の機能が得られる。残りの各ラッチ回路１６８
ｂ、．．．、１６８ｄも同じ回路を含み、同じ動作をす
る。第２の実施形態のレシーバは５個以上のラッチを含
むことができ、８ビット、１６ビット、および３２ビッ
トの信号の高速ラッチを必要とする応用分野向けに実施
することもできることを理解されたい。
信号１５８ａ（１５８ａ２）が高になるとアクティブに
なるが、論理インバータ１７２ａによって遅延され反転
されたポインタ信号１５８ａ１を受け取るとＮＦＥＴ１
６２ａによってディスエーブルにされる。データ入力、
たとえば１４ａは、ＮＦＥＴ１６２ａと１６３ａの両方
がオンの間のみ有効であり、その結果、図５に図示し、
図５を参照しながら説明した実施形態が備えるのと同様
の機能が得られる。残りの各ラッチ回路１６８
ｂ、．．．、１６８ｄも同じ回路を含み、同じ動作をす
る。第２の実施形態のレシーバは５個以上のラッチを含
むことができ、８ビット、１６ビット、および３２ビッ
トの信号の高速ラッチを必要とする応用分野向けに実施
することもできることを理解されたい。
【００１７】両方の実施形態の動的ラッチ・レシーバに
適用可能な任意選択の特徴として、ポインタ信号パルス
幅は、ダミー動的ラッチ（図示せず）をフリップするた
めに時間を測定する遅延モニタ（図示せず）によって制
御することができる。
適用可能な任意選択の特徴として、ポインタ信号パルス
幅は、ダミー動的ラッチ（図示せず）をフリップするた
めに時間を測定する遅延モニタ（図示せず）によって制
御することができる。
【００１８】このアーキテクチャは単純かつ効果的であ
り、たとえばダブルデータ・シンクロナスＤＲＡＭまた
はラムバスＤＲＡＭを使用する、高周波数ＶＬＳＩ設計
およびダイナミックＲＡＭアーキテクチャにおけるデー
タのプリフェッチ応用分野にも有利である。したがっ
て、たとえば、本発明の動的ラッチ・レシーバ１００お
よび２００は、５ナノ秒（２００ＭＨｚのクロック速度
に対応する）に４ビット・データのプリフェッチを行う
ことができ、共通所有の同時係属米国特許出願第号（Ｉ
ＢＭ整理番号ＦＩ９９９−０３８、代理人整理番号Ｄ＃
１２４２３）に図示され、記載されているようなダイナ
ミックＲＡＭを実施するコンピュータ・システムにおけ
るデータをプリフェッチするために実施可能である。
り、たとえばダブルデータ・シンクロナスＤＲＡＭまた
はラムバスＤＲＡＭを使用する、高周波数ＶＬＳＩ設計
およびダイナミックＲＡＭアーキテクチャにおけるデー
タのプリフェッチ応用分野にも有利である。したがっ
て、たとえば、本発明の動的ラッチ・レシーバ１００お
よび２００は、５ナノ秒（２００ＭＨｚのクロック速度
に対応する）に４ビット・データのプリフェッチを行う
ことができ、共通所有の同時係属米国特許出願第号（Ｉ
ＢＭ整理番号ＦＩ９９９−０３８、代理人整理番号Ｄ＃
１２４２３）に図示され、記載されているようなダイナ
ミックＲＡＭを実施するコンピュータ・システムにおけ
るデータをプリフェッチするために実施可能である。
【００１９】本発明について、チップ設計に関して説明
したが、本明細書に記載の論理回路はシステムにも、ソ
フトウェア制御応用分野にも使用可能である。
したが、本明細書に記載の論理回路はシステムにも、ソ
フトウェア制御応用分野にも使用可能である。
【００２０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２１】（１）並列して配置され、単一のデータ線
上で順次に伝達されるデータ信号の順次ラッチを可能に
する一連のデータ・ラッチ回路と、各々が特定のラッチ
回路に対応する、１つまたは複数の第１のポインタ信号
のシーケンスを発生する第１のポインタ信号発生器と、
ラッチ回路に関連づけられ、対応する第１のポインタ信
号を受け取り、それぞれのラッチ回路に入力するために
それぞれの第２のポインタ信号を発生するパルス変換手
段であって、各前記第２のポインタ信号が重なり合わな
いシーケンスで発生され、順次に伝達されるデータ信号
と同期して各データ信号のそれぞれのラッチ動作をトリ
ガする、パルス変換手段とを含む動的ラッチ・レシーバ
回路。 （２）生成された各第２のポインタ信号が、それに対応
する第１のポインタ信号の幅よりも小さい幅を有するパ
ルス信号である、上記（１）に記載のレシーバ回路。 （３）シーケンスのうちの発生された各第２のポインタ
信号が、前記シーケンスのうちの前に発生された第１の
ポインタ信号と時間的に重なり合う、上記（１）に記載
のレシーバ回路。 （４）１つまたは複数の前記ラッチ回路が異なる電圧レ
ベルのデータをラッチする、上記（１）に記載のレシー
バ回路。 （５）前記ラッチ回路が、データ信号を受け取るゲート
端子と第２の端子とを有する第１のＦＥＴトランジスタ
と、前記データ信号の受領と同期して対応する第２のポ
インタ信号を受け取るゲート端子と、前記第１のＦＥＴ
トランジスタ装置の前記第２の端子に接続された第２の
端子とを有する第２のＦＥＴトランジスタとを含む、上
記（１）ないし（４）のいずれか一項に記載のレシーバ
回路。 （６）前記ラッチ回路が、それぞれのデータ信号をラッ
チする前にプリチャージ信号を受け取るゲート端子と、
前記第２のＦＥＴトランジスタの第３の端子に接続され
た第２の端子とを有する第３のＦＥＴトランジスタをさ
らに含む、上記（５）に記載のレシーバ回路。 （７）前記第１のＦＥＴトランジスタがラッチ電圧より
も低い電圧を有するデータ信号のラッチを可能にする低
しきい値ＮＭＯＳ ＦＥＴからなる、上記（５）または
（６）に記載のレシーバ回路。 （８）前記パルス変換手段が、第１の極性の第１のポイ
ンタ信号を受け取り、前記第２のポインタ信号を出力す
る第１の入力端子を有する論理ゲートと、前記第１のポ
インタ信号を同時に受け取り、前記論理ゲートの前記第
２の入力端子への入力のために時間遅延された逆の極性
の第１のポインタ信号を発生する手段とを含み、前記論
理ゲートが前記第２の入力端子において遅延され反転さ
れた前記ポインタ信号に応答して前記第２のポインタ信
号をリセットする、上記（１）に記載のレシーバ回路。 （９）前記論理ゲートがＮＯＲゲートを含む、上記
（８）に記載のレシーバ回路。 （１０）時間遅延された逆の極性の第１のポインタ信号
を発生する前記手段が、１つまたは複数の直列接続され
た論理インバータをさらに含む、上記（８）または
（９）に記載のレシーバ回路。 （１１）それぞれのラッチ装置をプリチャージする対応
するプリチャージ信号が、データ信号入力の電圧レベル
に関係なく所望の電圧レベルで対応するデータ信号のラ
ッチを可能にする、上記（６）に記載のレシーバ回路。 （１２）並列して配置され、単一のデータ線上で順次に
伝達されるデータ信号の順次ラッチを可能にする一連の
データ・ラッチ回路と、各々が対応する特定のラッチ回
路のそれぞれの第１の入力端子に入力される、１つまた
は複数のポインタ信号のシーケンスを発生するポインタ
信号発生器と、対応するラッチ回路の第２の入力端子で
受け取るためにそれぞれの前記ポインタ信号を同時に時
間遅延させる手段とを含み、それぞれのラッチ回路の前
記第１の入力端子における前記ポインタ信号が、前記ポ
インタ信号と共に前記データ線上に到着するデータ信号
のそれぞれのラッチ動作をトリガし、前記第２の入力端
子における遅延された前記ポインタ信号が前記ポインタ
信号をリセットする、動的ラッチ・レシーバ回路。 （１３）シーケンスのうちの発生された各ポインタ信号
が前記シーケンスのうちの前に発生されたポインタ信号
と時間的に重なり合う、上記（１２）に記載のレシーバ
回路。 （１４）前記ラッチ回路が、データ信号を受け取るゲー
ト端子と第２の端子とを有する第１のＦＥＴトランジス
タと、前記データ信号の受領と同期して対応するポイン
タ信号を受け取るゲート端子と、前記第１のＦＥＴトラ
ンジスタの前記第２の端子に接続された第２の端子と、
第３の端子とを有する第２のＦＥＴトランジスタと、遅
延された前記ポインタ信号を受け取るゲート端子と、前
記第２のＦＥＴトランジスタの前記第３の端子に接続さ
れた第２の端子とを有する第３のＦＥＴトランジスタと
をさらに含む、上記（１２）または（１３）に記載のレ
シーバ回路。 （１５）前記ラッチ回路が、データ信号のラッチの前に
プリチャージ信号を受け取るゲート端子と、前記第３の
ＦＥＴトランジスタの第３の端子に接続された第２の端
子とを有する第４のＦＥＴトランジスタをさらに含む、
上記（１４）に記載のレシーバ回路。 （１６）前記第２のＦＥＴトランジスタと第３のＦＥＴ
トランジスタとがＮＭＯＳ ＦＥＴからなる、上記（１
４）または（１５）に記載のレシーバ回路。 （１７）前記第１のＦＥＴトランジスタが、ラッチ電圧
より低い電圧を有するデータ信号のラッチを可能にする
低しきい値ＮＭＯＳ ＦＥＴからなる、上記（１４）な
いし（１６）のいずれか一項に記載のレシーバ回路。 （１８）前記ポインタ信号を時間遅延させる前記手段
が、１つまたは複数の直列接続された論理インバータ装
置をさらに含む、上記（１２）に記載のレシーバ回路。 （１９）それぞれのラッチ装置をプリチャージする対応
するプリチャージ信号が、データ信号入力の電圧レベル
に関係なく所望の電圧レベルで対応するデータ信号のラ
ッチを可能にする、上記（１５）に記載のレシーバ回
路。
上で順次に伝達されるデータ信号の順次ラッチを可能に
する一連のデータ・ラッチ回路と、各々が特定のラッチ
回路に対応する、１つまたは複数の第１のポインタ信号
のシーケンスを発生する第１のポインタ信号発生器と、
ラッチ回路に関連づけられ、対応する第１のポインタ信
号を受け取り、それぞれのラッチ回路に入力するために
それぞれの第２のポインタ信号を発生するパルス変換手
段であって、各前記第２のポインタ信号が重なり合わな
いシーケンスで発生され、順次に伝達されるデータ信号
と同期して各データ信号のそれぞれのラッチ動作をトリ
ガする、パルス変換手段とを含む動的ラッチ・レシーバ
回路。 （２）生成された各第２のポインタ信号が、それに対応
する第１のポインタ信号の幅よりも小さい幅を有するパ
ルス信号である、上記（１）に記載のレシーバ回路。 （３）シーケンスのうちの発生された各第２のポインタ
信号が、前記シーケンスのうちの前に発生された第１の
ポインタ信号と時間的に重なり合う、上記（１）に記載
のレシーバ回路。 （４）１つまたは複数の前記ラッチ回路が異なる電圧レ
ベルのデータをラッチする、上記（１）に記載のレシー
バ回路。 （５）前記ラッチ回路が、データ信号を受け取るゲート
端子と第２の端子とを有する第１のＦＥＴトランジスタ
と、前記データ信号の受領と同期して対応する第２のポ
インタ信号を受け取るゲート端子と、前記第１のＦＥＴ
トランジスタ装置の前記第２の端子に接続された第２の
端子とを有する第２のＦＥＴトランジスタとを含む、上
記（１）ないし（４）のいずれか一項に記載のレシーバ
回路。 （６）前記ラッチ回路が、それぞれのデータ信号をラッ
チする前にプリチャージ信号を受け取るゲート端子と、
前記第２のＦＥＴトランジスタの第３の端子に接続され
た第２の端子とを有する第３のＦＥＴトランジスタをさ
らに含む、上記（５）に記載のレシーバ回路。 （７）前記第１のＦＥＴトランジスタがラッチ電圧より
も低い電圧を有するデータ信号のラッチを可能にする低
しきい値ＮＭＯＳ ＦＥＴからなる、上記（５）または
（６）に記載のレシーバ回路。 （８）前記パルス変換手段が、第１の極性の第１のポイ
ンタ信号を受け取り、前記第２のポインタ信号を出力す
る第１の入力端子を有する論理ゲートと、前記第１のポ
インタ信号を同時に受け取り、前記論理ゲートの前記第
２の入力端子への入力のために時間遅延された逆の極性
の第１のポインタ信号を発生する手段とを含み、前記論
理ゲートが前記第２の入力端子において遅延され反転さ
れた前記ポインタ信号に応答して前記第２のポインタ信
号をリセットする、上記（１）に記載のレシーバ回路。 （９）前記論理ゲートがＮＯＲゲートを含む、上記
（８）に記載のレシーバ回路。 （１０）時間遅延された逆の極性の第１のポインタ信号
を発生する前記手段が、１つまたは複数の直列接続され
た論理インバータをさらに含む、上記（８）または
（９）に記載のレシーバ回路。 （１１）それぞれのラッチ装置をプリチャージする対応
するプリチャージ信号が、データ信号入力の電圧レベル
に関係なく所望の電圧レベルで対応するデータ信号のラ
ッチを可能にする、上記（６）に記載のレシーバ回路。 （１２）並列して配置され、単一のデータ線上で順次に
伝達されるデータ信号の順次ラッチを可能にする一連の
データ・ラッチ回路と、各々が対応する特定のラッチ回
路のそれぞれの第１の入力端子に入力される、１つまた
は複数のポインタ信号のシーケンスを発生するポインタ
信号発生器と、対応するラッチ回路の第２の入力端子で
受け取るためにそれぞれの前記ポインタ信号を同時に時
間遅延させる手段とを含み、それぞれのラッチ回路の前
記第１の入力端子における前記ポインタ信号が、前記ポ
インタ信号と共に前記データ線上に到着するデータ信号
のそれぞれのラッチ動作をトリガし、前記第２の入力端
子における遅延された前記ポインタ信号が前記ポインタ
信号をリセットする、動的ラッチ・レシーバ回路。 （１３）シーケンスのうちの発生された各ポインタ信号
が前記シーケンスのうちの前に発生されたポインタ信号
と時間的に重なり合う、上記（１２）に記載のレシーバ
回路。 （１４）前記ラッチ回路が、データ信号を受け取るゲー
ト端子と第２の端子とを有する第１のＦＥＴトランジス
タと、前記データ信号の受領と同期して対応するポイン
タ信号を受け取るゲート端子と、前記第１のＦＥＴトラ
ンジスタの前記第２の端子に接続された第２の端子と、
第３の端子とを有する第２のＦＥＴトランジスタと、遅
延された前記ポインタ信号を受け取るゲート端子と、前
記第２のＦＥＴトランジスタの前記第３の端子に接続さ
れた第２の端子とを有する第３のＦＥＴトランジスタと
をさらに含む、上記（１２）または（１３）に記載のレ
シーバ回路。 （１５）前記ラッチ回路が、データ信号のラッチの前に
プリチャージ信号を受け取るゲート端子と、前記第３の
ＦＥＴトランジスタの第３の端子に接続された第２の端
子とを有する第４のＦＥＴトランジスタをさらに含む、
上記（１４）に記載のレシーバ回路。 （１６）前記第２のＦＥＴトランジスタと第３のＦＥＴ
トランジスタとがＮＭＯＳ ＦＥＴからなる、上記（１
４）または（１５）に記載のレシーバ回路。 （１７）前記第１のＦＥＴトランジスタが、ラッチ電圧
より低い電圧を有するデータ信号のラッチを可能にする
低しきい値ＮＭＯＳ ＦＥＴからなる、上記（１４）な
いし（１６）のいずれか一項に記載のレシーバ回路。 （１８）前記ポインタ信号を時間遅延させる前記手段
が、１つまたは複数の直列接続された論理インバータ装
置をさらに含む、上記（１２）に記載のレシーバ回路。 （１９）それぞれのラッチ装置をプリチャージする対応
するプリチャージ信号が、データ信号入力の電圧レベル
に関係なく所望の電圧レベルで対応するデータ信号のラ
ッチを可能にする、上記（１５）に記載のレシーバ回
路。
【図１】従来の技術によるローカル・ポインタを使用す
る静的ラッチ受領装置アーキテクチャを示す図である。
る静的ラッチ受領装置アーキテクチャを示す図である。
【図２】図１の回路の動作波形図である。
【図３】従来の美術によるローカル・ポインタを使用す
る動的ラッチ受領装置アーキテクチャを示す図である。
る動的ラッチ受領装置アーキテクチャを示す図である。
【図４】図３の回路の動作波形図である。
【図５】本発明の第１の実施形態による、ローカルに生
成される自己リセット・ポインタ信号を実施する動的ラ
ッチ受領装置アーキテクチャを示す図である。
成される自己リセット・ポインタ信号を実施する動的ラ
ッチ受領装置アーキテクチャを示す図である。
【図６】重なり合うそれぞれの大域ポインタ信号と対応
するローカル生成ポインタ信号とのタイミング関係を示
す図である。
するローカル生成ポインタ信号とのタイミング関係を示
す図である。
【図７】本発明の第２の実施形態による、ローカルに生
成される自己リセット・ポインタ信号を実施する動的ラ
ッチ受領装置アーキテクチャを示す図である。
成される自己リセット・ポインタ信号を実施する動的ラ
ッチ受領装置アーキテクチャを示す図である。
【図８】バースト・データ伝送をトリガするために使用
される重なり合うそれぞれの大域ポインタ信号のタイミ
ング関係を示す図である。
される重なり合うそれぞれの大域ポインタ信号のタイミ
ング関係を示す図である。
１４ 入力データ信号 １００ 動的ラッチ受領装置アーキテクチャ １２２ 大域ポインタ信号 １２８ プリチャージ信号 １３２ ローカル・ポインタ信号 １３８ ラッチ装置 １４１ ＰＭＯＳ装置 １４２ ＮＭＯＳ装置 １５５ 電源電圧 １５８ 大域ポインタ信号 １６２ ＮＭＯＳ装置 １６８ ラッチ装置 １６１ ＰＭＯＳ装置 １７８ プリチャージ信号 ２００ 動的ラッチ受領装置アーキテクチャ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥＬ ＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 トシアキ・キリハタ アメリカ合衆国12601 ニューヨーク州ポ ーキプシー ミスティ・リッジ・サークル 10 (72)発明者 ゲルハルト・ミュラー アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ タウン・ビュ ー・ドライブ 168 (72)発明者 デービッド・アール・ハンソン アメリカ合衆国10509 ニューヨーク州ブ ルースター ハーベスト・ドライブ 30
Claims (19)
- 【請求項１】並列して配置され、単一のデータ線上で順
次に伝達されるデータ信号の順次ラッチを可能にする一
連のデータ・ラッチ回路と、 各々が特定のラッチ回路に対応する、１つまたは複数の
第１のポインタ信号のシーケンスを発生する第１のポイ
ンタ信号発生器と、 ラッチ回路に関連づけられ、対応する第１のポインタ信
号を受け取り、それぞれのラッチ回路に入力するために
それぞれの第２のポインタ信号を発生するパルス変換手
段であって、各前記第２のポインタ信号が重なり合わな
いシーケンスで発生され、順次に伝達されるデータ信号
と同期して各データ信号のそれぞれのラッチ動作をトリ
ガする、パルス変換手段とを含む動的ラッチ・レシーバ
回路。 - 【請求項２】生成された各第２のポインタ信号が、それ
に対応する第１のポインタ信号の幅よりも小さい幅を有
するパルス信号である、請求項１に記載のレシーバ回
路。 - 【請求項３】シーケンスのうちの発生された各第２のポ
インタ信号が、前記シーケンスのうちの前に発生された
第１のポインタ信号と時間的に重なり合う、請求項１に
記載のレシーバ回路。 - 【請求項４】１つまたは複数の前記ラッチ回路が異なる
電圧レベルのデータをラッチする、請求項１に記載のレ
シーバ回路。 - 【請求項５】前記ラッチ回路が、 データ信号を受け取るゲート端子と第２の端子とを有す
る第１のＦＥＴトランジスタと、 前記データ信号の受領と同期して対応する第２のポイン
タ信号を受け取るゲート端子と、前記第１のＦＥＴトラ
ンジスタ装置の前記第２の端子に接続された第２の端子
とを有する第２のＦＥＴトランジスタとを含む、請求項
１ないし４のいずれか一項に記載のレシーバ回路。 - 【請求項６】前記ラッチ回路が、それぞれのデータ信号
をラッチする前にプリチャージ信号を受け取るゲート端
子と、前記第２のＦＥＴトランジスタの第３の端子に接
続された第２の端子とを有する第３のＦＥＴトランジス
タをさらに含む、請求項５に記載のレシーバ回路。 - 【請求項７】前記第１のＦＥＴトランジスタがラッチ電
圧よりも低い電圧を有するデータ信号のラッチを可能に
する低しきい値ＮＭＯＳ ＦＥＴからなる、請求項５ま
たは６に記載のレシーバ回路。 - 【請求項８】前記パルス変換手段が、 第１の極性の第１のポインタ信号を受け取り、前記第２
のポインタ信号を出力する第１の入力端子を有する論理
ゲートと、 前記第１のポインタ信号を同時に受け取り、前記論理ゲ
ートの前記第２の入力端子への入力のために時間遅延さ
れた逆の極性の第１のポインタ信号を発生する手段とを
含み、前記論理ゲートが前記第２の入力端子において遅
延され反転された前記ポインタ信号に応答して前記第２
のポインタ信号をリセットする、請求項１に記載のレシ
ーバ回路。 - 【請求項９】前記論理ゲートがＮＯＲゲートを含む、請
求項８に記載のレシーバ回路。 - 【請求項１０】時間遅延された逆の極性の第１のポイン
タ信号を発生する前記手段が、１つまたは複数の直列接
続された論理インバータをさらに含む、請求項８または
９に記載のレシーバ回路。 - 【請求項１１】それぞれのラッチ装置をプリチャージす
る対応するプリチャージ信号が、データ信号入力の電圧
レベルに関係なく所望の電圧レベルで対応するデータ信
号のラッチを可能にする、請求項６に記載のレシーバ回
路。 - 【請求項１２】並列して配置され、単一のデータ線上で
順次に伝達されるデータ信号の順次ラッチを可能にする
一連のデータ・ラッチ回路と、 各々が対応する特定のラッチ回路のそれぞれの第１の入
力端子に入力される、１つまたは複数のポインタ信号の
シーケンスを発生するポインタ信号発生器と、 対応するラッチ回路の第２の入力端子で受け取るために
それぞれの前記ポインタ信号を同時に時間遅延させる手
段とを含み、それぞれのラッチ回路の前記第１の入力端
子における前記ポインタ信号が、前記ポインタ信号と共
に前記データ線上に到着するデータ信号のそれぞれのラ
ッチ動作をトリガし、前記第２の入力端子における遅延
された前記ポインタ信号が前記ポインタ信号をリセット
する、動的ラッチ・レシーバ回路。 - 【請求項１３】シーケンスのうちの発生された各ポイン
タ信号が前記シーケンスのうちの前に発生されたポイン
タ信号と時間的に重なり合う、請求項１２に記載のレシ
ーバ回路。 - 【請求項１４】前記ラッチ回路が、 データ信号を受け取るゲート端子と第２の端子とを有す
る第１のＦＥＴトランジスタと、 前記データ信号の受領と同期して対応するポインタ信号
を受け取るゲート端子と、前記第１のＦＥＴトランジス
タの前記第２の端子に接続された第２の端子と、第３の
端子とを有する第２のＦＥＴトランジスタと、 遅延された前記ポインタ信号を受け取るゲート端子と、
前記第２のＦＥＴトランジスタの前記第３の端子に接続
された第２の端子とを有する第３のＦＥＴトランジスタ
とをさらに含む、請求項１２または１３に記載のレシー
バ回路。 - 【請求項１５】前記ラッチ回路が、データ信号のラッチ
の前にプリチャージ信号を受け取るゲート端子と、前記
第３のＦＥＴトランジスタの第３の端子に接続された第
２の端子とを有する第４のＦＥＴトランジスタをさらに
含む、請求項１４に記載のレシーバ回路。 - 【請求項１６】前記第２のＦＥＴトランジスタと第３の
ＦＥＴトランジスタとがＮＭＯＳ ＦＥＴからなる、請
求項１４または１５に記載のレシーバ回路。 - 【請求項１７】前記第１のＦＥＴトランジスタが、ラッ
チ電圧より低い電圧を有するデータ信号のラッチを可能
にする低しきい値ＮＭＯＳ ＦＥＴからなる、請求項１
４ないし１６のいずれか一項に記載のレシーバ回路。 - 【請求項１８】前記ポインタ信号を時間遅延させる前記
手段が、１つまたは複数の直列接続された論理インバー
タ装置をさらに含む、請求項１２に記載のレシーバ回
路。 - 【請求項１９】それぞれのラッチ装置をプリチャージす
る対応するプリチャージ信号が、データ信号入力の電圧
レベルに関係なく所望の電圧レベルで対応するデータ信
号のラッチを可能にする、請求項１５に記載のレシーバ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/281,461 US6140855A (en) | 1999-03-30 | 1999-03-30 | Dynamic-latch-receiver with self-reset pointer |
| US09/281461 | 1999-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000312230A true JP2000312230A (ja) | 2000-11-07 |
| JP3484135B2 JP3484135B2 (ja) | 2004-01-06 |
Family
ID=23077403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000075093A Expired - Fee Related JP3484135B2 (ja) | 1999-03-30 | 2000-03-17 | 自己リセット・ポインタを使用した動的ラッチ・レシーバ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6140855A (ja) |
| EP (1) | EP1041571A3 (ja) |
| JP (1) | JP3484135B2 (ja) |
| KR (1) | KR100356330B1 (ja) |
| CN (1) | CN1235158C (ja) |
| TW (1) | TW469440B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712538B1 (ko) | 2005-10-28 | 2007-04-30 | 삼성전자주식회사 | 래치를 기반으로 하는 펄스 발생기 및 이를 구비하는제어신호 발생회로 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3825573B2 (ja) * | 1999-02-17 | 2006-09-27 | 株式会社東芝 | 同期回路とその遅延回路 |
| JP4408513B2 (ja) * | 2000-01-26 | 2010-02-03 | 株式会社ルネサステクノロジ | 半導体装置 |
| CN110489373B (zh) * | 2019-08-21 | 2021-07-20 | 格威半导体(厦门)有限公司 | 一种串行隔离通信方法、装置及系统 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4370569A (en) * | 1980-10-30 | 1983-01-25 | Hewlett-Packard Company | Integratable single pulse circuit |
| EP0053214B1 (fr) * | 1980-11-28 | 1987-08-26 | International Business Machines Corporation | Système de distribution de signaux numériques |
| US4470569A (en) * | 1981-12-28 | 1984-09-11 | Mcdonnell Douglas Corporation | Locking, redundant slat drive mechanism |
| JPS60154553A (ja) * | 1984-01-23 | 1985-08-14 | Nec Corp | 相補型ｍｏｓ集積回路の駆動方法 |
| JPH0821844B2 (ja) * | 1986-05-30 | 1996-03-04 | 三菱電機株式会社 | 半導体集積回路 |
| JPH01149516A (ja) * | 1987-12-04 | 1989-06-12 | Mitsubishi Electric Corp | クロック発生装置 |
| EP0329798B1 (en) * | 1988-01-28 | 1990-12-19 | Hewlett-Packard GmbH | Formatter circuit |
| US5218237A (en) * | 1992-01-02 | 1993-06-08 | Etron Technology Inc. | Circuit forming output pulse a selected delay after initiating pulse |
| US5422585A (en) * | 1993-09-24 | 1995-06-06 | Fan Chiangi; Yung F. | Apparatus for generating an output signal of a desired pulse width |
| JP3557640B2 (ja) * | 1993-12-14 | 2004-08-25 | ソニー株式会社 | 同期回路 |
| US5453708A (en) * | 1995-01-04 | 1995-09-26 | Intel Corporation | Clocking scheme for latching of a domino output |
| US5517136A (en) * | 1995-03-03 | 1996-05-14 | Intel Corporation | Opportunistic time-borrowing domino logic |
| US5742192A (en) * | 1995-06-15 | 1998-04-21 | Intel Corporation | Circuit for generating a pulse signal to drive a pulse latch |
| JP3465433B2 (ja) * | 1995-09-05 | 2003-11-10 | 三菱電機株式会社 | Ｍｒヘッドのディスク接触検出回路 |
| US5764089A (en) * | 1995-09-11 | 1998-06-09 | Altera Corporation | Dynamic latching device |
| US5774005A (en) * | 1995-09-11 | 1998-06-30 | Advanced Micro Devices, Inc. | Latching methodology |
| US5672990A (en) * | 1996-01-26 | 1997-09-30 | United Microelectronics Corporation | Edge-trigger pulse generator |
| US5764083A (en) * | 1996-06-10 | 1998-06-09 | International Business Machines Corporation | Pipelined clock distribution for self resetting CMOS circuits |
| JPH10188556A (ja) * | 1996-12-20 | 1998-07-21 | Fujitsu Ltd | 半導体記憶装置 |
| US5917355A (en) * | 1997-01-16 | 1999-06-29 | Sun Microsystems, Inc. | Edge-triggered staticized dynamic flip-flop with conditional shut-off mechanism |
| US5936449A (en) * | 1997-09-08 | 1999-08-10 | Winbond Electronics Corporation | Dynamic CMOS register with a self-tracking clock |
-
1999
- 1999-03-30 US US09/281,461 patent/US6140855A/en not_active Expired - Fee Related
-
2000
- 2000-02-25 EP EP00103968A patent/EP1041571A3/en not_active Withdrawn
- 2000-03-17 JP JP2000075093A patent/JP3484135B2/ja not_active Expired - Fee Related
- 2000-03-30 CN CNB001179446A patent/CN1235158C/zh not_active Expired - Fee Related
- 2000-03-30 KR KR1020000016581A patent/KR100356330B1/ko active IP Right Grant
- 2000-04-01 TW TW089106154A patent/TW469440B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712538B1 (ko) | 2005-10-28 | 2007-04-30 | 삼성전자주식회사 | 래치를 기반으로 하는 펄스 발생기 및 이를 구비하는제어신호 발생회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1041571A2 (en) | 2000-10-04 |
| CN1235158C (zh) | 2006-01-04 |
| KR100356330B1 (ko) | 2002-10-18 |
| EP1041571A3 (en) | 2001-02-28 |
| JP3484135B2 (ja) | 2004-01-06 |
| KR20010006935A (ko) | 2001-01-26 |
| CN1292530A (zh) | 2001-04-25 |
| US6140855A (en) | 2000-10-31 |
| TW469440B (en) | 2001-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5955905A (en) | Signal generator with synchronous mirror delay circuit | |
| US7180351B2 (en) | Hybrid latch flip-flop | |
| US6252441B1 (en) | Synchronous data sampling circuit | |
| JP2002352583A (ja) | 同期式半導体メモリ装置のデータ入力回路及びデータ入力方法 | |
| US5936449A (en) | Dynamic CMOS register with a self-tracking clock | |
| US6239618B1 (en) | Buffer with fast edge propagation | |
| JP3812959B2 (ja) | 出力バッファ及び可変待ち時間出力回路 | |
| JP3484135B2 (ja) | 自己リセット・ポインタを使用した動的ラッチ・レシーバ回路 | |
| US5715198A (en) | Output latching circuit for static memory devices | |
| US5828249A (en) | Arrangement for selective generation of an output signal related to a clock signal and method therefor | |
| US6834015B2 (en) | Semiconductor memory device for reducing data accessing time | |
| US6338103B1 (en) | System for high-speed data transfer using a sequence of overlapped global pointer signals for generating corresponding sequence of non-overlapped local pointer signals | |
| JP4386523B2 (ja) | ダイナミック論理回路 | |
| JP3109986B2 (ja) | 信号遷移検出回路 | |
| KR20030009332A (ko) | 램 및 램을 위한 프리페치 입력 드라이버 | |
| US6359488B2 (en) | Clock buffer circuit, and interface and synchronous type semiconductor memory device with clock buffer circuit | |
| US5963501A (en) | Dynamic clock signal generating circuit for use in synchronous dynamic random access memory devices | |
| US6958629B2 (en) | Single stage, level restore circuit with mixed signal inputs | |
| KR0182981B1 (ko) | 외부신호를 샘플링하는 레지스터회로 | |
| KR100585085B1 (ko) | 고속 메모리 장치의 데이타 독출 경로에 구비되는 데이타전송 회로 | |
| JP3235105B2 (ja) | 演算回路 | |
| US6240041B1 (en) | Signal generator with timing margin by using control signal to control different circuit | |
| JP3164493B2 (ja) | 信号伝送回路及び信号伝送方法 | |
| KR100329764B1 (ko) | 데이터 입력 속도를 향상시킨 데이터 입력장치 | |
| JP2907250B2 (ja) | 外部同期信号制御型入出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |