JP3164493B2 - 信号伝送回路及び信号伝送方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号伝送回路及び信
号伝送方法に関し、特に、１個の半導体チップの内部、
又は２個の半導体チップの相互間で所定のクロックに同
期して並列に多数の信号を伝送するメモリー回路又はマ
イクロプロセッサー等において、信号を伝送する場合の
改良に関する。

【０００２】

【従来の技術】従来、並列信号処理を行うマイクロプロ
セッサー、又は、メモリー回路、例えば画像メモリー、
シンクロナス・ダイナミック・ランダム・アクセス・メ
モリー（ＳＤＲＡＭ）、スタティック・ランダム・アク
セス・メモリー（ＳＲＡＭ）等では、信号線の駆動、即
ち信号の伝送について次の基本構成が採用される。

【０００３】この基本構成を図２４に示す。同図におい
て、１００及び１０１は各々単線で構成される信号線、
１０２及び１０３は前記各信号線に信号を伝送するため
の例えばインバーターで構成されたドライバー、１０４
及び１０５は各信号の信号を受ける例えばインバーター
で構成されたレシーバーである。

【０００４】前記従来の構成の動作を図２５に基いて説
明する。クロックＭＣＬＫに同期して並列信号を伝送す
る場合、前記クロックＭＣＬＫの立上りエッジ又は立下
りエッジ（図２５では立上りエッジ）で入力を取り込み
むと共に、このタイミングで同時にドライバー１０２、
１０３を活性化させて各信号線１００、１０１を駆動す
る。また、前記各信号線１００、１０１の信号を、クロ
ックＭＣＬＫの立上りエッジ又は立下りエッジ（同図で
は立上りエッジ）で各レシーバー１０４、１０５の入力
に取り込みむと共に、そのタイミングで同時に、各レシ
ーバー１０４、１０５を活性化させて、その信号線の信
号を検知する。

【０００５】しかしながら、前記従来の構成では，各信
号線１００、１０１が単線であるため、その信号線の信
号としての情報は、各信号線の変化後の電位と、対応す
るレシーバーの信号識別用の基準閾値電圧との電位差で
あり、従って、電源ノイズ等を考慮すると、前記各信号
線の電位振幅は、大きく取る必要があり、その結果、信
号の伝送に多くの消費電力を要する。また、各信号線の
配線容量と抵抗との積で決定される配線遅延の影響を強
く受ける。従って、前記従来の構成では、低速であるに
も拘らず、大電力を消費する欠点があった。

【０００６】そこで、従来、前記構成の欠点を解消する
ために、各信号線１００、１０１の数と同数の他の信号
線を設け、各信号線の信号の伝送時には、対応する他の
信号線との間で信号を差動伝送する構成が採用されてい
る。

【０００７】しかしながら、この構成では、信号線の電
位振幅を小さくできるので、低消費電力化(POWER SAVIN
G)が可能である反面、信号線本数が増加し、従って、画
像メモリ等において並列ビット数が「６４」、「１２
８」等に増大すると、チップ面積の増加及びコスト高を
招くため、小型で低価格を目標とする回路には適用でき
ない欠点があった。

【０００８】

【発明が解決しようとする課題】本発明は、前記従来の
欠点に鑑みてなされたものであり、その目的は、信号線
本数が多い信号伝送回路においても、信号線を共用する
こと(WIRE SHARING)により、信号線の本数の増大を招か
ずに省領域化(AREA SAVING) しつつ差動伝送を実現し
て、小振幅伝送による低消費電力化(POWER SAVING)を小
型で低価格を確保しつつ達成する信号伝送回路及び信号
伝送方法を提供することにある。

【０００９】

【課題を解決するための手段】前記の目的を達成するた
め、本発明では、複数本の信号線を２本の信号線より成
る各組に分け、１組を構成する２本の信号線において、
この両信号線に対応する２つの信号を同時には伝送せ
ず、クロックの１周期内の前半で一方の信号を、後半で
他方の信号を伝送することとし、前記クロックの前半で
一方の信号を伝送するに際し、この信号を前記１組を構
成する２本の信号線を用いて差動伝送し、同様に、クロ
ックの後半で他方の信号を伝送するに際し、この信号を
前記１組を構成する２本の信号線を用いて差動伝送する
構成とする。

【００１０】即ち、本発明の請求項１記載の発明の信号
伝送回路は、伝送すべき第１及び第２の信号を第１及び
第２の信号線を用いて伝送する信号伝送回路であって、
前記第１の信号とは時間的に一致しない第１の不一致信
号を生成する第１の信号生成回路と、前記第２の信号と
は時間的に一致しない第２の不一致信号を生成する第２
の信号生成手段と、前記第１及び第２の信号並びに前記
第１及び第２の信号生成手段により生成された第１及び
第２の不一致信号を受け、前記第１の信号及び第１の不
一致信号の組、及び前記第２の信号及び第２の不一致信
号の組の何れか一方を選択し、この選択した組を構成す
る２つの信号を差動信号として前記第１及び第２の信号
線に伝送する選択手段とを備えたことを特徴とする。

【００１１】請求項２記載の発明は、前記請求項１記載
の信号伝送回路において、選択手段は、第１の信号及び
第１の不一致信号の組、及び前記第２の信号及び第２の
不一致信号の組を交互に選択することを特徴とする。

【００１２】請求項３記載の発明は、前記請求項１記載
の信号伝送回路において、第１及び第２の信号生成手段
は、各々、不一致信号として、伝送すべき信号と相補の
信号を生成するインバータより成ることを特徴とする。

【００１３】請求項４記載の発明は、前記請求項１記載
の信号伝送回路において、第１及び第２の信号生成手段
は、各々、不一致信号として、伝送すべき信号を時間的
に遅延した信号を生成する回路より成ることを特徴とす
る。

【００１４】請求項５記載の発明は、前記請求項４記載
の信号伝送回路において、第１及び第２の信号生成手段
は、各々、第１及び第２の信号線に直列に配置された遅
延素子より成ることを特徴とする。

【００１５】請求項６記載の発明は、前記請求項１記載
の信号伝送回路において、第１及び第２の信号生成手段
は、各々、不一致信号として、伝送すべき信号の電流量
を変更した信号を生成する回路より成ることを特徴とす
る。

【００１６】請求項７記載の発明は、前記請求項６記載
の信号伝送回路において、第１及び第２の信号生成手段
は、各々、第１及び第２の信号線のインピーダンスを変
更するインピーダンス変更回路より成ることを特徴とす
る。

【００１７】請求項８記載の発明は、前記請求項１記載
の信号伝送回路において、別途、選択手段と第１及び第
２の信号線との間に配置された電圧制御手段を備え、前
記電圧制御手段は、第１の信号線の振幅電圧及び第２の
信号線の振幅電圧を電源電圧未満の小振幅にするよう
に、前記選択手段から出力される差動信号を構成する２
つの信号の電位を各々制御することを特徴とする。

【００１８】請求項９記載の発明は、前記請求項８記載
の信号伝送回路において、別途、第１及び第２の信号線
の後端部に配置される信号受信回路を備え、前記信号受
信回路は、第１及び第２の信号線に送出された各信号を
受信し、受信した両信号を、電源電圧の電位差を有する
差動信号に変換することを特徴とする。

【００１９】請求項１０記載の発明は、前記請求項１記
載の信号伝送回路において、選択手段は、第１の信号線
に接続される第１の選択手段と、第２の信号線に接続さ
れる第２の選択手段とから成り、前記第１の選択手段
は、第１の信号と、第２の信号生成手段により生成され
る第２の不一致信号との何れか一方を選択し、前記第２
の選択手段は、第２の信号と、第１の信号生成手段によ
り生成される第１の不一致信号との何れか一方を選択す
ることを特徴とする。

【００２０】請求項１１記載の発明は、前記請求項１０
記載の信号伝送回路において、第１の選択手段は、第１
の信号と第２の不一致信号とを交互に選択し、第２の選
択手段は、第２の信号と第１の不一致信号とを交互に選
択することを特徴とする。

【００２１】請求項１２記載の発明は、前記請求項１記
載の信号伝送回路において、選択手段は、第１の信号線
に接続される第１の選択手段と、第２の信号線に接続さ
れる第２の選択手段とから成り、前記第１の選択手段
は、第１の信号と第２の信号との何れか一方を選択し、
前記第２の選択手段は、第１の信号生成手段により生成
される第１の不一致信号と、第２の信号生成手段により
生成される第２の不一致信号との何れか一方を選択する
ことを特徴とする。

【００２２】請求項１３記載の発明は、前記請求項１２
記載の信号伝送回路において、第１の選択手段は、第１
の信号と第２の信号とを交互に選択し、第２の選択手段
は、第１の不一致信号と第２の不一致信号とを交互に選
択することを特徴とする。

【００２３】請求項１４記載の発明は、前記請求項１２
記載の信号伝送回路において、第１及び第２の選択手段
と第１及び第２の信号線との間に配置される切換手段を
備え、前記切換手段は、第１の選択手段から第１の信号
線又は第２の信号線への出力の送出を切換えると共に、
第２の選択手段から第２の信号線又は第１の信号線への
出力の送出を切換えることを特徴とする。

【００２４】請求項１５記載の発明は、前記請求項１記
載の信号伝送回路において、選択手段の後段に２列に配
置される１段又は複数段の記憶手段を備え、前記記憶手
段のうち最初段を構成する２個の記憶手段は、選択手段
から出力される２つの信号より成る差動信号を記憶し、
前記最初段を除く各段の２個の記憶手段は、前段の記憶
手段から出力される２つの信号より成る差動信号を記憶
し、最後段の２個の記憶手段は、その記憶した差動信号
を第１及び第２の信号線に出力することを特徴とする。

【００２５】請求項１６記載の発明は、前記請求項８記
載の信号伝送回路において、電圧制御手段は、選択手段
から出力される２つの信号より成る差動信号のうち何れ
か一方の信号を受ける１入力・１出力型の第１のドライ
バーと、前記選択手段から出力される他方の信号を受け
る１入力・１出力型の第２のドライバーとから成り、前
記第１のドライバーは第１の信号線に接続され、前記第
２のドライバーは第２の信号線に接続されることを特徴
とする。

【００２６】請求項１７記載の発明は、前記請求項８記
載の信号伝送回路において、電圧制御手段は、差動入力
・差動出力型の第１及び第２のドライバーより成り、前
記第１及び第２のドライバーは、選択手段から出力され
る２つの信号より成る差動信号を受けると共に、第１及
び第２の信号線に接続されることを特徴とする。

【００２７】請求項１８記載の発明は、前記請求項９記
載の信号伝送回路において、信号受信回路は、第１及び
第２の信号線の双方に接続された差動入力・差動出力型
の第１及び第２のレシーバーより成り、前記第１及び第
２のレシーバーの何れか一方は、前記第１及び第２の信
号線から差動信号を受信することを特徴とする。

【００２８】請求項１９記載の発明は、前記請求項１８
記載の信号伝送回路において、第１及び第２のレシーバ
ーは、交互に、第１及び第２の信号線から差動信号を受
信することを特徴とする。

【００２９】請求項２０記載の発明は、前記請求項１記
載の信号伝送回路において、第１及び第２の信号線のう
ち何れか一方の信号線には、他方の信号線と比較して、
伝送線路により決定される信号の反射の周期の約半分の
遅延時間をもつ遅延素子が直列に接続されることを特徴
とする。

【００３０】請求項２１記載の発明は、前記請求項１記
載の信号伝送回路において、別途、選択手段と第１及び
第２の信号線との間に配置され、差動信号の送出後から
次に続く差動信号の送出開始時までの間に開くスイッチ
手段と、前記スイッチ手段が開いている期間に前記第１
及び第２の信号線を同電位にプリチャージするプリチャ
ージ手段とを備えたことを特徴とする。

【００３１】請求項２２記載の発明は、前記請求項２１
記載の信号伝送回路において、別途、遷移検出手段と、
制御手段とを備え、前記遷移検出手段は、伝送すべき２
つの信号を入力し、この両信号の内容が一致するか否か
を検出し、一致しない時に遷移検出信号を出力し、一致
する時に一致検出信号を出力し、前記制御手段は、前記
遷移検出手段の遷移検出信号を受けた時、プリチャージ
手段による第１及び第２の信号線のプリチャージを許容
し、前記遷移検出手段の一致検出信号を受けた時、プリ
チャージ手段による第１及び第２の信号線のプリチャー
ジを禁止することを特徴とする。

【００３２】請求項２３記載の発明の信号伝送回路は、
伝送すべき複数の信号を、これ等の信号と同数の本数の
信号線を用いて伝送する信号伝送回路であって、前記複
数本の信号線のうち２本づつを１組として、各組は、伝
送すべき２つの信号のうち第１の信号とは時間的に一致
しない第１の不一致信号を生成する第１の信号生成回路
と、伝送すべき２つの信号のうち第２の信号とは時間的
に一致しない第２の不一致信号を生成する第２の信号生
成手段と、前記第１及び第２の信号並びに前記第１及び
第２の信号生成手段により生成された第１及び第２の不
一致信号を受け、前記第１の信号及び第１の不一致信号
の組、及び前記第２の信号及び第２の不一致信号の組の
何れか一方を選択し、この選択した組を構成する２つの
信号を差動信号として前記第１及び第２の信号線に伝送
する選択手段とを備えることを特徴とする。

【００３３】請求項２４記載の発明は、前記請求項２３
記載の信号伝送回路において、各組の第１及び第２の信
号生成手段は、各々、不一致信号として、伝送すべき信
号を時間的に遅延した信号を生成する回路より成ること
を特徴とする。

【００３４】請求項２５記載の発明は、前記請求項２４
記載の信号伝送回路において、各組の第１及び第２の信
号生成手段は、各々、第１及び第２の信号線に直列に配
置された遅延素子より成ることを特徴とする。

【００３５】請求項２６記載の発明は、前記請求項２３
記載の信号伝送回路において、各組の第１及び第２の信
号生成手段は、各々、不一致信号として、伝送すべき信
号の電流量を変更した信号を生成する回路より成ること
を特徴とする。

【００３６】請求項２７記載の発明は、前記請求項２６
記載の信号伝送回路において、各組の第１及び第２の信
号生成手段は、各々、第１及び第２の信号線のインピー
ダンスを変更するインピーダンス変更回路より成ること
を特徴とする。

【００３７】請求項２８記載の発明の信号伝送回路は、
伝送すべき複数の信号を、これ等の信号と同数の本数の
信号線を用いて伝送する信号伝送回路であって、前記複
数本の信号線のうち２本づつを１組として、各組は、伝
送すべき２つの信号のうち第１の信号とは時間的に一致
しない第１の不一致信号を生成する第１の信号生成回路
と、伝送すべき２つの信号のうち第２の信号とは時間的
に一致しない第２の不一致信号を生成する第２の信号生
成手段と、前記第１及び第２の信号並びに前記第１及び
第２の信号生成手段により生成された第１及び第２の不
一致信号を受け、前記第１の信号及び第１の不一致信号
の組、及び前記第２の信号及び第２の不一致信号の組の
何れか一方を選択し、この選択した組を構成する２つの
信号を差動信号として前記第１及び第２の信号線に伝送
する選択手段と、前記選択手段と第１及び第２の信号線
との間に配置された電圧制御手段とを備え、前記電圧制
御手段は、第１の電位が供給される第１の供給端子、及
び第２の電位が供給される第２の供給端子を有すると共
に、前記選択手段からの差動信号を構成する２つの信号
を受け、その一方の信号を前記第１の電位の信号に、そ
の他方の信号を前記第２の電位の信号に、各々変換し
て、この両信号を第１及び第２の信号線に出力し、前記
各組の電圧制御手段は、第１の電源と、この電源の電圧
より低い電圧の第２の電源との間に直列に配置され、最
上段の電圧制御手段の第１の供給端子は前記第１の電源
に接続され、最下段の電圧制御手段の第２の供給端子は
前記第２の電源に接続され、前記最上段及び最下段の電
圧制御手段以外の電圧制御手段は、第１の供給端子がそ
の上段に位置する電圧制御手段の第２の供給端子に接続
され、第２の供給端子がその下段に位置する電圧制御手
段の第１の供給端子に接続されることを特徴とする。

【００３８】請求項２９記載の発明は、前記請求項２８
記載の信号伝送回路において、各組の選択手段は、第１
の信号及び第１の不一致信号の組、及び前記第２の信号
及び第２の不一致信号の組を交互に選択することを特徴
とする。

【００３９】請求項３０記載の発明は、前記請求項２８
記載の信号伝送回路において、各組の第１及び第２の信
号生成手段は、各々、不一致信号として、伝送すべき信
号を時間的に遅延した信号を生成する回路より成ること
を特徴とする。

【００４０】請求項３１記載の発明は、前記請求項３０
記載の信号伝送回路において、各組の第１及び第２の信
号生成手段は、各々、第１及び第２の信号線に直列に配
置された遅延素子より成ることを特徴とする。

【００４１】請求項３２記載の発明は、前記請求項２８
記載の信号伝送回路において、各組の第１及び第２の信
号生成手段は、各々、不一致信号として、伝送すべき信
号の電流量を変更した信号を生成する回路より成ること
を特徴とする。

【００４２】請求項３３記載の発明は、前記請求項３２
記載の信号伝送回路において、各組の第１及び第２の信
号生成手段は、各々、第１及び第２の信号線のインピー
ダンスを変更するインピーダンス変更回路より成ること
を特徴とする。

【００４３】請求項３４記載の発明は、前記請求項２８
記載の信号伝送回路において、第１の供給端子に供給さ
れる電圧が第１の電源の電圧の１／２以上である電圧制
御手段は、Ｐ型のＭＯＳＦＥＴで構成されることを特徴
とする。

【００４４】請求項３５記載の発明は、前記請求項２８
記載の信号伝送回路において、第１の供給端子に供給さ
れる電圧が第１の電源の電圧の１／２未満である電圧制
御手段は、Ｎ型のＭＯＳＦＥＴで構成されることを特徴
とする。

【００４５】請求項３６記載の発明は、前記請求項２８
記載の信号伝送回路において、第１の電源の電位と第２
の電源の電位との電位差は、前記各組の第１及び第２の
信号線間の電位差の整数倍であることを特徴とする。

【００４６】請求項３７記載の発明の信号伝送方法は、
伝送すべき第１及び第２の信号を第１及び第２の信号線
を用いて伝送する信号伝送方法であって、前記第１及び
第２の信号を受けた後、前記第１の信号とは時間的に一
致しない不一致信号を生成すると共に、この不一致信号
及び前記第１の信号を差動信号として前記第１及び第２
の信号線に送出し、その後、前記第２の信号とは時間的
に一致しない不一致信号を生成すると共に、この不一致
信号及び前記第２の信号を差動信号として前記第１及び
第２の信号線に送出することを特徴とする。

【００４７】請求項３８記載の発明は、前記請求項３７
記載の信号伝送方法において、第１の信号とは時間的に
一致しない不一致信号を生成すると共に、この不一致信
号及び前記第１の信号を差動信号として前記第１及び第
２の信号線に送出する工程は、複数回繰返され、第２の
信号とは時間的に一致しない不一致信号を生成すると共
に、この不一致信号及び前記第２の信号を差動信号とし
て前記第１及び第２の信号線に送出する工程も、複数回
繰返されることを特徴とする。

【００４８】請求項３９記載の発明は、前記請求項３７
記載の信号伝送方法において、第１の信号とは時間的に
一致しない不一致信号を生成すると共に、この不一致信
号及び前記第１の信号を差動信号として前記第１及び第
２の信号線に送出する工程は、１回行われ、第２の信号
とは時間的に一致しない不一致信号を生成すると共に、
この不一致信号及び前記第２の信号を差動信号として前
記第１及び第２の信号線に送出する工程は、複数回繰返
されることを特徴とする。

【００４９】請求項４０記載の発明は、前記請求項３７
記載の信号伝送方法において、第１の信号とは時間的に
一致しない不一致信号を生成すると共に、この不一致信
号及び前記第１の信号を差動信号として前記第１及び第
２の信号線に送出する工程は、１回行われ、第２の信号
とは時間的に一致しない不一致信号を生成すると共に、
この不一致信号及び前記第２の信号を差動信号として前
記第１及び第２の信号線に送出する工程も、１回行われ
ることを特徴とする。

【００５０】請求項４１記載の発明は、前記請求項３７
記載の信号伝送方法において、不一致信号は、伝送する
信号と相補の信号であることを特徴とする。

【００５１】請求項４２記載の発明は、前記請求項３７
記載の信号伝送方法において、不一致信号は、伝送すべ
き信号を時間的に遅延した信号であることを特徴とす
る。

【００５２】請求項４３記載の発明は、前記請求項３７
記載の信号伝送方法において、不一致信号は、伝送すべ
き信号の電流量を変更した信号であることを特徴とす
る。

【００５３】請求項４４記載の発明は、前記請求項４０
記載の信号伝送方法において、第１の信号及びその不一
致信号は、クロックの１周期の前半の期間で送出され、
第２の信号及びその不一致信号は、前記クロックの１周
期の後半の期間で送出されることを特徴とする。

【００５４】請求項４５記載の発明は、前記請求項３７
記載の信号伝送方法において、第１及び第２の信号線に
信号を送出する時、この第１及び第２の信号線に送出す
る信号を、その各信号の電位に応じて、第１の電位、又
は前記第１の電位とは電源電圧未満の電位差にある第２
の電位に変換して、第１及び第２の信号線に送出するこ
とを特徴とする。

【００５５】請求項４６記載の発明の信号伝送方法は、
伝送すべき第１及び第２の信号を第１及び第２の信号線
を用いて伝送する信号伝送方法であって、前記第１及び
第２の信号を受けた後、前記第１及び第２の信号線を同
一電位にプリチャージし、その後、前記第１の信号とは
時間的に一致しない不一致信号を生成すると共に、この
不一致信号及び前記第１の信号を差動信号として前記第
１及び第２の信号線に送出し、続いて、前記第１及び第
２の信号線を同一電位にプリチャージし、その後、前記
第２の信号とは時間的に一致しない不一致信号を生成す
ると共に、この不一致信号及び前記第２の信号を差動信
号として前記第１及び第２の信号線に送出することを特
徴とする。

【００５６】請求項４７記載の発明は、前記請求項４６
記載の信号伝送方法において、第１及び第２の信号線を
プリチャージする工程、第１の信号の不一致信号を生成
すると共にこの不一致信号及び前記第１の信号を送出す
る工程を１組として、複数回繰返した後、第１及び第２
の信号線をプリチャージする工程、第２の信号の不一致
信号を生成すると共にこの不一致信号及び前記第２の信
号を送出する工程を１組として、複数回繰返すことを特
徴とする。

【００５７】請求項４８記載の発明は、前記請求項４６
記載の信号伝送方法において、第１及び第２の信号線を
プリチャージする工程、第１の信号の不一致信号を生成
すると共にこの不一致信号及び前記第１の信号を送出す
る工程を１組として、１回行った後、第１及び第２の信
号線をプリチャージする工程、第２の信号の不一致信号
を生成すると共にこの不一致信号及び前記第２の信号を
送出する工程を１組として、複数回繰返すことを特徴と
する。

【００５８】請求項４９記載の発明は、前記請求項４６
記載の信号伝送方法において、第１及び第２の信号線を
プリチャージする工程、第１の信号の不一致信号を生成
すると共にこの不一致信号及び前記第１の信号を送出す
る工程を１組として、１回行った後、第１及び第２の信
号線をプリチャージする工程、第２の信号の不一致信号
を生成すると共にこの不一致信号及び前記第２の信号を
送出する工程を１組として、１回行うことを特徴とす
る。

【００５９】請求項５０記載の発明は、前記請求項４６
記載の信号伝送方法において、不一致信号は、伝送する
信号と相補の信号であることを特徴とする。

【００６０】請求項５１記載の発明は、前記請求項４６
記載の信号伝送方法において、不一致信号は、伝送すべ
き信号を時間的に遅延した信号であることを特徴とす
る。

【００６１】請求項５２記載の発明は、前記請求項４６
記載の信号伝送方法において、不一致信号は、伝送すべ
き信号の電流量を変更した信号であることを特徴とす
る。

【００６２】請求項５３記載の発明は、前記請求項４９
記載の信号伝送方法において、第１及び第２の信号線の
最初のプリチャージはクロックの前半周期の期間のうち
前半の期間で行い、第１の信号及びその不一致信号の送
出は前記クロックの前半周期の期間のうち後半の期間で
行い、第１及び第２の信号線の次のプリチャージはクロ
ックの後半周期の期間のうち前半の期間で行い、第２の
信号及びその不一致信号の送出は前記クロックの後半周
期の期間のうち後半の期間で行うことを特徴とする。

【００６３】請求項５４記載の発明は、前記請求項４６
記載の信号伝送方法において、第１及び第２の信号線に
信号を送出する時、この第１及び第２の信号線に送出す
る信号を、その各信号の電位に応じて、第１の電位、又
は前記第１の電位とは電源電圧未満の電位差にある第２
の電位に変換して、第１及び第２の信号線に送出するこ
とを特徴とする。

【００６４】請求項５５記載の発明は、前記請求項４６
記載の信号伝送方法において、受けた第１及び第２の信
号の内容が相互に一致するか否かを検出し、一致すると
き、第１の信号及びその不一致信号の送出後の第１及び
第２の信号のプリチャージは行わないことを特徴とす
る。

【００６５】請求項５６記載の発明の信号伝送方法は、
伝送すべき複数の信号を、これ等の信号と同数の本数の
信号線を用いて伝送する信号伝送方法であって、前記複
数本の信号線のうち２本づつを１組として、各組は、伝
送すべき第１及び第２の信号を受けた後、前記第１の信
号とは時間的に一致しない不一致信号を生成すると共
に、この不一致信号及び前記第１の信号を差動信号とし
て、自己の組の２本の信号線に送出し、その後、前記第
２の信号とは時間的に一致しない不一致信号を生成する
と共に、この不一致信号及び前記第２の信号を差動信号
として、前記２本の信号線に送出し、更に、前記複数の
組において、所定の２組毎に、一方の組で電位が下降す
る信号線と、他方の組で電位が上昇する信号線とを接続
して、前記電位が下降する信号線の持つ電荷を前記電位
が上昇する信号線で再利用することを特徴とする。

【００６６】請求項５７記載の発明は、前記請求項５６
記載の信号伝送方法において、不一致信号は、伝送する
信号と相補の信号であることを特徴とする。

【００６７】請求項５８記載の発明は、前記請求項５６
記載の信号伝送方法において、不一致信号は、伝送すべ
き信号を時間的に遅延した信号であることを特徴とす
る。

【００６８】請求項５９記載の発明は、前記請求項５６
記載の信号伝送方法において、不一致信号は、伝送すべ
き信号の電流量を変更した信号であることを特徴とす
る。

【００６９】以上の構成により、請求項１ないし請求項
５９記載の発明では、２種の信号を２本の信号線を使用
して伝送する場合に、一方の信号を２本の信号線を用い
て差動伝送し、その後、他方の信号を前記２本の信号線
を用いて差動伝送するので、物理的に信号線本数の倍増
を招かずに差動伝送が実現されて、画像メモリ自体や、
並列信号処理を行う２個のマイクロプロセッサ間の信号
伝送系の面積が有効に縮小される。

【００７０】特に、請求項８、請求項４５及び請求項５
４記載の発明では、２本の信号線を用いた差動伝送に際
して、その各信号線の電位振幅が電源電圧未満の小振幅
であるので、低消費電力で信号伝送が可能となる。

【００７１】また、請求項４４及び請求項５３記載の発
明では、１クロックの前半の期間で第１の信号を差動伝
送し、後半の期間で第２の信号を差動伝送するので、１
クロックで２信号を同時伝送する場合と同一の転送レー
トが確保される。

【００７２】更に、請求項１０及び請求項１１記載の発
明では、伝送すべき信号とその相補の信号とを２本の信
号で差動伝送することを繰返す場合に、各信号線には、
伝送すべき信号と、次に伝送すべき信号の相補の信号と
が交互に送出されるので、伝送すべき２つの信号が異な
る内容の信号である場合には、各信号線の電位遷移回数
が少なくて済み、より低消費電力となる。

【００７３】加えて、請求項１２及び請求項１３記載の
発明では、伝送すべき信号とその相補の信号とを２本の
信号で差動伝送することを繰返す場合に、各信号線に
は、伝送すべき信号と、次に伝送すべき信号とが繰返し
送出されるので、伝送すべき２つの信号が同一内容の信
号である場合には、各信号線の電位遷移回数が少なくて
済み、より低消費電力となる。

【００７４】また、請求項１４記載の発明では、伝送す
べき信号とその相補の信号とを２本の信号で差動伝送す
ることを繰返す場合に、伝送すべき信号及びその相補の
信号の何れを第１の信号線に送出し、残る何れの信号を
第２の信号線に送出するかを選択するので、伝送すべき
信号の内容が同一か異なるかに拘らず、各信号線の電位
遷移回数を少なくできて、より一層の低消費電力化が可
能となる。

【００７５】更に、請求項１５記載の発明では、伝送す
べき差動信号を一旦記憶手段に記憶するので、伝送すべ
き２つの信号の入力タイミングと伝送タイミングとの間
に遅延時間が得られ、従って、この遅延時間の間に種々
の判断、例えば前回伝送した信号と今回伝送する信号と
が同一内容か異なる内容かの判断に要する時間が得られ
る。

【００７６】加えて、請求項２０記載の発明では、一方
の信号線に配置した遅延素子によって、２つの信号線上
の信号の伝送波形間で、その各波形の乱れの周期がズレ
て、その両信号の伝送波形の波と波との重なりが防止さ
れるので、２本の信号線間の電位差が極端に小さくなる
ことが抑制され、その結果、差動信号が正確に信号受信
側で受信可能となる。

【００７７】更に加えて、請求項２１及び請求項４６記
載の発明では、伝送すべき信号を２本の信号線を用いて
差動伝送する前に、予め、その２本の信号線をその両信
号線の電位の中間電位にプリチャージする場合には、１
回の信号伝送で設定電位差を前記２本の信号線間で達成
するのに要する電荷が半分で済む。

【００７８】また、請求項２２及び請求項５５記載の発
明では、１つの信号を伝送した後、次に前記信号と同一
内容の信号を伝送する際には、この際に必要でなくなる
２本の信号線のプリチャージが禁止されるので、より一
層の低消費電力化が可能である。

【００７９】更に、請求項２８及び請求項５６記載の発
明では、電位が下降する信号線の電荷が、他の組で電位
が上昇する信号線に与えられて、電荷の再利用が行われ
るので、極めて効果的な低消費電力化が可能となる。

【００８０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。

【００８１】（第１の実施の形態）図１は本発明の第１
の実施の形態の信号伝送回路の概念図を示す。同図にお
いて、Ａｉｎは伝送すべき第１の信号、Ｂｉｎは伝送す
べき第２の信号、１は第１の信号線、２は第２の信号線
であって、信号伝送を差動伝送で行う組を構成する。３
は前記信号線１を駆動する１入力・１出力型の第１のド
ライバー、４は前記信号線２を駆動する１入力・１出力
型の第２のドライバー、５及び６は前記信号線１、２の
両信号を差動情報として取り込んで検出増幅する差動入
力・差動出力型の第１及び第２のレシーバー（信号受信
回路）である。

【００８２】また、１０は前記各信号線１、２に対応す
る信号Ａｉｎ、Ｂｉｎのレベル（「Ｈ」、「Ｌ」）を認
識するバッファ、１１はインバータ（第１の信号生成回
路）１２もインバータ（第２の信号生成回路）、１３は
マルチプレクサ（第１の選択手段）、１４もマルチプレ
クサ（第２の選択手段）である。

【００８３】一方のマルチプレクサ１３は、信号Ａｉｎ
と、インバータ１２からの反転信号／Ｂｉｎ（第２の信
号Ｂｉｎとは時間的に一致しない第２の不一致信号）と
を入力し、他方のマルチプレクサ１４は、信号Ｂｉｎ
と、インバータ１１からの反転信号／Ａｉｎ（第１の信
号Ａｉｎとは時間的に一致しない第１の不一致信号）と
を入力する。メインクロックＭＣＬＫの立上りエッジ
で、一方のマルチプレクサ１３は信号Ａｉｎを、他方の
マルチプレクサ１４はその反転信号／Ａｉｎを各々選択
して出力し、メインクロックＭＣＬＫの立下りエッジ
で、他方のマルチプレクサ１４は信号Ｂｉｎを、一方の
マルチプレクサ１３はその反転信号／Ｂｉｎを各々選択
して出力する。

【００８４】前記ドライバー３、４は、第１の電位Ｖｕ
が供給される第１の供給端子３ａ、４ａと、前記第１の
電位Ｖｕよりも低い電位の第２の電位Ｖｂ（（Ｖｂ＜Ｖ
ｕ）が供給される第２の供給端子３ｂ、４ｂとを有し、
対応するマルチプレクサ１３、１４からの信号が「Ｈ」
レベルのとき高電位Ｖｕの信号を出力し、「Ｌ」レベル
のとき低電位Ｖｂの信号を出力する。ドライバー３、４
の出力振幅電圧Ｖｕ−Ｖｂは電源電圧よりも小さく設定
される。従って、両ドライバ３、４により、第１の信号
線１及び第２の信号線２の各振幅電圧を電源電圧Ｖｃｃ
未満の小振幅値（Ｖｕ−Ｖｂ）に制御する電圧制御手段
を構成する。

【００８５】前記レシーバー５、６は、差動入力・差動
出力型のレシーバーであって、共に前記２本の信号線
１、２に接続される。レシーバー５、６の前段には、各
々、スイッチ１７、１８が配置され、一方のスイッチ１
７はメインクロックＭＣＬＫを制御信号として動作し、
メインクロックＭＣＬＫの「Ｈ」レベル時に閉じる。他
方のスイッチ１８はメインクロックＭＣＬＫの反転信号
／ＭＣＬＫを制御信号として動作し、メインクロックＭ
ＣＬＫの「Ｌ」レベル時に閉じる。従って、両レシーバ
ー５、６は、交互に２本の信号線１、２の信号を受信し
て、インターリーブで出力動作する。各レシーバー５、
６は、同一構成であり、その内部構成は一方のレシーバ
ー５につき図２に詳示するように、電源電圧Ｖｃｃが印
加されると共に、接地され（図中▽で示す）、また電圧
−電流変換回路５ａと、フリップフロップ回路５ｂとを
有し、前記２本の信号線１、２間の電位差を電源電圧Ｖ
ｃｃと接地電圧Ｖｓｓとにレベル変換する。尚、レシー
バー５において、５ｃ、５ｄは、メインクロックの反転
信号／ＭＣＬＫにより閉じて、２本の信号線１、２から
の信号の非入力時に２本の差動出力線Ａｏｕｔをプリチ
ャージするためのスイッチである。

【００８６】次に、本実施の形態の動作を図３及び図４
のタイミング図に基いて説明する。

【００８７】図３において、メインクロックＭＣＬＫの
立上りエッジで信号Ａｉｎが取込まれると、一方のマル
チプレクサ１３はその信号Ａｉｎを、他方のマルチプレ
クサ１４はその反転信号／Ａｉｎを各々出力する。一
方、メインクロックＭＣＬＫの立下りエッジで信号Ｂｉ
ｎが取込まれると、一方のマルチプレクサ１３は反転信
号／Ｂｉｎを、他方のマルチプレクサ１４はその信号／
Ｂｉｎを各々出力する。従って、メインクロックＭＣＬ
Ｋの１周期の前半では、信号Ａｉｎに割り当られた信号
線１には信号Ａｉｎに等しい信号Ａｔが、他の信号線２
には反転信号／Ａｉｎに等しい信号Ｂｔが各々伝送さ
れ、メインクロックＭＣＬＫの一周期の後半では、信号
Ｂｉｎに割り当てられた信号線２には信号Ｂｉｎに等し
い信号Ｂｔが、残りの信号線１にはその反転信号／Ｂｉ
ｎに等しい信号Ａｔが各々伝送される。ここで、１組の
信号線１、２の信号Ａｔ、Ｂｔの電位差は、前記ドライ
バー３、４の出力振幅電圧Ｖｕ−Ｖｂであり、電源電圧
Ｖｃｃよりも小さい。

【００８８】一方、レシーバー５では、図４に示すよう
に、メインクロックＭＣＬＫの立上りエッジで信号線
１、２の両信号を交互に差動信号として取り込み、その
両信号の電位差Ｖｕ−Ｖｂを電源電圧Ｖｃｃと接地電圧
Ｖｓｓとの電位差Ｖｃｃ−Ｖｓｓに増幅し、このこの増
幅信号を差動信号Ａｏｕｔとして出力する。また、メイ
ンクロックＭＣＬＫの立下りエッジでは、同図に示すよ
うに、レシーバー６が信号線１、２の両信号を交互に差
動信号として取り込み、その両信号の電位差Ｖｕ−ｂを
電源電圧Ｖｃｃと接地電圧Ｖｓｓとの電位差Ｖｃｃ−Ｖ
ｓｓに増幅し、この増幅信号を差動信号Ｂｏｕｔとして
出力する。

【００８９】ここに、ドライバー３、４の出力振幅電圧
は、２種の電圧の電位差Ｖｕ−Ｖｂで決定されるので、
各信号線１、２の信号Ａｔ、Ｂｔの振幅は電源電圧Ｖｃ
ｃよりも小さい電位差であり、小振幅であるものの、信
号線１により信号Ａｔを伝送する時には、他方の信号線
２には必ず自分自身（信号Ａｔ）とは電気的に異なる情
報（即ち、本実施の形態では反転信号／Ａｔ）が伝送さ
れていて、レシーバー５がこの２本の信号線１、２の信
号Ａｔ、／Ａｔを差動で検知するので、小振幅であって
もノイズマージンが十分大きく確保されて、信号Ａｔが
レシーバー５で誤りなく検出される。信号Ｂｔの受信に
ついても同様である。

【００９０】また、レシーバー５、６自体は、メインク
ロックＭＣＬＫに同期して動作し、メインクロックＭＣ
ＬＫの倍速では動作する必要がないので、安定且つ高感
度の動作が可能である。

【００９１】尚、レシーバーは、本実施例のように１組
の信号線１、２に並列に２個配置する必要は無く、１個
であっても良い。

【００９２】（第１の変形の形態）図５は、信号伝送側
の第１の変形の形態を示す。本変形の形態では、一方の
マルチプレクサ（第１の選択手段）１３´は、バッファ
１０からの信号Ａｉｎ、Ｂｉｎを受け、他方のマルチプ
レクサ（第２の選択手段）１４´は、インバータ１１か
らの反転信号／Ａｉｎと、他のインバータ１２からの反
転信号／Ｂｉｎとを受ける。前記他方のマルチプレクサ
１４´は、一方のマルチプレクサ１３´が信号Ａｉｎを
選択する時、その反転信号／Ａｉｎを選択し、一方のマ
ルチプレクサ１３´が信号Ｂｉｎを選択する時、その反
転信号／Ｂｉｎを選択する。

【００９３】図６は本変形の形態の動作タイミング図を
示す。同図から判るように、メインクロックＭＣＬＫの
立上りエッジで信号Ａｉｎを取り込み、立下りエッジで
信号Ｂｉｎを取り込む点は前記第１の実施の形態と同様
である。異なる点は、例えば、信号Ａｉｎに割り当てら
れた信号線１には、常に、バッファ１０からの信号Ａｉ
ｎ又は信号Ｂｉｎが出力され、信号Ｂｉｎに割り当てら
れた信号線２には、常に、インバータ１１、１２からの
反転信号／Ａｉｎ又は／Ｂｉｎ（信号Ａｉｎ、Ｂｉｎと
は異なる情報）が出力される点である。

【００９４】本変形の形態と前記第１の実施の形態との
効果の相違は、基本的には、伝送データである信号Ａｉ
ｎと信号Ｂｉｎとのデータに依存する。即ち、２つの信
号Ａｉｎ，Ｂｉｎが相互に同一データであることが比較
的多い場合には、本変形の形態では、データ遷移回数が
少なくて済み、従って低消費電力化が可能である。

【００９５】一方、２つの信号Ａｉｎ，Ｂｉｎが相互に
異なるデータである（即ち、Ａｉｎ＝／Ｂｉｎである）
ことが比較的多い場合には、第１の実施の形態の方がデ
ータ遷移回数が少なくて済むので、本変形の形態よりも
低消費電力化が可能である。

【００９６】（第２の変形の形態）図７は、信号伝送側
の第２の変形の形態を示す。本変形の形態では、前記第
１の変形の形態を示す図６の構成に、更に、マルチプレ
クサ２０が追加される。

【００９７】前記マルチプレクサ（切換手段）２０は、
比較回路２１から制御信号を受け、その制御信号の内容
に応じて、２個のマルチプレクサ１３´、１４´の出力
のうち何れを信号線１に、残りの何れを信号線２に出力
するかを決定し、切換える。前記比較回路２１は、２つ
の信号Ａｉｎ，Ｂｉｎを受け、この両信号Ａｉｎ，Ｂｉ
ｎが相互に同一データか異なるデータかの相関関係を比
較し、その比較結果を制御信号としてマルチプレクサ２
０に出力する。前記マルチプレクサ２０は、前記制御信
号に基いて両信号Ａｉｎ，Ｂｉｎが同一データである場
合には、一方のマルチプレクサ１３´の出力を信号線１
に、他方のマルチプレクサ１４´の出力を信号線２に出
力し、一方、両信号Ａｉｎ，Ｂｉｎが相互に異なるデー
タである場合には、一方のマルチプレクサ１３´の出力
を信号線２に、他方のマルチプレクサ１４´の出力を信
号線１に出力する。

【００９８】したがって、本変形の形態では、図８に示
すように、時刻ｔ＝ｔｏ以前で両信号Ａｉｎ，Ｂｉｎが
同一データである場合には、信号線１には一方のマルチ
プレクサ１３´からの信号Ａｉｎ（ｎ−２）、Ｂｉｎ
（ｎ−２）、Ａｉｎ（ｎ−１）、Ｂｉｎ（ｎ−１）が出
力され、信号線２には他方のマルチプレクサ１４´から
の反転信号／Ａｉｎ（ｎ−２）、／Ｂｉｎ（ｎ−２）、
／Ａｉｎ（ｎ−１）、／Ｂｉｎ（ｎ−１）が出力され
る。また、時刻ｔ＝ｔｏ以降で両信号Ａｉｎ，Ｂｉｎ相
互が異なるデータである場合には、メインクロックＭＣ
ＬＫの立上りエッジ（ｔ＝ｔｏ）で信号線１には一方の
マルチプレクサ１３´からの信号Ａｉｎ（ｎ）が、信号
線２には他方のマルチプレクサ１４´からの信号／Ａ
（ｎ）が出力され、その後のメインクロックＭＣＬＫの
立下りエッジ（ｔ＝ｔ１）で信号線１には他方のマルチ
プレクサ１４´からの信号／Ｂｉｎ（ｎ）が、信号線２
には一方のマルチプレクサ１３´からの信号Ｂｉｎ
（ｎ）が出力される。

【００９９】従って、本変形の形態では、信号Ａｉｎ、
Ｂｉｎ間のデータの相関関係に拘らず、信号線１、２の
データ遷移回数を少くでき、低消費電力化が可能であ
る。

【０１００】尚、以上の説明では、伝送すべき信号Ａｉ
ｎ、Ｂｉｎを信号線１、２から交互に伝送したが、本発
明は交互に伝送する場合に限定されず、その他、図２６
に示すように、伝送すべき信号Ａｉｎ、Ｂｉｎの遷移確
率に応じて、例えば一方の信号Ｂｉｎを複数回（図では
２回）連続して伝送した後、他方の信号Ａｉｎを１回伝
送したり、図２７に示すように例えば一方の信号Ｂｉｎ
を複数回（図では２回）連続して伝送した後、他方の信
号Ａｉｎも複数回（図では２回）伝送してもよいのは勿
論である。

【０１０１】（第３の変形の形態）図９は、信号伝送側
の第３の変形の形態を示す。本変形の形態では、前記第
１の変形の形態を示す図５の２個のマルチプレクサ１３
´、１４´と、２個のドライバー３、４との間に、複数
段（同図では２段）のシフトレジスタ（記憶手段）２５
〜２８を備えると共に、前記２個のドライバー３、４を
制御する比較器２９を設けたものである。

【０１０２】前記２段のシフトレジスタ２５、２６は、
一方のマルチプレクサ１３´の出力を格納し、他の２段
のシフトレジスタ２７、２８は、他方のマルチプレクサ
１４´の出力を格納する。

【０１０３】また、比較器２９は、２段のシフトレジス
タ２５、２６の各格納内容を比較し、両内容が一致する
場合には、２個のドライバー３、４から両電源Ｖｕ，Ｖ
ｂを切り離す制御、又は電源Ｖｕ，Ｖｂのインピーダン
スを高く制御する制御信号を２個のドライバー３、４に
出力する。

【０１０４】したがって、本変形の形態では、図１０に
示すように、信号Ａｉｎ、Ｂｉｎの入力タイミングと、
信号線１、２への信号Ａｔ，Ｂｔの出力タイミングとの
間に、前記クロック周波数に依存して、遅延時間（同図
に示す時刻ｔ＝ｔ２とｔ＝ｔ３との間の時間差であっ
て、メインクロックＭＣＬＫの１周期Ｔに相当する期
間）が得られる。従って、比較器２９が、各ドライバ
３、４から今回送出されるデータが前回送出したデータ
と同じか否かを判断するに際して、時間的余裕が生じる
ので、その判断を正確に行うことができて、同じデータ
であれば、比較器２９から出力される制御信号により、
各ドライバー３、４は、両電源Ｖｕ，Ｖｂを切り離し、
又は両電源Ｖｕ，Ｖｂのインピーダンスを高く制御する
ので、前回と同じデータを保持しつつ、各ドライバー
３、４の消費電流が低減される。

【０１０５】尚、本変形の形態では、２段のシフトレジ
スタ（記憶手段）２５〜２８を設けたが、１段のシフト
レジスタ（記憶手段）（例えば２５、２７）のみを設け
てもよい。この場合には、比較器２９は、前記１段のシ
フトレジスタ２５、２７の格納内容を各々入力信号Ａｉ
ｎ、Ｂｉｎと比較する。

【０１０６】（第４の変形の形態）図１１は、信号伝送
側の第４の変形の形態を示す。前記第１の実施の形態及
び前記第１〜第３の変形の形態では、各ドライバー３、
４をインバータ型のドライバーで構成したが、本変形の
形態では、差動入力・差動出力型のドライバー３´、４
´が各信号線１、２に対応して設けられる。

【０１０７】一方のドライバー３´は、図示しないマル
チプレクサ（図９に示すマルチプレクサ１３´に相当す
る）からの信号Ａｉを受け、この信号Ａｉを差動信号Ａ
ｔ、／Ａｔに変換して出力する。また、他方のドライバ
ー４´は、図示しないマルチプレクサ（図９に示すマル
チプレクサ１４´に相当する）からの信号Ｂｉを受け、
この信号Ｂｉを差動信号Ｂｔ、／Ｂｔに変換して出力す
る。

【０１０８】前記ドライバー３´、４´の後段には、各
々、切換スイッチ３０、３１が配置される。一方の切換
スイッチ３０はメインクロックＭＣＬＫの立上りエッジ
で閉制御され、他方の切換スイッチ３１はメインクロッ
クＭＣＬＫの立下りエッジで閉制御される。

【０１０９】したがって、本変形の形態では、各ドライ
バー３´、４´自身が差動信号を出力するので、一方の
ドライバー（例えば３´）が活性化されて２本の信号線
１、２に接続されている期間では、他方のドライバー
（例えば４´）は、送出データの準備ができる。その結
果、その準備ができる時間分、信号線１、２を経て伝送
される信号の切換時間が短縮できる。

【０１１０】（第５の変形の形態）図１２は信号伝送側
の第５の変形の形態を示す。本変形の形態は前記第４の
変形の形態を示す図１１の構成の２つの信号線１、２の
うち一方の信号線（同図では信号線２）に対して、遅延
素子３５を直列に配置した構成である。

【０１１１】本変形の形態では、ドライバー３´、４´
を持つ信号伝送側は所定のチップに配置され、レシーバ
ー５、６を持つ信号受信側は他のチップに配置され、こ
の両チップ間が信号線１、２で接続される。

【０１１２】前記２個のチップ間の信号伝送等では、反
射等の影響で信号の伝送波形が波打ち乱れる。この伝送
波形の波打つ周期Ｔは、信号線１、２の線路長等を要素
とする特性で決定される。前記遅延素子３５が信号の伝
送を遅延させる時間は、前記線路長等で決定された周期
Ｔの約半分の時間Ｔ／２に設定される。

【０１１３】したがって、本変形の形態では、図１３の
動作波形図に示すように、同図（ａ）の従来例では、波
と波とが重なることに起因して差動線路１、２間の信号
の電位差が極端に小さくなる欠点を有するが、同図
（ｂ）の本変形の形態では、波形の乱れの周期がずれて
いるので、前記従来例のような差動線路１、２間の信号
の電位差が極端に小さくなる欠点を解決できる。よっ
て、本変形の形態では、信号の転送レートの劣化を有効
に改善できる。

【０１１４】（第２の実施の形態）図１４及び図１５は
本発明の第２の実施の形態を示す。

【０１１５】本実施の形態は、１組を構成する信号Ａｉ
ｎ、Ｂｉｎを２本の信号線１、２を用いて伝送する場合
に、既述の通り、一方の信号Ａｉｎ及びその反転信号／
ＡｉｎをメインクロックＭＣＬＫの前半で差動伝送し、
他方の信号Ｂｉｎ及びその反転信号／Ｂｉｎを後半で伝
送するに際し、更に信号線１、２をハーフプリチャージ
する実施の形態である。

【０１１６】本実施の形態では、ハーフプリチャージの
実行に際し、プリチャージ期間が必要であるので、図１
６に示すように、メインクロックＭＣＬＫの倍周期の信
号ＤＣＬＫに同期させて、メインクロックＭＣＬＫの１
周期Ｔの間に２回のプリチャージと、２回のデータ転送
とを行なうものである。

【０１１７】図１４は本実施の形態の信号伝送回路側を
示し、図１５は本実施の形態の信号受信回路側を示す。

【０１１８】図１４において、１、２は信号線、４０、
４１はドライバーである。ドライバー４０、４１は差動
入力・差動出力型であり、その差動出力は前記２本の信
号線１、２に接続される。ドライバー４０、４１の前段
には、各々、スイッチ４５、４６が配置される。一方の
スイッチ４５はメインクロックＭＣＬＫの反転信号ＸＭ
ＣＬＫのハイ時に閉じ、他方のスイッチ４６はメインク
ロックＭＣＬＫのハイ時に閉じる。各スイッチ４５、４
６の後段には各々ラッチ回路４８が配置される。各ラッ
チ回路４７、４８は、各スイッチ４５、４６を経て入力
される信号Ａ、Ｂを反転すると共に、その入力信号Ａ、
Ｂをラッチする。

【０１１９】前記一方のドライバー４０は、対応するス
イッチ４５からの信号Ａ及びラッチ回路４７からの反転
信号／Ａを差動入力として受ける。前記他方のドライバ
ー４１は、対応するスイッチ４６からの信号Ｂ及びラッ
チ回路４８からの反転信号／Ｂを差動入力として受け
る。

【０１２０】前記各ドライバー４０、４１は、同一構成
であり、一方のドライバー４０について図示する内部構
成から判るように、差動入力Ａ、／Ａの電位差を電源Ｖ
ｕと電源Ｖｂとの電位差に増幅し、差動信号として信号
線１、２に出力する。

【０１２１】各ドライバー４０、４１と信号線１、２と
の間には、各々、スイッチ（スイッチ手段）４９、５０
が配置される。一方のスイッチ４９は、メインクロック
ＭＣＬＫのハイ時で且つその倍周期の信号ＤＣＬＫの反
転信号ＸＤＣＬＫのハイ時に閉じる。他方のスイッチ５
０は、メインクロックの反転信号ＸＭＣＬＫのハイ時で
且つその倍周期の信号の反転信号ＸＤＣＬＫのハイ時に
閉じる。従って、各ドライバー４０、４１は、入力され
た差動信号を増幅し、その差動信号の入力時からメイン
クロックの３／４周期経過時にその増幅した差動信号が
スイッチ４９、５０の閉動作により信号線１、２に出力
される。

【０１２２】前記両信号線１、２には、この両者を接続
して両信号線１、２の電位の中間電位にハーフプリチャ
ージするスイッチ（プリチャージ手段）５１が接続され
る。このスイッチ５１は、メインクロックの倍周期の信
号ＤＣＬＫのハイ時に閉じる。従って、信号線１、２の
ハーフプリチャージは、メインクロックＭＣＬＫの半周
期毎に、その半周期の前半で実行される。

【０１２３】図１５に示す信号受信回路側では、信号線
１、２への差動信号の伝送がメインクロックＭＣＬＫの
３／４周期遅れて行われる点から、前記第１の実施の形
態の信号受信回路側を示す図２の構成とは、次の点が異
なる。

【０１２４】即ち、スイッチ１７´、１８´は、各々、
メインクロックＭＣＬＫから３／４周期遅れた信号ＲＣ
ＬＫ、及びその反転信号ＸＲＣＬＫのハイ時に閉じる。
また、各レシーバー５´、６´では、スイッチ５ｃ´、
５ｄ´（他方のレシーバー６´では図示せず）が前記信
号ＸＲＣＬＫ、ＲＣＬＫのハイ時に閉じて、自己のレシ
ーバー５´、６´内をプリチャージする。各レシーバー
５´、６´自体の内部構成は、前記第１の実施の形態の
レシーバー５、６と同一である。

【０１２５】次に、本実施の形態の動作を図１６に示す
タイミングチャートに基いて説明する。メインクロック
ＭＣＬＫの１周期Ｔの前半では、スイッチ４６が閉じ
て、信号Ｂがドライバー４１に入力される。この時、ス
イッチ５０は開いている。

【０１２６】その後、メインクロックＭＣＬＫの１周期
Ｔの後半では、前記スイッチ４６が開き、他のスイッチ
４５が閉じて、信号Ａがドライバー４０に入力される。
この時、スイッチ４９は開いている。

【０１２７】前記メインクロックＭＣＬＫの１周期Ｔの
後半の期間のうち前半では、スイッチ４９と同様にスイ
ッチ５０も開いており、逆にスイッチ５１が閉じる。そ
の結果、このスイッチ５１により信号線１、２同志が接
続されて、ハーフプリチャージが実行される。

【０１２８】前記メインクロックＭＣＬＫの１周期Ｔの
後半の期間のうち後半では、前記スイッチ５１が開き、
スイッチ５０が閉じる。従って、前記ドライバー４１か
らの差動信号が信号Ｂｔ（１）として、前記プリチャー
ジされた信号線１、２に送出される。この時、信号受信
回路側では、図１５に示すスイッチ１８´が閉じて、前
記信号線１、２に送出された差動信号Ｂｔ（１）が、前
記ドライバー４１に対応するレシーバー６´に入力され
て、受信される。

【０１２９】次に、メインクロックＭＣＬＫの次の１周
期Ｔの前半の期間のうち前半では、前記スイッチ５０が
開くと共にスイッチ５１が閉じ、従って再び信号線１、
２同志が接続されて、ハーフプリチャージが実行され
る。

【０１３０】その後、メインクロックＭＣＬＫの次の１
周期Ｔの前半の期間のうち後半では、前記スイッチ５１
が開き、スイッチ４９が閉じる。その結果、前記ドライ
バー４０に入力された信号Ａが、前記ハーフプリチャー
ジされた信号線１、２に差動信号Ａｔ（２）として送出
される。この時、信号受信回路側では、図１５に示すス
イッチ１７´が閉じて、前記信号線１、２に送出された
差動信号Ａｔ（２）が、前記ドライバー４０に対応する
レシーバー５´に入力されて、受信される。

【０１３１】従って、本実施の形態では、メインクロッ
クＭＣＬＫの１周期Ｔの間に２つのデータＡｉｎ、Ｂｉ
ｎを伝送するにも拘らず、ハーフプリチャージ伝送であ
るので、１回の差動伝送に際して差動信号線１、２間に
生ずべき所定の電位差を得るのに必要な電荷が半分で済
み、従って、全体では消費電力が増加せず、むしろ小振
幅なデータ伝送が可能な分、低消費電力化が可能であ
る。

【０１３２】（第３の実施の形態）図１７は本発明の第
３の実施の形態を示す。本実施の形態は、前記第２の実
施の形態に改良を加えたものである。

【０１３３】即ち、前記第２の実施の形態では、ハーフ
プリチャージを実行する構成を動作の高速化及び低消費
電力化の観点から採用したが、このハーフプリチャージ
の構成には問題点が存在する。この問題点は、例えばデ
ータ遷移の確率が小さいデータが入力される場合には、
繰返し同じデータを送る機会が多く、従って本来ならば
ハーフプリチャージが必要でないにも拘らず、ハーフプ
リチャージが無駄に実行されてしまい、その結果、消費
電力が増加するという問題点である。

【０１３４】図１９は、前述のデータ遷移確率と消費電
力との関係を示す。同図から判るように、データ遷移確
率が１０％を切ると、ハーフプリチャージ方式が必要な
差動方式（即ち、第２の実施の形態）では、従来のイン
バータ等のスタテイック動作の単線方式に比較して、消
費電力が大きくなる。この問題点を解決するために、第
２の実施の形態の構成を改良した構成が本実施の形態で
ある。

【０１３５】図１７は本実施の形態の構成を示す。本実
施の形態では、第２の実施の形態を示す図１４の構成
に、無駄なプリチャージを禁止する構成を追加してい
る。

【０１３６】以下、図１７において、追加した構成のみ
を説明し、図１４の第２の実施の形態と同一構成につい
ては同一部分に同一符号を付して、その説明を省略す
る。

【０１３７】図１７において、６０は排他的論理和回路
より成る入力データ遷移検出回路（遷移検出手段）であ
る。この遷移検出回路６０は、スイッチ４５を介して入
力される信号Ａｉと、他のスイッチ４６を介して入力さ
れる信号Ｂｉ（即ち、前記信号Ａｉに続いて送出される
信号Ｂｉ）とを入力し、その両信号Ａｉ、Ｂｉが一致し
ない時に入力データ遷移検出信号（ハイ信号）を出力
し、両信号Ａｉ、Ｂｉが一致する時に一致検出信号（ロ
ウ信号）を出力する。

【０１３８】また、図１７において、６１は、メインク
ロックの倍周期の信号ＤＣＬＫの反転信号ＸＤＣＬＫの
ハイ時に閉じるスイッチ、６２はラッチ回路、６３はア
ンド回路である。前記ラッチ回路６２は前記スイッチ６
１の閉時に前記入力データ遷移検出回路６０の出力をラ
ッチする。前記アンド回路６３は、ラッチ回路６２の出
力と、メインクロックの倍周期の信号ＤＣＬＫとを受
け、この受けた両信号が共にハイの時、即ち、メインク
ロックの倍周期の信号ＤＣＬＫがハイであり且つラッチ
回路６２からの入力データ遷移検出信号（ハイ信号）を
受けた時に、信号線１、２のイコライズ信号ＥＱを出力
し、ラッチ回路６２の出力が一致検出信号（ロウ信号）
である時にはイコライズ信号ＥＱを出力しない。スイッ
チ５１は前記アンド回路６３からのイコライズ信号ＥＱ
を受けて閉じる。

【０１３９】前記スイッチ６１、ラッチ回路６２及びア
ンド回路６３により、入力データ遷移検出回路６０から
の入力データ遷移検出信号（ハイ信号）の出力時には、
その半周期Ｔ／２経過後でのプリチャージをイコライズ
信号ＥＱの出力により許容する一方、入力データ遷移検
出回路６０からの一致検出信号（ロウ信号）の出力時に
は、イコライズ信号ＥＱの出力の禁止によって、その半
周期Ｔ／２経過後でのプリチャージを禁止する制御手段
６５を構成する。

【０１４０】更に、図１７において、７０は電源Ｖｕを
ドライバー４０に供給するＮチャネル型トランジスタ、
７１は電源Ｖｂを前記ドライバー４０に供給するＮチャ
ネル型トランジスタである。また、７２、７６はメイン
クロックの倍周期の信号ＤＣＬＫの反転信号ＸＤＣＬＫ
のハイ時に閉じるスイッチ、７４はメインクロックの倍
周期の信号ＤＣＬＫのハイ時に閉じるスイッチ、７３、
７５及び７７は３段のラッチ回路である。前記ラッチ回
路７３は、前記スイッチ７２の閉時に入力データ遷移検
出回路６０の出力をラッチする。ラッチ回路７５は、前
記スイッチ７４の閉時に前記ラッチ回路７３の出力をラ
ッチし、ラッチ回路７７は前記スイッチ７６の閉時に前
記ラッチ回路７５の出力をラッチする。従って、入力デ
ータ遷移検出回路６０の出力は、前記３段のラッチ回路
７３、７５、７７により、メインクロックＭＣＬＫの１
周期Ｔの３／４周期遅れて最終段のラッチ回路７７から
出力される。

【０１４１】図１７において、７８はアンド回路であっ
て、このアンド回路７８は、メインクロックの倍周期の
信号ＤＣＬＫの反転信号ＸＤＣＬＫと、前記最終段のラ
ッチ回路７７の出力とを受け、この受けた両信号が共に
ハイの時、即ち、メインクロックの倍周期の信号の反転
信号ＸＤＣＬＫがハイであり且つラッチ回路７７からの
入力データ遷移検出信号（ハイ信号）を受けた時に、電
源制御信号（ハイ信号）を出力し、最終段のラッチ回路
７７の出力が一致検出信号（ロウ信号）である時には電
源制御信号（ハイ信号）ＶＳＷを出力しない。２個のＮ
チャネル型トランジスタ７０、７１は、前記アンド回路
７８からの電源制御信号（ハイ信号）ＶＳＷを受けてＯ
Ｎして、各々、電源Ｖｕ、Ｖｂをドライバー４０に接続
し、一方、アンド回路７８が電源制御信号（ハイ信号）
を出力しない時、ＯＦＦして、各々、各電源Ｖｕ、Ｖｂ
とドライバー４０との接続を断つ。

【０１４２】従って、本実施の形態においては、図１８
に示すように、例えば時刻ｔ＝ｔ４の時点で、信号Ａｉ
（２）と信号Ｂｉ（２）とが同一であることが入力デー
タ遷移検出回路６０で検出された場合には、その半周期
Ｔ／２後である時刻ｔ＝ｔ５の時点では、アンド回路６
３は図１８に示すようにイコライズ信号ＥＱを出力しな
いので、スイッチ５１は開状態を維持して、信号線１、
２同志は接続されず、従って同図に示すようにハーフプ
リチャージの実行が禁止される。また、３／４周期後で
ある時刻ｔ＝ｔ６の時点では、アンド回路７８は図１８
に示すように電源制御信号ＶＳＷを出力しないので、２
個のＮチャネル型トランジスタ７０、７１はＯＦＦし
て、各電源Ｖｕ、Ｖｂとドライバー４０との接続が絶た
れる。その結果、信号線１、２では、その配線容量によ
って信号Ａｉｎ、Ｂｉｎが保持されつつ、各ドライバー
３、４の内部を貫通する電流が小値になって、消費電流
が低減される。

【０１４３】図２０は、第２及び第３の実施の形態が転
送レートを劣化させずに適用可能か否かを調査した結果
を示す。同図において、ΔＶｍｉｎは、図２及び図１５
に示した差動型レシーバー５、６、５´、６´が安定に
検出できる差動振幅電圧である。その差動振幅電圧ΔＶ
ｍｉｎの値を、例えば１００ｍＶだと仮定すると、その
差動電圧を作り出すのに必要な遅延時間と、従来のイン
バータ等のCMOSレベルの丁度半分の電位差の電圧遷移の
遅延時間の１／４の遅延時間とが、丁度、差動振幅電圧
ΔＶｍｉｎが４００ｍＶのところで交わることが判る。
また、差動振幅電圧ΔＶｍｉｎの値を例えば５０ｍＶだ
と仮定すると、前記交点は差動振幅電圧ΔＶｍｉｎが３
００ｍＶの点である。これは、４００ｍＶ又は３００ｍ
Ｖの振幅まで振幅を絞っても、メインクロックＭＣＬＫ
の１周期の中で２回のプリチャージ動作と２回のデータ
伝送とが可能なことを意味し、第２及び第３の実施の形
態では前記小振幅値までは、転送レートを劣化させるこ
となく、時分割で差動伝送が可能であることが判る。

【０１４４】（第４の実施の形態）図２１は本発明の第
４の実施の形態を示す。本実施の形態では、複数個のド
ライバー及びレシーバーを設け、その複数個のドライバ
ーを電源Ｖｃｃと接地Ｖｓｓ間に仮想的に直列に接続し
たものである。

【０１４５】即ち、図２１において、８０は複数段ｍ
（図ではｍ＝８）のドライバー、８１は前記ドライバー
８０と同数設けたレシーバー、１、２は各ドライバー８
０とこれに対応するレシーバー８１との間に配置された
信号線である。

【０１４６】前記各ドライバー８０は、前記図１７に示
した１組のドライバー４０、４１により構成される。ま
た、各レシーバー８１は、図１５に示した１組のレシー
バー５´、６´により構成される。

【０１４７】前記複数個のドライバー８０は、その各ド
ライバー８０の第２の供給端子（図１の供給端子３ｂ、
４ｂ）を、その下段に位置するドライバー８０の第１の
供給端子（３ａ、４ａ）に接続し、最上段に位置するド
ライバー８０の第１の供給端子を第１の電源Ｖｃｃに、
最下段に位置するドライバー８０の第２の供給端子を接
地（第２の電源）Ｖｓｓに接続する構成である。

【０１４８】各ドライバー８０を構成するＭＯＳＦＥＴ
は、第１の電源Ｖｃｃの半分値Ｖｃｃ／２よりも低い電
位で動作するドライバー８０ではＮ型で構成され、第１
の電源Ｖｃｃの半分値Ｖｃｃ／２よりも高い電位で動作
するドライバーでは、これを構成するＭＯＳＦＥＴはＰ
型で構成される。この構成により、各ドライバー８０を
構成するＭＯＳＦＥＴのゲート・ソース間電圧が大きく
なり、動作を安定にできる。

【０１４９】各レシーバー８１については、全て、ハイ
及びロウの電源は第１の電源Ｖｃｃ及び接地（第２の電
源）Ｖｓｓである。但し、入力電位が各段で異なるの
で、第１の電源Ｖｃｃの半分値Ｖｃｃ／２よりも低い電
位で動作するレシーバー８１は、その電位付近で動作の
遅延時間が短いＰ型のＭＯＳＦＥＴで構成され、第１の
電源Ｖｃｃの半分値Ｖｃｃ／２よりも高い電位で動作す
るレシーバー８１は、その電位付近で動作の遅延時間が
短いＮ型のＭＯＳＦＥＴで構成される。この構成によ
り、各レシーバー８１の高感度な動作を確保できる。

【０１５０】各ドライバー８０では、入力した各差動信
号（Ａｉ、／Ａｉ）、（Ｂｉ、／Ｂｉ）を電位差（Ｖｕ
−Ｖｂ＝Ｖｃｃ／８）に差動増幅する際に、相互に同時
に、図１７に示す制御トランジスタ７０、７１がＯＮ制
御される。その結果、図２２に示す各信号線１、２上の
信号Ａｔｑ、Ｂｔｑ（ｑ＝０〜７）の波形から判るよう
に、電位が下降する信号線と、その信号線よりも下段に
位置する１組の信号線のうち電位が上昇する信号線とが
接続されて、前記電位が下降する信号線の電荷が前記電
位が上昇する信号線に放電されて再利用されるので、チ
ャージリサイクリングしつつデータ転送が可能である。
よって、本実施の形態では、極めて有効な低消費電力化
が可能である。

【０１５１】図２３は、本発明の第３及び第４の実施の
形態を従来の単線方式及び差動方式と比較した結果を示
す。同図から判るように、従来の単線伝送方式に比較し
て、第３の実施の形態では１３％の電力で、第４の実施
の形態では１．６％の電力で、各々データ転送が可能で
ある。

【０１５２】（信号生成手段の第１の変形の形態）以上
の説明では、伝送する各信号Ａｉｎ、Ｂｉｎとは時間的
に一致しない不一致信号を生成する信号生成手段とし
て、インバータ１１、１２を用いて、伝送する信号Ａｉ
ｎ、Ｂｉｎの反転信号／Ａｉｎ、／Ｂｉｎを生成した
が、本変形の形態では、遅延素子を設けて、伝送すべき
信号を時間的に遅延した遅延信号を生成するようにした
ものである。

【０１５３】図２８は本変形の形態の信号生成手段を示
す。同図において、信号線１、２には各々、遅延素子９
０、９１が直列に配置されると共に、前記各遅延素子９
０、９１を迂回する他の信号線１ａ、２ａが並列に接続
される。前記他の信号線１ａ、２ａには各々インバータ
９２、９３が配置される。信号線１において、Ｎチャネ
ル型トランジスタ９４，９５は伝送すべき信号Ａ（ｎ）
が「１」の時にＯＮし、遅延素子９０を信号線１に接続
する。他のＮチャネル型トランジスタ９６，９７は信号
Ａ（ｎ）が「０」の時、その値を反転したインバータ９
８、９９の出力によりＯＮし、前記インバータ９２を信
号線１に接続する。信号線２において、Ｎチャネル型ト
ランジスタ１０７，１０８は伝送すべき信号Ａ（ｎ）が
「０」の時、その値を反転したインバータ１０９の出力
によりＯＮし、遅延素子９１を信号線２に接続する。他
のＮチャネル型トランジスタ１１０，１１１は、前記イ
ンバータ１０９の出力を反転する他のインバータ１１
２、１１３の出力を受けて、伝送すべき信号Ａ（ｎ）が
「１」の時にＯＮし、インバータ９３を信号線２に接続
する。

【０１５４】従って、本変形の形態では、図２９に示す
ように、伝送すべき信号Ａ（ｎ）が「１」の時には、信
号線１では信号Ａ（ｎ）が遅延素子９０を通って伝送さ
れ、信号線２では２個のインバータ１０９、９３を通っ
て伝送されるので、信号線２上の信号Ａ（ｎ）に対して
信号線１上の信号は時間的に遅延した信号となる。一
方、伝送すべき信号Ａ（ｎ）が「０」の時には、信号線
１では信号Ａ（ｎ）がインバータ９２を通って伝送さ
れ、信号線２ではインバータ１０９及び遅延素子９１を
通って伝送されるので、信号線１上の信号／Ａ（ｎ）に
対して信号線２上の信号は時間的に遅延した信号とな
る。

【０１５５】（信号生成手段の第２の変形の形態）図３
０は信号生成回路の第２の変形の形態を示し、不一致信
号として、伝送すべき信号の電流量を変更した信号を生
成するインピーダンス変更回路を設けたものである。

【０１５６】即ち、信号線１には、常時ＯＮしているＮ
チャネル型トランジスタＱｅ、Ｑｃにより微小値の電流
Ｉ（Ａ）が流れる。同様に、信号線２にも、常時ＯＮし
ているＮチャネル型トランジスタＱｆ、Ｑｄにより微小
値の電流Ｉ（／Ａ）が流れる。信号線１において、Ｎチ
ャネル型トランジスタＱａは、伝送すべき信号Ａ（ｎ）
が「１」の時にＯＮし、信号線１を接地する。信号線２
において、Ｎチャネル型トランジスタＱｂは、伝送すべ
き信号Ａ（ｎ）が「０」の時にその値をインバータ１２
０で反転した信号／Ａ（ｎ）によりＯＮし、信号線２を
接地する。前記トランジスタＱａ、Ｑｂの容量は大き
く、トランジスタＱｃ、Ｑｄの容量は小さい。前記トラ
ンジスタＱａ、Ｑｂにより、各々、信号線１、２のイン
ピーダンスを変更するインピーダンス変更回路を構成す
る。

【０１５７】従って、本変形の形態では、図３１に示す
ように、伝送すべき信号Ａ（ｎ）が「１」の時には、信
号線２ではこの信号線２を流れる電流Ｉ（／Ａ）の値は
小さいのに対し、信号線１では、トランジスタＱａがＯ
Ｎする分、この信号線１を流れる電流Ｉ（Ａ）の電流量
が大きくなる。一方、伝送すべき信号Ａ（ｎ）が「０」
の時には、信号線１ではこの信号線１を流れる電流Ｉ
（Ａ）の値は小さいのに対し、信号線２では、トランジ
スタＱｂがＯＮする分、この信号線２を流れる電流Ｉ
（／Ａ）の電流量が大きくなる。

【０１５８】尚、信号生成回路は、前記の変形の形態に
限らず、その他、例えば伝送する信号の電位の変化方向
又は電流の方向とは逆の信号を生成してもよい。

【０１５９】次に、本発明の効果を説明する。図３２
は、本発明がチップサイズの低減に実際にどの程度貢献
できるかを示している。同図では、ＤＲＡＭ等のメモリ
とグラフィック制御回路とを１チップ上に集積化した場
合のチップ面積を、配線のピッチを１．６ミクロンと仮
定して、計算したものである。

【０１６０】ハイビジョン（ＨＤＴＶ）のレベルの画像
の処理を行うには、メモリとグラフィック制御回路との
間のデータ転送レートは、１秒間に約１ギガビット程度
必要である。また、３次元画像やスーパーハイビジョン
の画像の処理を行うには、１秒間に約２５ギガビット程
度のデータ転送レートが必要である。この転送レートを
実現するのに必要な技術は、データ転送の周波数を５０
メガヘルツとすると、５１２ビットのデータを並列に転
送する技術となる。即ち、消費電力を５００ミリワット
以下に抑制するためには、小振幅伝送が必要であるの
で、単線伝送ではなく、２本の信号線を１組とする差動
伝送が必要と考えられ、従って、信号線本数は伝送すべ
き信号の数の２倍の１０２４本になると考えられる。ま
た、データ転送には、データのリード用とライト用とに
別々に配線が必要であるため、チップ全体では２０４８
本の配線が必要になる。配線ピッチを１．６ミクロンと
仮定しても、チップ面積が同図（ａ）に示すように９６
平方ミリメートルの場合には、そのチップ面積の５０％
は前記２０４８本の配線を行う配線領域で埋ってしまう
ことになる。その結果、チップ面積の残りの５０％を費
してメモリやグラフィック制御回路をレイアウトするこ
とは実現不可能である。

【０１６１】これに対し、本発明では、時分割により仮
想的に差動伝送を行うので、配線数は前記技術の半分の
１０２４本で済み、従ってチップ全体に示する配線領域
の割合は同図（ｂ）に示すように２５％程度に抑制で
き、メモリやグラフィック制御回路を９６平方ミリメー
トルの１チップ上にレイアウトすることが実現可能であ
る。

【０１６２】

【発明の効果】以上説明したように、請求項１ないし請
求項５９記載の発明によれば、物理的に信号線本数の倍
増を招かずに差動伝送を実現したので、画像メモリ自体
や、並列信号処理を行う２個のマイクロプロセッサ間の
信号伝送系の面積を有効に縮小できる。

【０１６３】特に、請求項８、請求項４５及び請求項５
４記載の発明によれば、２本の信号線を用いた差動伝送
に際して、その各信号線の電位振幅を電源電圧未満の小
振幅に制限したので、低消費電力で信号伝送が可能であ
る。

【０１６４】また、請求項４４及び請求項５３記載の発
明によれば、１クロックの前半の期間で第１の信号を差
動伝送し、後半の期間で第２の信号を差動伝送するの
で、１クロックで２信号を同時伝送する場合と同一の転
送レートを確保することができる。

【０１６５】更に、請求項１０及び請求項１１記載の発
明によれば、伝送すべき２つの信号が異なる内容の信号
であっても、２本の信号線の電位遷移回数を少なく制限
できて、より低消費電力が図れる。

【０１６６】加えて、請求項１２及び請求項１３記載の
発明によれば、伝送すべき２つの信号が同一内容の信号
である場合にも、２本の信号線の電位遷移回数を少なく
制限できて、より一層の低消費電力化が可能である。

【０１６７】また、請求項１４記載の発明によれば、連
続して伝送すべき２つの信号の内容が同一か異なるかに
拘らず、各信号線の電位遷移回数を少なく制限できて、
より一層の低消費電力化が可能である。

【０１６８】更に、請求項１５記載の発明によれば、伝
送すべき２つの信号の入力タイミングと伝送タイミング
との間に遅延時間を設けたので、この遅延時間の間に、
例えば前回伝送した信号と今回伝送する信号とが同一内
容か異なる内容かの判断が容易に行い得る。

【０１６９】加えて、請求項２０記載の発明によれば、
信号の差動伝送に際して、２つの信号線上の信号の伝送
波形間で、その各波形の乱れの周期にズレを生じさせた
ので、その両信号の伝送波形の波と波との重なりが防止
できて、２本の信号線間の電位差を通常通り大きく確保
でき、差動信号を正確に信号受信側で伝送できる。

【０１７０】更に加えて、請求項２１及び請求項４６記
載の発明によれば、伝送すべき信号を２本の信号線を用
いて差動伝送する前に、予め、その２本の信号線をその
両信号線の電位の中間電位にプリチャージするので、１
回の信号伝送で設定電位差を前記２本の信号線間で達成
するのに要する電荷が半分で済み、低消費電力化が図れ
る。

【０１７１】また、請求項２２及び請求項５５記載の発
明によれば、連続して伝送する第１及び第２の信号が同
一内容である場合には、第２の信号の伝送の前に限り２
本の信号線のプリチャージを禁止したので、無駄なプリ
チャージを行わない分、一層の低消費電力化が可能であ
る。

【０１７２】更に、請求項２８及び請求項５６記載の発
明によれば、各組で２本の信号線を用いた差動伝送を行
う場合に、所定の組で電位が下降する信号線の電荷を、
他の組で電位が上昇する信号線に与えて、電荷の再利用
を行ったので、極めて効果的な低消費電力化が可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図であ
る。

【図２】本発明の第１の実施の形態におけるレシーバー
の詳細を示す回路図である。

【図３】本発明の第１の実施の形態の信号伝送側の動作
タイミング図である。

【図４】本発明の第１の実施の形態の信号受信側の動作
タイミング図である。

【図５】本発明の第１の変形の形態を示す回路図であ
る。

【図６】本発明の第１の変形の形態の動作タイミング図
である。

【図７】本発明の第２の変形の形態を示す回路図であ
る。

【図８】本発明の第２の変形の形態の動作タイミング図
である。

【図９】本発明の第３の変形の形態を示す回路図であ
る。

【図１０】本発明の第３の変形の形態の動作タイミング
図である。

【図１１】本発明の第４の変形の形態を示す回路図であ
る。

【図１２】本発明の第５の変形の形態を示す回路図であ
る。

【図１３】本発明の第５の変形の形態における信号線上
の信号波形を示す図である。

【図１４】本発明の第２の実施の形態を示す回路図であ
る。

【図１５】本発明の第２の実施の形態におけるレシーバ
ーの詳細を示す回路図である。

【図１６】本発明の第２の実施の形態の信号伝送側の動
作タイミング図である。

【図１７】本発明の第３の実施の形態を示す回路図であ
る。

【図１８】本発明の第３の実施の形態の信号伝送側の動
作タイミング図である。

【図１９】本発明の第３の実施の形態の効果の説明図で
ある。

【図２０】本発明の第３の実施の形態において従来と同
一のデータ転送レートを確保できる差動振幅電圧の最小
限界を示す説明図である。

【図２１】本発明の第４の実施の形態を示す回路図であ
る。

【図２２】本発明の第４の実施の形態の信号伝送側の動
作タイミング図である。

【図２３】本発明の第３及び第４の実施の形態と、従来
の単線伝送及び従来の差動伝送とで消費電力を比較した
図である。

【図２４】従来例を示す回路図である。

【図２５】従来例の動作タイミング図である。

【図２６】本発明の第２の変形の形態の他の動作タイミ
ング図である。

【図２７】本発明の第２の変形の形態の更に他の動作タ
イミング図である。

【図２８】信号生成回路の第１の変形の形態を示す回路
図である。

【図２９】信号生成回路の第１の変形の形態の動作を示
す説明図である。

【図３０】信号生成回路の第２の変形の形態を示す回路
図である。

【図３１】信号生成回路の第２の変形の形態の動作を示
す説明図である。

【図３２】本発明の効果の説明図である。

【符号の説明】

Ａｉｎ 第１の信号 Ｂｉｎ 第２の信号 １、２ 信号線 ３、３´ 第１のドライバー（電圧制御手段） ４、４´ 第２のドライバー（電圧制御手段） ３ａ、４ａ 第１の供給端子 ３ｂ、４ｂ 第２の供給端子 Ｖｃｃ 第１の電源 Ｖｓｓ 接地（第２の電源） ５、６ ５´、６´ レシーバー（信号受信回路） １１ インバーター（第１の信号生成回
路） １２ インバーター（第２の信号生成回
路） １３、１３´ マルチプレクサー（第１の選択手
段） １４、１４´ マルチプレクサー（第２の選択手
段） １７、１８ スイッチ ２０ マルチプレクサー（切換手段） ２５〜２８ シフトレジスタ（記憶手段） ２９ 比較器 ３５ 遅延素子 ４０、４１ ドライバー ４９、５０ スイッチ（スイッチ手段） ５１ スイッチ（プリチャージ手段） ６０ 排他的論理和回路（遷移検出手
段） ６５ 制御手段 ６２、７３ ７５、７７ ラッチ回路 ６３、７８ アンド回路 ８０ ドライバー ８１ レシーバー Ｑａ、Ｑｂ トランジスタ（インピーダンス変
更回路）

Claims (59)

(57)【特許請求の範囲】
1. 【請求項１】 伝送すべき第１及び第２の信号を第１及
   び第２の信号線を用いて伝送する信号伝送回路であっ
   て、 前記第１の信号とは時間的に一致しない第１の不一致信
   号を生成する第１の信号生成回路と、 前記第２の信号とは時間的に一致しない第２の不一致信
   号を生成する第２の信号生成手段と、 前記第１及び第２の信号並びに前記第１及び第２の信号
   生成手段により生成された第１及び第２の不一致信号を
   受け、前記第１の信号及び第１の不一致信号の組、及び
   前記第２の信号及び第２の不一致信号の組の何れか一方
   を選択し、この選択した組を構成する２つの信号を差動
   信号として前記第１及び第２の信号線に伝送する選択手
   段とを備えたことを特徴とする信号伝送回路。
2. 【請求項２】 選択手段は、 第１の信号及び第１の不一致信号の組、及び前記第２の
   信号及び第２の不一致信号の組を交互に選択することを
   特徴とする請求項１記載の信号伝送回路。
3. 【請求項３】 第１及び第２の信号生成手段は、 各々、不一致信号として、伝送すべき信号と相補の信号
   を生成するインバータより成ることを特徴とする請求項
   １記載の信号伝送回路。
4. 【請求項４】 第１及び第２の信号生成手段は、 各々、不一致信号として、伝送すべき信号を時間的に遅
   延した信号を生成する回路より成ることを特徴とする請
   求項１記載の信号伝送回路。
5. 【請求項５】 第１及び第２の信号生成手段は、 各々、第１及び第２の信号線に直列に配置された遅延素
   子より成ることを特徴とする請求項４記載の信号伝送回
   路。
6. 【請求項６】 第１及び第２の信号生成手段は、 各々、不一致信号として、伝送すべき信号の電流量を変
   更した信号を生成する回路より成ることを特徴とする請
   求項１記載の信号伝送回路。
7. 【請求項７】 第１及び第２の信号生成手段は、 各々、第１及び第２の信号線のインピーダンスを変更す
   るインピーダンス変更回路より成ることを特徴とする請
   求項６記載の信号伝送回路。
8. 【請求項８】 別途、選択手段と第１及び第２の信号線
   との間に配置された電圧制御手段を備え、 前記電圧制御手段は、 第１の信号線の振幅電圧及び第２の信号線の振幅電圧を
   電源電圧未満の小振幅にするように、前記選択手段から
   出力される差動信号を構成する２つの信号の電位を各々
   制御することを特徴とする請求項１記載の信号伝送回
   路。
9. 【請求項９】 別途、第１及び第２の信号線の後端部に
   配置される信号受信回路を備え、 前記信号受信回路は、 第１及び第２の信号線に送出された各信号を受信し、受
   信した両信号を、電源電圧の電位差を有する差動信号に
   変換することを特徴とする請求項８記載の信号伝送回
   路。
10. 【請求項１０】 選択手段は、 第１の信号線に接続される第１の選択手段と、第２の信
    号線に接続される第２の選択手段とから成り、 前記第１の選択手段は、第１の信号と、第２の信号生成
    手段により生成される第２の不一致信号との何れか一方
    を選択し、 前記第２の選択手段は、第２の信号と、第１の信号生成
    手段により生成される第１の不一致信号との何れか一方
    を選択することを特徴とする請求項１記載の信号伝送回
    路。
11. 【請求項１１】 第１の選択手段は、第１の信号と第２
    の不一致信号とを交互に選択し、 第２の選択手段は、第２の信号と第１の不一致信号とを
    交互に選択することを特徴とする請求項１０記載の信号
    伝送回路。
12. 【請求項１２】 選択手段は、 第１の信号線に接続される第１の選択手段と、第２の信
    号線に接続される第２の選択手段とから成り、 前記第１の選択手段は、第１の信号と第２の信号との何
    れか一方を選択し、 前記第２の選択手段は、第１の信号生成手段により生成
    される第１の不一致信号と、第２の信号生成手段により
    生成される第２の不一致信号との何れか一方を選択する
    ことを特徴とする請求項１記載の信号伝送回路。
13. 【請求項１３】 第１の選択手段は、第１の信号と第２
    の信号とを交互に選択し、 第２の選択手段は、第１の不一致信号と第２の不一致信
    号とを交互に選択することを特徴とする請求項１２記載
    の信号伝送回路。
14. 【請求項１４】 第１及び第２の選択手段と第１及び第
    ２の信号線との間に配置される切換手段を備え、 前記切換手段は、 第１の選択手段から第１の信号線又は第２の信号線への
    出力の送出を切換えると共に、第２の選択手段から第２
    の信号線又は第１の信号線への出力の送出を切換えるこ
    とを特徴とする請求項１２記載の信号伝送回路。
15. 【請求項１５】 選択手段の後段に２列に配置される１
    段又は複数段の記憶手段を備え、 前記記憶手段のうち最初段を構成する２個の記憶手段
    は、選択手段から出力される２つの信号より成る差動信
    号を記憶し、 前記最初段を除く各段の２個の記憶手段は、前段の記憶
    手段から出力される２つの信号より成る差動信号を記憶
    し、 最後段の２個の記憶手段は、その記憶した差動信号を第
    １及び第２の信号線に出力することを特徴とする請求項
    １記載の信号伝送回路。
16. 【請求項１６】 電圧制御手段は、 選択手段から出力される２つの信号より成る差動信号の
    うち何れか一方の信号を受ける１入力・１出力型の第１
    のドライバーと、 前記選択手段から出力される他方の信号を受ける１入力
    ・１出力型の第２のドライバーとから成り、 前記第１のドライバーは第１の信号線に接続され、前記
    第２のドライバーは第２の信号線に接続されることを特
    徴とする請求項８記載の信号伝送回路。
17. 【請求項１７】 電圧制御手段は、 差動入力・差動出力型の第１及び第２のドライバーより
    成り、 前記第１及び第２のドライバーは、 選択手段から出力される２つの信号より成る差動信号を
    受けると共に、第１及び第２の信号線に接続されること
    を特徴とする請求項８記載の信号伝送回路。
18. 【請求項１８】 信号受信回路は、 第１及び第２の信号線の双方に接続された差動入力・差
    動出力型の第１及び第２のレシーバーより成り、 前記第１及び第２のレシーバーの何れか一方は、前記第
    １及び第２の信号線から差動信号を受信することを特徴
    とする請求項９記載の信号伝送回路。
19. 【請求項１９】 第１及び第２のレシーバーは、交互
    に、第１及び第２の信号線から差動信号を受信すること
    を特徴とする請求項１８記載の信号伝送回路。
20. 【請求項２０】 第１及び第２の信号線のうち何れか一
    方の信号線には、 他方の信号線と比較して、伝送線路により決定される信
    号の反射の周期の約半分の遅延時間をもつ遅延素子が直
    列に接続されることを特徴とする請求項１記載の信号伝
    送回路。
21. 【請求項２１】 別途、選択手段と第１及び第２の信号
    線との間に配置され、差動信号の送出後から次に続く差
    動信号の送出開始時までの間に開くスイッチ手段と、 前記スイッチ手段が開いている期間に前記第１及び第２
    の信号線を同電位にプリチャージするプリチャージ手段
    とを備えたことを特徴とする請求項１記載の信号伝送回
    路。
22. 【請求項２２】 別途、遷移検出手段と、制御手段とを
    備え、 前記遷移検出手段は、伝送すべき２つの信号を入力し、
    この両信号の内容が一致するか否かを検出し、一致しな
    い時に遷移検出信号を出力し、一致する時に一致検出信
    号を出力し、 前記制御手段は、前記遷移検出手段の遷移検出信号を受
    けた時、プリチャージ手段による第１及び第２の信号線
    のプリチャージを許容し、前記遷移検出手段の一致検出
    信号を受けた時、プリチャージ手段による第１及び第２
    の信号線のプリチャージを禁止することを特徴とする請
    求項２１記載の信号伝送回路。
23. 【請求項２３】 伝送すべき複数の信号を、これ等の信
    号と同数の本数の信号線を用いて伝送する信号伝送回路
    であって、 前記複数本の信号線のうち２本づつを１組として、各組
    は、 伝送すべき２つの信号のうち第１の信号とは時間的に一
    致しない第１の不一致信号を生成する第１の信号生成回
    路と、 伝送すべき２つの信号のうち第２の信号とは時間的に一
    致しない第２の不一致信号を生成する第２の信号生成手
    段と、 前記第１及び第２の信号並びに前記第１及び第２の信号
    生成手段により生成された第１及び第２の不一致信号を
    受け、前記第１の信号及び第１の不一致信号の組、及び
    前記第２の信号及び第２の不一致信号の組の何れか一方
    を選択し、この選択した組を構成する２つの信号を差動
    信号として前記第１及び第２の信号線に伝送する選択手
    段とを備えることを特徴とする信号伝送回路。
24. 【請求項２４】 各組の第１及び第２の信号生成手段
    は、 各々、不一致信号として、伝送すべき信号を時間的に遅
    延した信号を生成する回路より成ることを特徴とする請
    求項２３記載の信号伝送回路。
25. 【請求項２５】 各組の第１及び第２の信号生成手段
    は、 各々、第１及び第２の信号線に直列に配置された遅延素
    子より成ることを特徴とする請求項２４記載の信号伝送
    回路。
26. 【請求項２６】 各組の第１及び第２の信号生成手段
    は、 各々、不一致信号として、伝送すべき信号の電流量を変
    更した信号を生成する回路より成ることを特徴とする請
    求項２３記載の信号伝送回路。
27. 【請求項２７】 各組の第１及び第２の信号生成手段
    は、 各々、第１及び第２の信号線のインピーダンスを変更す
    るインピーダンス変更回路より成ることを特徴とする請
    求項２６記載の信号伝送回路。
28. 【請求項２８】 伝送すべき複数の信号を、これ等の信
    号と同数の本数の信号線を用いて伝送する信号伝送回路
    であって、 前記複数本の信号線のうち２本づつを１組として、各組
    は、 伝送すべき２つの信号のうち第１の信号とは時間的に一
    致しない第１の不一致信号を生成する第１の信号生成回
    路と、 伝送すべき２つの信号のうち第２の信号とは時間的に一
    致しない第２の不一致信号を生成する第２の信号生成手
    段と、 前記第１及び第２の信号並びに前記第１及び第２の信号
    生成手段により生成された第１及び第２の不一致信号を
    受け、前記第１の信号及び第１の不一致信号の組、及び
    前記第２の信号及び第２の不一致信号の組の何れか一方
    を選択し、この選択した組を構成する２つの信号を差動
    信号として前記第１及び第２の信号線に伝送する選択手
    段と、 前記選択手段と第１及び第２の信号線との間に配置され
    た電圧制御手段とを備え、 前記電圧制御手段は、 第１の電位が供給される第１の供給端子、及び第２の電
    位が供給される第２の供給端子を有すると共に、前記選
    択手段からの差動信号を構成する２つの信号を受け、そ
    の一方の信号を前記第１の電位の信号に、その他方の信
    号を前記第２の電位の信号に、各々変換して、この両信
    号を第１及び第２の信号線に出力し、 前記各組の電圧制御手段は、第１の電源と、この電源の
    電圧より低い電圧の第２の電源との間に直列に配置さ
    れ、 最上段の電圧制御手段の第１の供給端子は前記第１の電
    源に接続され、 最下段の電圧制御手段の第２の供給端子は前記第２の電
    源に接続され、 前記最上段及び最下段の電圧制御手段以外の電圧制御手
    段は、第１の供給端子がその上段に位置する電圧制御手
    段の第２の供給端子に接続され、第２の供給端子がその
    下段に位置する電圧制御手段の第１の供給端子に接続さ
    れることを特徴とする信号伝送回路。
29. 【請求項２９】 各組の選択手段は、 第１の信号及び第１の不一致信号の組、及び前記第２の
    信号及び第２の不一致信号の組を交互に選択することを
    特徴とする請求項２８記載の信号伝送回路。
30. 【請求項３０】 各組の第１及び第２の信号生成手段
    は、 各々、不一致信号として、伝送すべき信号を時間的に遅
    延した信号を生成する回路より成ることを特徴とする請
    求項２８記載の信号伝送回路。
31. 【請求項３１】 各組の第１及び第２の信号生成手段
    は、 各々、第１及び第２の信号線に直列に配置された遅延素
    子より成ることを特徴とする請求項３０記載の信号伝送
    回路。
32. 【請求項３２】 各組の第１及び第２の信号生成手段
    は、 各々、不一致信号として、伝送すべき信号の電流量を変
    更した信号を生成する回路より成ることを特徴とする請
    求項２８記載の信号伝送回路。
33. 【請求項３３】 各組の第１及び第２の信号生成手段
    は、 各々、第１及び第２の信号線のインピーダンスを変更す
    るインピーダンス変更回路より成ることを特徴とする請
    求項３２記載の信号伝送回路。
34. 【請求項３４】 第１の供給端子に供給される電圧が第
    １の電源の電圧の１／２以上である電圧制御手段は、Ｐ
    型のＭＯＳＦＥＴで構成されることを特徴とする請求項
    ２８記載の信号伝送回路。
35. 【請求項３５】 第１の供給端子に供給される電圧が第
    １の電源の電圧の１／２未満である電圧制御手段は、Ｎ
    型のＭＯＳＦＥＴで構成されることを特徴とする請求項
    ２８記載の信号伝送回路。
36. 【請求項３６】 第１の電源の電位と第２の電源の電位
    との電位差は、 前記各組の第１及び第２の信号線間の電位差の整数倍で
    あることを特徴とする請求項２８記載の信号伝送回路。
37. 【請求項３７】 伝送すべき第１及び第２の信号を第１
    及び第２の信号線を用いて伝送する信号伝送方法であっ
    て、 前記第１及び第２の信号を受けた後、 前記第１の信号とは時間的に一致しない不一致信号を生
    成すると共に、この不一致信号及び前記第１の信号を差
    動信号として前記第１及び第２の信号線に送出し、 その後、前記第２の信号とは時間的に一致しない不一致
    信号を生成すると共に、この不一致信号及び前記第２の
    信号を差動信号として前記第１及び第２の信号線に送出
    することを特徴とする信号伝送方法。
38. 【請求項３８】 第１の信号とは時間的に一致しない不
    一致信号を生成すると共に、この不一致信号及び前記第
    １の信号を差動信号として前記第１及び第２の信号線に
    送出する工程は、複数回繰返され、 第２の信号とは時間的に一致しない不一致信号を生成す
    ると共に、この不一致信号及び前記第２の信号を差動信
    号として前記第１及び第２の信号線に送出する工程も、
    複数回繰返されることを特徴とする請求項３７記載の信
    号伝送方法。
39. 【請求項３９】 第１の信号とは時間的に一致しない不
    一致信号を生成すると共に、この不一致信号及び前記第
    １の信号を差動信号として前記第１及び第２の信号線に
    送出する工程は、１回行われ、 第２の信号とは時間的に一致しない不一致信号を生成す
    ると共に、この不一致信号及び前記第２の信号を差動信
    号として前記第１及び第２の信号線に送出する工程は、
    複数回繰返されることを特徴とする請求項３７記載の信
    号伝送方法。
40. 【請求項４０】 第１の信号とは時間的に一致しない不
    一致信号を生成すると共に、この不一致信号及び前記第
    １の信号を差動信号として前記第１及び第２の信号線に
    送出する工程は、１回行われ、 第２の信号とは時間的に一致しない不一致信号を生成す
    ると共に、この不一致信号及び前記第２の信号を差動信
    号として前記第１及び第２の信号線に送出する工程も、
    １回行われることを特徴とする請求項３７記載の信号伝
    送方法。
41. 【請求項４１】 不一致信号は、伝送する信号と相補の
    信号であることを特徴とする請求項３７記載の信号伝送
    方法。
42. 【請求項４２】 不一致信号は、伝送すべき信号を時間
    的に遅延した信号であることを特徴とする請求項３７記
    載の信号伝送方法。
43. 【請求項４３】 不一致信号は、伝送すべき信号の電流
    量を変更した信号であることを特徴とする請求項３７記
    載の信号伝送方法。
44. 【請求項４４】 第１の信号及びその不一致信号は、ク
    ロックの１周期の前半の期間で送出され、 第２の信号及びその不一致信号は、前記クロックの１周
    期の後半の期間で送出されることを特徴とする請求項４
    ０記載の信号伝送方法。
45. 【請求項４５】 第１及び第２の信号線に信号を送出す
    る時、この第１及び第２の信号線に送出する信号を、そ
    の各信号の電位に応じて、第１の電位、又は前記第１の
    電位とは電源電圧未満の電位差にある第２の電位に変換
    して、第１及び第２の信号線に送出することを特徴とす
    る請求項３７記載の信号伝送方法。
46. 【請求項４６】 伝送すべき第１及び第２の信号を第１
    及び第２の信号線を用いて伝送する信号伝送方法であっ
    て、 前記第１及び第２の信号を受けた後、 前記第１及び第２の信号線を同一電位にプリチャージ
    し、 その後、前記第１の信号とは時間的に一致しない不一致
    信号を生成すると共に、この不一致信号及び前記第１の
    信号を差動信号として前記第１及び第２の信号線に送出
    し、 続いて、前記第１及び第２の信号線を同一電位にプリチ
    ャージし、 その後、前記第２の信号とは時間的に一致しない不一致
    信号を生成すると共に、この不一致信号及び前記第２の
    信号を差動信号として前記第１及び第２の信号線に送出
    することを特徴とする信号伝送方法。
47. 【請求項４７】 第１及び第２の信号線をプリチャージ
    する工程、第１の信号の不一致信号を生成すると共にこ
    の不一致信号及び前記第１の信号を送出する工程を１組
    として、複数回繰返した後、 第１及び第２の信号線をプリチャージする工程、第２の
    信号の不一致信号を生成すると共にこの不一致信号及び
    前記第２の信号を送出する工程を１組として、複数回繰
    返すことを特徴とする請求項４６記載の信号伝送方法。
48. 【請求項４８】 第１及び第２の信号線をプリチャージ
    する工程、第１の信号の不一致信号を生成すると共にこ
    の不一致信号及び前記第１の信号を送出する工程を１組
    として、１回行った後、 第１及び第２の信号線をプリチャージする工程、第２の
    信号の不一致信号を生成すると共にこの不一致信号及び
    前記第２の信号を送出する工程を１組として、複数回繰
    返すことを特徴とする請求項４６記載の信号伝送方法。
49. 【請求項４９】 第１及び第２の信号線をプリチャージ
    する工程、第１の信号の不一致信号を生成すると共にこ
    の不一致信号及び前記第１の信号を送出する工程を１組
    として、１回行った後、 第１及び第２の信号線をプリチャージする工程、第２の
    信号の不一致信号を生成すると共にこの不一致信号及び
    前記第２の信号を送出する工程を１組として、１回行う
    ことを特徴とする請求項４６記載の信号伝送方法。
50. 【請求項５０】 不一致信号は、伝送する信号と相補の
    信号であることを特徴とする請求項４６記載の信号伝送
    方法。
51. 【請求項５１】 不一致信号は、伝送すべき信号を時間
    的に遅延した信号であることを特徴とする請求項４６記
    載の信号伝送方法。
52. 【請求項５２】 不一致信号は、伝送すべき信号の電流
    量を変更した信号であることを特徴とする請求項４６記
    載の信号伝送方法。
53. 【請求項５３】 第１及び第２の信号線の最初のプリチ
    ャージはクロックの前半周期の期間のうち前半の期間で
    行い、 第１の信号及びその不一致信号の送出は前記クロックの
    前半周期の期間のうち後半の期間で行い、 第１及び第２の信号線の次のプリチャージはクロックの
    後半周期の期間のうち前半の期間で行い、 第２の信号及びその不一致信号の送出は前記クロックの
    後半周期の期間のうち後半の期間で行うことを特徴とす
    る請求項４９記載の信号伝送方法。
54. 【請求項５４】 第１及び第２の信号線に信号を送出す
    る時、この第１及び第２の信号線に送出する信号を、そ
    の各信号の電位に応じて、第１の電位、又は前記第１の
    電位とは電源電圧未満の電位差にある第２の電位に変換
    して、第１及び第２の信号線に送出することを特徴とす
    る請求項４６記載の信号伝送方法。
55. 【請求項５５】 受けた第１及び第２の信号の内容が相
    互に一致するか否かを検出し、 一致するとき、第１の信号及びその不一致信号の送出後
    の第１及び第２の信号のプリチャージは行わないことを
    特徴とする請求項４６記載の信号伝送方法。
56. 【請求項５６】 伝送すべき複数の信号を、これ等の信
    号と同数の本数の信号線を用いて伝送する信号伝送方法
    であって、 前記複数本の信号線のうち２本づつを１組として、各組
    は、 伝送すべき第１及び第２の信号を受けた後、 前記第１の信号とは時間的に一致しない不一致信号を生
    成すると共に、この不一致信号及び前記第１の信号を差
    動信号として、自己の組の２本の信号線に送出し、 その後、前記第２の信号とは時間的に一致しない不一致
    信号を生成すると共に、この不一致信号及び前記第２の
    信号を差動信号として、前記２本の信号線に送出し、 更に、前記複数の組において、所定の２組毎に、一方の
    組で電位が下降する信号線と、他方の組で電位が上昇す
    る信号線とを接続して、前記電位が下降する信号線の持
    つ電荷を前記電位が上昇する信号線で再利用することを
    特徴とする信号伝送方法。
57. 【請求項５７】 不一致信号は、伝送する信号と相補の
    信号であることを特徴とする請求項５６記載の信号伝送
    方法。
58. 【請求項５８】 不一致信号は、伝送すべき信号を時間
    的に遅延した信号であることを特徴とする請求項５６記
    載の信号伝送方法。
59. 【請求項５９】 不一致信号は、伝送すべき信号の電流
    量を変更した信号であることを特徴とする請求項５６記
    載の信号伝送方法。