CN1292530A - 具有自复位指针的动态锁存接收器 - Google Patents

Abstract

一种动态锁存接收器装置包括一系列并行安置的用来顺序锁存在一单独数据线上串行通信的数据信号的数据锁存装置。该装置包括第一指针信号发生器,每一个所产生的第一指针信号相应于一特定的锁存装置并且在时间上与在先产生的第一指针信号相重叠;和与锁存装置相关的脉冲反相器装置,用来接收相应的第一指针信号和产生各自的第二指针信号用来输入到各自的锁存装置,每一第二指针信号以非重叠顺序方式产生,用来以与串行通信数据信号相同步的方式触发每一数据信号的各自的锁存。

Description

具有自复位指针的动态锁存接收器

本发明通常涉及在一般计算机和计算系统中数据信号的传送和锁存，特别是涉及具有一低电压输入的使用一自复位指针的动态锁存接收器，其结果对于该锁存状态可获得快速和稳定的电压转换。

随着计算机处理器性能的迅速改善，它不仅希望具有高密度的主存贮器，还希望具有高的数据速率。例如，随着目前微处理器的系统时钟速率不断提高，在不增加存贮器体系的复杂性的情况下，为了避免等待状态，就需要高带宽DRAM，例如实施SRAM高速缓冲存贮器。预取结构可有效地提高DRAM数据速率的脉冲频率。例如，对于同步DRAM(SDRAM)引入“2b”预取结构可将该数据速率提高到200％。很容易理解对于二倍数据速率SDRAM(DDR SDRAM)可使用“4b”预取结构而使该数据速率提高到400％。对于Rambus DRAM(RDRAM)已经使用了“8b”预取结构，实现了数据速率提高到800％。

不论什么预取结构，一频率转换需要例如在预取操作期间对存贮在相应寄存器中的具有低速的一总线上的多个数据信号进行多路复用，并且随后按顺序将锁存的数据信号以高速读到共享的总线上。这种频率转换的一个典型例子是包括有多个寄存器、输入指针和输出指针的先入先出(FIFO)电路。FIFO电路的关键设计要素是如何向带有输入指针的寄存器取出输入数据和从带有输出指针的寄存器输出该数据。因此，特别是在FIFO电路中，存在有设计在预取结构中使用的指针的强烈和潜在的需求。

图1(a)示出了提供有用来控制四个各自的锁存电路20a、……、20d的四个输入指针信号12a、……、12d的一静态锁存接收器设计结构10。作为脉冲串模式，在单独数据总线14上的脉冲串数据输入信号14a、……、14d被串行地送入该静态锁存接收机10中。当相应的指针信号12a、……、12d有效(即，上升到逻辑1)时，该静态锁存接收器10取出该输入数据。但是，如果该输入与被锁存电压不相同，则它需要一输入电平移位器，从而导使对速率的不良影响。通常，如下面所讨论的那样，静态锁存接收器比动态锁存接收器速率要慢。

图2(a)和2(b)示出了一动态锁存接收器结构30，它提供有与由图1(a)和1（b)的静态锁存接收器结构10所提供的功能相同的功能。如图2(a)所示，该静态锁存接收器结构30包括有响应于用来锁存来自单独输入线14的各个输入数据信号14a、……、14d的各个指针信号32a、……、32b(图2(b))的边缘的锁存装置38a、……、38d。这种动态锁存接收器结构30提供了允许数据信号14的输入具有的电压低于锁存电压的优点，因而它要比静态锁存接收器快。但是，如果当指针信号有效时一数据输入，即信号14a、……、14d被改变时，它需要脉冲宽度较小的指针信号。通常，整体地传送一小脉冲指针信号是困难的，因为运载这种整个小脉冲指针信号的布线将呈现RC低通滤波器效应，这将严重的损害该信号。如象在一常规动态逻辑中那样，在串行数据总线14上的信号输入数据被存储在相应的锁存节点38a、……、38d之前，预充电信号34a、……、34d预充电各自的锁存节点38a、……38d。

因此非常希望提供一种能够高速实施指针信号的改进的电路结构，能够以一种简单和有效的方式将在单一线上串行运行的数据信号顺序地动态锁存到一个或多个锁存器中。

本发明的一个目的是提供一种用来以一种方式锁存脉冲串模式数据信号，从而避免全局指针传送的低通滤波器效应的动态锁存接收器装置和控制方法。

本发明的另一个目的是实施用来高速锁存用来产生非重叠的“局部指针”的重叠的“全局指针”，以一简单和有效的方式有序传送在单一数据线上的脉冲串数据的动态锁存接收器装置和控制方法。

根据本发明的原理，所提供的一动态锁存接收器装置包括：并行安置的用来顺序锁存在单一数据线上串行通信的数据信号的一系列数据锁存装置；用来产生一系列一个或多个第一指针信号的第一指针信号发生器；和与一用来接收相应第一指针信号的锁存装置相关联并产生一用来输入到各自的锁存装置的各自的第二指针信号的脉冲转换装置。每一所述第二指针信号在一非重叠时序中产生用来与串行通信的数据信号相同步地触发各自的每一数据信号的锁存。

本发明的优点是在实施动态RAM的计算机系统结构中适用于数据预取和锁存应用，并且能够以例如800Mbits／sec(相应于400MHZ双数据速率脉冲串周期)或更高速率锁存脉冲串数据。

本发明的装置和方法的其它的特征、状况和优点在考虑了下面的说明、权利要求和附图所作的介绍之后将变得更为清楚。

图1(a)和1(b)示出了根据已有技术的使用局部指针的一静态锁存接收器结构；

图2(a)和2(b)示出了根据已有技术的使用局部指针的一动态锁存接收器结构；

图3(a)示出了根据本发明的第一实施例的实施自复位局部地产生的指针信号的动态锁存接收机结构；

图3(b)示出了各个重叠全局指针信号和相应局部产生的指针信号的时序关系；

图4(a)示出了根据本发明第二实施例的实施局部地自复位所产生的指针信号的动态锁存接收器结构；

图4(b)示出了用于触发脉冲串数据传送的各个重叠全局指针信号的时序关系。

本发明是一种在高速数字电路应用中用于动态锁存以一脉冲串模式传送的数据的电路构成和方法。图3(a)示出了根据本发明第一实施例的动态锁存接收器结构100，它包括有响应于各个局部指针信号132a、……、132b(图3(b))的相应边缘用来锁存各个来自信号输入线14的输入数据信号14a、……、14d的锁存装置138a、……、138d。特别地，该电路100使用局部地自复位以产生相应的局部指针的被重叠的全局指针信号122a、……、122d。可任选地，该自复位指针逻辑可与二个或多个锁存器共享。如将要所述那样，进一步观察图3(b)，每一个局部产生的指针信号132a、……132d是小脉冲宽度的脉冲信号并且以非重叠、按顺序的方式生成，从而克服了锁存该输入的错误状态的问题。因此，这种使用重叠的全局指针信号122a、……、122d的设计排除了由于布线RC而导致的低通滤波器问题。

现在较详细地说明所包括的作为是FET晶体管器件的级联(叠层)连接的每一锁存电路138a、……、138d的部分。为了示例性目的，以锁存装置138a(图3(a))为例，每一锁存装置包括有第一PMOS(P-FET)器件141a，该器件具有与电源电压145相连的第一端、用来接收预充电信号128a的栅极和与第二NMOS(N-FET)器件142a的第一端相连接的第三端。第二N-FET142a的栅极端接收用来触发在相应锁存器138a处锁存的数据的局部自复位指针信号132a，并且包括有与N-FET器件143a的第一端相连接的第三端，该N-FET器件143a是一具有用来接收低压摆动脉冲串数据14的低阈值电压器件(NMOS)。当相应的局部产生的指针，即132a变为高电平时，该低压摆动脉冲串数据14被取到相应的锁存电路，即138a中。该N-FET器件143a的第三端接地。如同在常规动态逻辑中一样，在相应局部指针132a、……、132d变为高电平之前，信号128a、……、128d对每一被锁存的节点进行预充电。应注意的是，不管输入电压摆动14，每一节点的预充电电平可以相同或不同。例如，虽然数据输入14的电压摆动可以在从0V至1V的范围内，但对于锁存节点<1：4>来说该锁存结果可以分别为1V、2V、3V或4V。如果该锁存节点<1：4>是用于诸如数据、地址或检验模式之类的不同目的同时共享该输入总线14时，该可变锁存电压是重要的。其余的每一锁存电路138a、……、138d都包括有相同的电路。应了解的是该第一实施例的接收器装置可由多于四个锁存器所组成，并且可以实施用于所需的8位、16位和32位信号的高速锁存的应用。

进一步如图3(a)所示，每一个局部指针信号132a、……、132d是由相应的逻辑电路148a、……、148d所产生的，逻辑电路148a、……、148d的每一个都包括一例如“或非”门158a的逻辑门。特别地，该“或非”门的一输入端接收全局指针信号并且第二输入端接收延迟一定时间的全局指针信号。在图3(a)所示的该实施例中，每一逻辑电路使用了根据设计所选择的在每一输入端串联连的一个或多个反相器器件提供所需的时间延迟，并且决定相应的所产生的局部指针信号的相应脉冲宽度。该自复位动作是如下所述来完成的：在该NOR门的第一输入端，全局指针信号的边缘触发一相应局部指针信号的上升沿(图3(b)。由于在第二输入端所连接的反相器串所导致的该全局指针信号的被延迟边缘使得该“或非”门导致该相应局部指针信号的复位(下降沿)。如所示那样，为了提供局部指针信号自复位动作，出现奇数反相器是不可避免的。

因此虽然在每一各自的逻辑电路148a、……、148d的输入处所提供的每一全局指针信号122a、……、122d在时间上是重叠的，但是如果适当的选择反相器电路的构成将能够使相应生成的局部指针信号在时间上不重叠。本技术领域的普通技术人员应当了解，为了完成局部指针自复位动作，在逻辑电路148a、……、148d中可以使用等效的数字逻辑而不会脱离本发明的范围和精神。

图4(a)示出了根据本发明的第二实施例的动态锁存接收器结构200，它包括有为了锁存来自信号输入线14的各个输入数据信号14a、……、14d而响应于各个全局指针信号158a、……、158d(图4(b)的相应边缘的锁存装置168a、……、168d。详细地说，在这个第二实施例中，每一各自的锁存电路168a、……、168d是直接响应于全局指针信号，而无须用于产生相应的局部指针信号，现在详细说明。详细地说，包括作为是直接响应于一相应的全局指针信号158a、……、158d(图4(b)的FET晶体管器件的级联(叠层)连接的每一锁存电路168a、……、168d的部分。为了示例性目的，以锁存装置168a(图4(a))为例，每一锁存装置包括有第一PMOS(P-FET)器件161a，，该器件具有一连接到电源电压155的第一端、一用来接收一预充电信号178a的栅极和一连接第二NMOS(N-FET)器件162a的第一端的第三端。如像这里所讨论的，用于每一锁存器<1：4>的电源电压155可以相同或不同。第二N-FET162a的栅极端接收一指针信号158a1，并且包括有连接到N-FET器件163a的第一端的一第三端，该N-FET器件163a具有一用来接收用于触发在相应锁存器168a中锁存的数据的全局指针信号158a2的栅极。最好是，指针信号158a1和158a2由相应的带有在时间上被延迟的指针信号158a1并根据全局指针信号158a1反相的全局指针信号158a来产生。N-FET器件163a的第三端连接到最后NMOS(N-FET)器件164a的第一端，该器件164a是一具有接收脉冲串数据信号14的栅极端的低阈值电压器件。当相应的整体指针158a上升时，在总线14上的低压摆动数据被取到相应的锁存电路168a中，并且当相应局部延迟指针为低电平时被复位。N-FET器件164a的第三端接地。在该输入数据以一常规动态逻辑传送到该锁存器之前，信号178a、……、178d对每一锁存节点预充电。

进一步详细的说明，当该指针信号158a(158a2)为高电平时，NFET163a被导通，但是，当接收到通过使用逻辑反相器172a而被延迟和反相的指针信号158a1时则NFET162a被截止。只有当NFET162a、163a均为导通的时间，数据输入(即14a)才是有效的，其结果类似于根据图3(a)所示的由该实施例所提供的特性。每一其余的锁存电路168b、……、168d包含有相同的电路并进行相同的操作。应当了解的是，第二实施例的接收器装置可以包括多于四个的锁存器，并且可实施8位、16位以至32位信号的所需要高速锁存的应用。

作为一可任选的特性，可适用于二个实施例的动态锁存接收器，该指针信号脉冲宽度可由一延迟监视器(未示出)来控制，它测量该时间去触发一虚拟动态锁存器(未示出)。

这种结构简单并且有效，有利于在高频VLST设计和动态RAM结构中用来预取数据，即使用了双数据同步DRAM或Rambus DRAM。因此，例如本发明的动态锁存接收器电路100和200可实施5nsec预取4位数据(相应于200MHZ的时钟速率)和可在实施诸如根据未决美国专利申请号09／275567中所示和说明的动态RAM的计算机系统中实现用于预取数据，上述专利申请所披露的内容作为参考而被结合。

虽然本发明的讨论用于芯片设计，但是，在其中所使用的逻辑可用于系统，或者甚至用于软件控制应用。

尽管本发明是根据示例性和预成型的实施例作了详细说明，但应了解的是本技术领域的普通技术人员可对其在形式和细节上作出前述和其它的变化而不会违背仅由所附权利要求的范围所限定的本发明的精神和范围。

Claims (25)

1．一种动态锁存接收器装置，包括：

以并行方式安置的用来顺序地锁存在一单独数据线上串行通信的数据信号的一系列数据锁存装置；

第一指针信号发生器，用来产生一系列的一个或多个第一指针信号，所产生的系列中每一个第一指针信号相应于一特定的锁存装置；和

与一锁存装置关联的脉冲反相器装置，用来接收一相应的第一指针信号并产生一用来输入到各自锁存装置的一相应第二指针信号，每一所述第二指针信号以一非重叠顺序所产生，用来以与串行通信数据信号相同步地触发每一数据信号的各自的锁存。

2．如权利要求1的接收器装置，其中每一所产生的第二指针信号是一比它的相应第一指针信号的宽度要小的脉冲信号。

3．如权利要求1的接收器装置，其中，系列中的每一所产生的第二指针信号在时间上与在先所产生的所述系列的第一指针信号相重叠。

4．如权利要求1的接收器装置，其中一个或多个所述锁存装置锁存不同电压电平的数据。

5．如权利要求3的接收器装置，其中所锁存装置进一步包括：

第一FET晶体管器件，具有一用来接收一数据信号的栅极端，和第二端；和

第二FET晶体管器件，具有一用来与所述数据信号的接收相同步地接收一相应的第二指针信号的栅极端，和一与所述第一FET晶体管器件的第二端相连接的第二端。

6．如权利要求4的接收器装置，其中所述锁存装置进一步包括有第三FET晶体管器件，该器件具有用来在锁存一相应数据信号之前的接收一预充电信号的栅极端，和与所述第二FET晶体管器件的第三端相连接的第二端。

7．如权利要求4的接收器装置，其中所述第一FET晶体管器件包括有一用来能够对具有比被锁存电压要低的电压的数据信号锁存的低阈值NMOS FET。

8．如权利要求1的接收器装置，其中所述脉冲反相器装置包括：

一具有接收第一极性的第一指针信号的第一输入端并输出所述第二指针信号的逻辑栅极；和

同时接收所述第一指针信号并产生一在时间上被延迟并且相反极性输入到所述逻辑栅极的第二输入端的第一指针信号的装置，所述逻辑栅极响应于在所述第二输入端上被延迟和被反相的指针信号用来复位所述第二指针信号。

9．如权利要求7的接收器装置，其中所述逻辑栅极装置包括有一“或非”门。

10．如权利要求7的接收器装置，其中所述用于产生在时间上延迟并且相反极性的第一指针信号的装置进一步包括一个或多个串接的逻辑反相装置。

11．如权利要求5的接收装置，其中一用来对各自锁存装置预充电的相应的预充电信号能够在所希望的电压电平上锁存一相应的数据信号而不管该数据信号输入的电压电平。

12．一种动态锁存接收器装置，包括：

以并行方式安置的用来顺序地锁存在一单独数据线上串行通信的数据信号的一系列数据锁存装置；

用来产生一系列一个或多个指针信号的指针信号发生器，所产生的系列中的每一个指针信号被输入到相应特定锁存装置的各个第一输入端；和

用来同时在时间上延迟各个所述指针信号以便在相应锁存装置的第二输入端处接收的装置，其中在各个锁存装置的所述第一输入端处的指针信号触发在所述数据线上同步到达的一数据信号的各自锁存，并且在所述第二输入端所述延迟指针信号复位所述指针信号。

13．如权利要求12的接收器装置，其中系列中的每一所产生的指针信号在时间上与在先所产生的所述系列的指针信号相重叠。

14．如权利要求12的接收器装置，其中所述锁存装置进一步包括：

第一FET晶体管器件，具有一用来接收一数据信号的栅极端，和第二端；

第二FET晶体管器件，具有一用来与所述数据信号的接收相同步的接收一相应指针信号的栅极端，一与所述第一FET晶体管器件的第二端相连接的第二端，和第三端；和

第三FET晶体管器件，具有一用来接收所述延迟指针信号的栅极端和一与所述第二FET晶体管器件的第三端相连接的第二端。

15．如权利要求13的接收器装置，其中所述锁存装置进一步包括第四FET晶体管，具有一用来在锁存一数据信号之前接收预充电信号的栅极端，和一与所述第三FET晶体管器件的第三端相连接的第二端。

16．如权利要求14的接收器装置，其中所述第二FET晶体管和第三FET晶体管器件包括一NMOS FET。

17．如权利要求14的接收器装置，其中所述第一FET晶体管器件包括一低阈值NMOS FET，用来锁存一具有比锁存电压低的电压的数据信号。

18．如权利要求11的接收装置，其中用来同时地接收一相应指针信号并且在时间上延迟所述指针信号的相应于一特定锁存装置的装置进一步包括一个或多个串接的的逻辑装置。

19．如权利要求14的接收装置其中一用来预充电一各自锁存装置的相应预充电信号能够在所希望的电压电平上锁存一相应的数据信号而不管该数据信号输入的电压电平。

20．一种用来顺序地锁存在一单独数据线上串行通信的一系列输入数据信号的方法，包括：

为了顺序地锁存所述数据信号提供一系列被安置的数据锁存装置；

产生一系列一个或多个第一指针信号，系列中每一个所产生的第一指针信号相应于一特定的锁存装置；和

将每一个第一指针信号转换为一相应的各自第二指针信号以便输入到各自的锁存装置中，每一所述第二指针信号以一非重叠序列方式产生，用来以与所述串行通信数据信号相同步地触发每一数据信号的各自的锁存。

21．如权利要求20的方法，其中每一个所产生的第二指针信号是一比它的相应第一指针信号的脉冲宽度要小的脉冲信号。

22．如权利要求20的方法，其中所述产生步骤包括产生相重叠的指针信号，因此系列中的每一指针信号在时间上与所述系列的在先产生的指针信号相重叠。

23．如权利要求21的方法，其中所述转换步骤包括：

提供一具有用来接收第一极性的相应第一指针信号和用来输出所述第二指针信号的第一输入端的逻辑栅极；和

为了在所述逻辑栅极的第二输入端输入而同时反相和在时间上延迟所述第一指针信号，为了复位所述第二指针信号在所述第二输入端，所述逻辑栅极响应于所述延迟和反相的第一指针信号。

24．如权利要求23的方法，进一步包括有在锁存一各自数据信号之前在相应的锁存装置处输入而产生一预充电信号的步骤，所述预充电信号能够在所希望的电平上锁存一相应相应的数据信号而不管通信时输入的数据信号的电压电平。

25．一种用来锁存在一单独数据线上串行通信的一系列输入数据信号的方法，包括：

提供一系列并行安置的用来顺序锁存在一单独数据线上串行通信的数据信号的数据锁存装置；

产生一系列一个或多个指针信号，系列中每一个所产生的指针信号被输入到一相应数据锁存装置的各自的第一输入端，用来触发与在一所述数据线上同步到达的一数据信号的各自锁存；和

为了在一相关锁存装置的第二输入端处接收而在时间上延迟所述指针信号，其中在所述第二输入端处的所述延迟指针信号复位所述产生的指针信号。

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