KR20030009332A

KR20030009332A - 램 및 램을 위한 프리페치 입력 드라이버

Info

Publication number: KR20030009332A
Application number: KR1020027007301A
Authority: KR
Inventors: 핸슨데이비드알; 기리하타도시아키; 묄러게르하르트
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션; 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority date: 1999-12-08
Filing date: 2000-12-05
Publication date: 2003-01-29
Also published as: WO2001043135A1; JP2003516601A; DE60010338D1; US6292402B1; EP1252630B1; WO2001043135A9; EP1252630A2; DE60010338T2; TW493174B

Abstract

RAM(random access memory)를 위한 프리페치(prefetch) 입력 기록 드라이버 및 프리페치 입력 기록 드라이버를 포함하는 RAM. 프리페치 입력 기록 드라이버는 특히 SDRAM(synchronous dynamic RAM)을 위한 것이다. 프리페치 입력 기록 드라이버는 데이터를 수신하는 데이터 입력단, 대응하는 데이터 인에이블(enable)을 수신하는 인에이블단 및 기록 신호 및 대응하는 인에이블단의 상태에 응답하여 수신된 데이터를 메모리 어레이에 제공하는 기록 드라이버를 포함한다. 데이터단 및 인에이블단은 각각 두 개 이상의 직렬 접속된 3-상태(three state)의 드라이버 및 각 3-상태의 드라이버의 출력 측에 래치를 포함할 수 있다. 데이터가 데이터단을 경유하여 통과할 때, 대응하는 인에이블 상태는 인에이블단을 경유하여 통과된다. 인에이블 상태가 데이터단의 데이터가 어레이에 기록될 것임을 나타내는 경우 데이터는 RAM 어레이로 통과된다.

Description

랜덤 액세스 메모리를 위한 프리페치 기록 드라이버{A PREFETCH WRITE DRIVER FOR A RANDOM ACCESS MEMORY}

SDRAM(synchronous dynamic random access memory) 칩은 공지되어 있다. 첨단의 SDRAM은 본래 직렬 접근되는 연속적인 위치의 스트링에 제 1 데이터 접근 위치를 식별하는 초기 메모리 위치 또는 어드레스를 제공함으로서 접근된다. 제 1어드레스는 버스트 개시 어드레스(burst starting address)로 알려져 있고, 데이터 스트링은 버스트(burst) 또는 데이터 버스트로 알려져 있다. 버스트는 1 비트, 4 비트 또는 8 이상의 비트일 수 있는 폭과 2, 4, 8 또 그 이상의 위치일 수 있는 길이를 가질 수 있다. 버스트의 폭 및 길이는 SDRAM 구조 설계자의 결정 및 수많은 설계의 상충관계(trade off)의 결과로 인해 설정된다. 어떤 특정 접근 도중, SDRAM에 내부적으로 버스트 내의 모든 셀은 동시에 병렬로 접속되고 외부 버스트 이송을 위해 연속적으로 나열된다.

이러한 직렬의 외부 데이터 이송 및 병렬의 내부 데이터 이송은 또한 일반적으로 '데이터 프리페치(data prefetch)'라고 칭한다. 따라서, 데이터는 직렬로, 즉 외부적으로 칩으로 넘겨지거나 칩으로부터 회수되고, 칩으로 넘겨진 데이터는 이후 어레이(array)에 병렬로 기록되거나 또는 어레이로부터 병렬로 판독되어 직렬로 칩으로부터 읽혀진다. 데이터 프리페치의 사용은 외부 데이터 라인의 수를 줄여, 칩영역을 감소시킨다. 또한, 프리페치는 외부 데이터율보다 현저하게 낮은 주파수에서 어레이 접근을 가능하게 한다.

도 1은 종래기술의 SDRAM의 기록 드라이버 회로(100)를 나타낸다. 기록 드라이버(100)는 입력 데이터(102)를 메모리 어레이(103)에 기록하는 감지 증폭기(sense amplifier)에 일반적으로 포함된다.

수신기 인에이블(enable)(106)이 활성화되면, 수신기(104)는 입력 데이터를 통과시킨다. 래치(latch)(108)는 수신기(104)로부터의 데이터를 임시 저장한다. 래칭된(latched) 데이터는 기록 드라이버(110)의 입력으로 넘겨진다. 기록 인에이블(112)이 활성화되면, 기록 드라이버(110)는 래칭된 데이터를 메모리 어레이(103)로 전송하여 선택된 메모리 위치에 저장한다. 이러한 방법은 입력으로 제공되는 모든 데이터 비트가 메모리 어레이(103)에 저장될 때 적합하다.

SDRAM의 성능 목적 및 동작 주파수의 향상이 요구될수록, 더욱 더, 두 개 이상의 데이터 비트를 프리페치할 필요가 있다. 프리페치 비트 수의 증가는 어레이 동작 주파수와 별개인 효과적인 외부 동작 주파수를 제공한다. 그러나, 기존의 프리페치 구조는 프리페칭된(pre-fetched) 비트 수에 대해 입력 및 기록 드라이버를 단지 반복할 뿐이다. 이러한 접근법은 데이터 버스의 수 및 그와 관련된 버스 영역을 증가시켜, SDRAM 칩의 대형화를 초래한다.

따라서, SDRAM 칩 크기를 증가시키지 않고 SDRAM의 기록 성능을 개선할 필요가 있다.

관련 출원

본 발명은 핸슨 등(Hanson et al.)에 의해 본원의 양수인에게 양도된 'A SDRAM With A Maskable Input'이라는 명칭을 가지는 미국 특허 출원번호 제 09/456,588호에 관한 것으로, 상기 미국 특허는 본원 발명과 동시에 출원되었으며 본 발명의 참조로서 인용된다.

본 발명은 전반적으로 반도체 메모리에 관한 것으로, 특히 RAM(random access memories) 및 특히 SDRAM(synchronous dynamic random access memory)의 기록 시간에 대한 데이터 입력 회로에 관한 것이다.

전술한 및 다른 목적, 특징 및 이점들은 도면을 참조하여 이하의 바람직한 실시예의 상세한 설명으로부터 명백하게 이해될 것이다.

도 1은 종래기술의 일반적인 SDRAM 입력경로이다.

도 2는 네 개의 데이터 로드(load) 및 기록 드라이버 회로를 포함하는 바람직한 실시예의 SDRAM 칩의 블록도이다.

도 3은 도 2의 네 개의 데이터 로드 및 기록 드라이버 회로에 해당하는 바람직한 실시예의 파이프라인 형태의 입력 데이터 경로 및 기록 드라이버 회로를 나타낸다.

도 4는 데이터를 도 2의 SDRAM으로 적재(loading)하는 타이밍도이다.

도 5는 바람직한 제 2 실시예의 데이터 로드 및 기록 드라이버 회로이다.

도 6은 제 3 실시예의 파이프라인 형태의 입력 데이터 경로 및 기록 드라이버 회로를 나타낸다.

그러므로 본 발명의 목적은 DRAM(Dynamic Random Access Memory)의 기록 성능을 개선하는 것이다.

본 발명의 다른 목적은 SDRAM(Synchronous DRAM) 영역을 감소시키는 것이다.

본 발명의 다른 목적은 SDRAM의 영역을 증가하지 않고 SDRAM의 기록 성능을 개선하는 것이다.

본 발명은 RAM(random access memory)를 위한, 특히 멀티 비트 프리페치를 가지는 SDRAM(synchronous dynamic RAM)를 위한 프리페치 입력 기록 드라이버에 관한 것이다. 프리페치 입력 기록 드라이버는 시분할된 데이터 입력을 수신하는 데이터 입력 단계를 포함한다. 시분할된 데이터 입력은, 입력 데이터를 디멀티플렉싱하고 기록 신호 및 인에이블 단계의 대응하는 인에이블 상태에 응답하여 수신된 개개의 데이터 비트를 메모리 어레이로 전달하는, 적어도 두 개의 기록 드라이버에 제공된다. 데이터 입력 단계 및 인에이블 단계는 두 개 이상의 직렬 접속된 3-상태(three state) 드라이버 및 각 3-상태 드라이버의 출력에 래치를 각각 포함할 수 있다. 각 데이터 비트가 데이터 입력 단계를 경유하여 통과할 때, 대응하는 인에이블 상태는 인에이블 단계를 경유하여 통과된다. 인에이블 상태가 데이터 단계에서의 데이터가 어레이 내부에 기록될 것을 표시하는 경우, 각 데이터 비트는 RAM 어레이로 전달된다.

이하 도면을 참조하면, 도 2는 특히 각각 바람직한 데이터 로드 및 기록 드라이버 회로인 네 개의 프리페치 입력 기록 드라이버 회로(152, 154, 156 및 158)를 포함하는 바람직한 실시예의 SDRAM 칩(150)의 블록도이다. 공통 데이터(DATA) 라인(159) 및 기록 데이터(WRITE DATA) 라인(160)은 네 개의 바람직한 기록 드라이버 회로(152, 154, 156 및 158) 모두에 제공된다. 네 개의 개별적인 로드 데이터(LOAD DATA) 라인(162, 164, 166 및 168)은 각기 대응하는 기록 드라이버 회로(152, 154, 156 및 158)에 제공된다. 네 개의 기록 드라이버 회로(152, 154, 156 및 158) 모두는 공통 인에이블 라인(170)을 메모리 어레이(174)에 병렬로 제공되는 일괄적으로 172로 레이블링된(labeled) 출력과 함께 공유한다. 그에 따르는 인에이블 정보는 데이터(DATA) 라인(159)에 제공되는 데이터 입력 정보와 함께 또한 대응하여 동시에 인에이블 라인(170)에 직렬로 제공된다. 데이터(DATA) 라인(159)에 제공되는 각 데이터 비트에 대하여, 인에이블 라인(170) 상의 대응하는 상태는 데이터 비트가 어레이에 기록되는지를 판단한다. 데이터는 기록 드라이버에 직렬로 로딩되고, 이후 어레이에 병렬로 기록된다. 이러한 직렬에서 병렬로의 전환을 여기에서는 데이터 프리페치(prefetch)라고 칭한다.

도 3은 도 2의 프리레치 입력 기록 드라이버 회로(152, 154, 156 및 158)에 대응하는 바람직한 실시예의 프리페치 입력 기록 드라이버 회로(120)를 나타낸다. 바람직한 실시예의 파이프라인 형태의 입력 데이터 경로 및 기록 드라이버 회로(120)는 두 개의 병렬 파이프라인 형태의 경로, 데이터 경로(122) 및 기록 인에이블 경로(124)를 포함한다. 각 경로(122, 124)는 입력을 수신하고 그 입력을 제 1 래치(latch)(128D, E)로 선택적으로 전달하는 입력 버퍼 또는 수신기(126D, E)를 포함한다. 드라이버(130D, E)는 제 1 래치(128D, E)에서 래칭된 데이터를 제 2 래치(132D, E)로 선택적으로 전달한다. 제 2 래치(132D, E)에서 래칭된 데이터는 경로(122, 124)의 출력이다. 기록 인에이블 경로(124)의 출력은 NAND 게이트(134)로의 입력이다. 인버터(136)는 기록 인에이블(WRITE ENABLE)을 기록 인에이블 경로(124)의 드라이버(130E)로 인버팅한다. 기록 인에이블(WRITE ENABLE) 인버터(136)의 출력은 NAND 게이트(134)의 제 2 입력이다. NAND 게이트(134)의 출력은 기록 드라이버(138)로의 인에이블 입력이고 데이터 경로(122)의 데이터 출력은 기록 드라이버(138)로의 데이터 입력이다.

데이터 및 대응하는 기록 인에이블 비트는 수신기(126D, E)의 입력(140, 142)으로 제공된다. 양 경로(122, 124)의 대응하는 수신기(126D, E)는 바람직하게는 동일한 로드 데이터(LOAD DATA) 신호(144)에 의하여 구동된다. 또한, 양 경로(122, 124)의 대응하는 드라이버(130D, E)는 바람직하게는 동일한 기록 데이터(WRITE DATA) 신호(146)에 의하여 구동된다. 수신기(126D, E)는 바람직한실시예에 있어서 로드 데이터(LOAD DATA) 신호(144)에서 로우(low)로써 활성화되고, 드라이버(130D, E)는 기록 데이터(WRITE DATA) 신호(146)에서 하이(high)로써 활성화된다. 로드 데이터(LOAD DATA) 신호(144)가 활성화되면, 수신기(126D, E)는 데이터 및 인에이블 상태를 래치(128D, E)로 넘긴다. 수신기(126D, E)가 상태를 스위칭하는 로드 데이터(LOAD DATA) 신호(144)에 의하여 비활성화된 후에도 래치(128D, E)는 드라이버(130D, E)에 대한 입력에서 그 각각의 상태를 유지하게 한다. 기록 데이터(WRITE DATA) 신호(146)는 데이터 및 인에이블 상태를 래치(132D, E)로 넘기는 드라이버(130D, E)를 어레이로의 기록 접근 사이에서 하이(high)로 활성화한다. 래치(132D)에서의 데이터는 기록 드라이버(138)의 입력에 또한 제공되고 인에이블 상태는 NAND 게이트(134)로 넘겨진다. 기록 데이터(WRITE DATA) 신호(146)를 인버팅하는 인버터(136)는 NAND 게이트(134)의 다른 입력을 로우(low)로 구동시켜 기록 드라이버(138)를 비활성화되게 한다.

기록 데이터(WRITE DATA) 신호(146)가 로우(low)로 구동될 때, 드라이버(130D, E)는 비활성화되어, 높은 임피던스의 상태에 놓이고 래치(132D, E)는 데이터 및 인에이블 비트의 상태를 계속하여 유지한다. 기록 데이터(WRITE DATA) 신호(146)를 로우(low)로 한 채, 로드 데이터(LOAD DATA) 신호(144)는 래치(130D, E)의 컨텐트(content)를 방해함 없이 활성화된다. 또한, 기록 데이터(WRITE DATA) 신호(146)를 인버팅하는 인버터(136)는 "1"을 NAND 게이트(134)의 입력에 제공한다. 인에이블 비트가 설정된 경우, 즉 드라이버(130E)의 출력이 "1"인 경우, NAND 게이트(134)는 기록 드라이버(138)의인에이블 입력을 로우(low)로 구동시켜, 기록 드라이버(138)를 활성화시켜서, 데이터 비트가 저장되는 어레이로 데이터를 전달한다. 그러나, 인에이블 비트가 설정되지 않은 경우, 즉 드라이버(130E)의 출력이 "0"인 경우, NAND 게이트(134)의 출력은 하이(high) 상태로 남아 기록 드라이버(138)를 비활성화하여, 래치(132D) 내에 보관된 데이터를 무시하고 대응하는 어레이 데이터는 원상태로 남는다. 기록 데이터(WRITE DATA) 신호(146)를 활성화하는 도중, 특정 인에이블 비트의 상태에 관계없이, 드라이버(130D, E)가 기록 데이터(WRITE DATA) 신호(146)에 의해 로우(low)로 비활성화되기 때문에 데이터 및 대응하는 인에이블은 제 1 래치(128D, E)로 로딩될 수 있다.

도 4는 기록 데이터(WRITE DATA) 신호(160) 및 네 개의 로드 데이터(LOAD DATA) 신호(162, 164, 166 및 168)를 나타내는 도 2의 SDRAM(150)으로 데이터를 로딩하는 타이밍도이다. 우선, 주기(180)에서, 데이터 및 인에이블 정보는 제 1 기록 드라이버 회로(152)로 로딩된다. 기록 데이터(WRITE DATA) 신호(160)가 하이(high)이므로, 어레이(174)로 넘겨지는 것은 없다. 세 개의 연속되는 주기(182, 184, 186)에서, 데이터는 나머지 세 개의 기록 드라이버 회로(154, 156 및 158)로 각각 로딩된다. 기록 데이터(WRITE DATA) 신호(160)는 주기(182 및 184) 도중 다시 하이(high) 상태로 남으며 어레이(174)로 넘겨지는 것은 없다. 그러나, 네 번째 주기(186) 동안, 데이터 및 인에이블 정보가 제 2 래치(132D, E)로 넘겨지는데 충분한 시간이 흐른 후 즉시, 기록 데이터(WRITE DATA) 신호(160)는 로우(low)로 구동되어 각 활성된 기록 드라이버(138)에 의해 제 2 래치(132D)의 데이터를 어레이(174)로 전달하도록 한다. 또한, 기록 데이터(WRITE DATA) 신호(160)는 로드 주기(188)에서와 같이 연속되는 로드 주기 도중 로우(low)로 남을 수 있다. 따라서, 기록 시간이 비트 버스트(burst) 주기 보다 상당히 긴 어레이를 기록하는 것은 데이터 이송의 중지(pause) 또는 어떤 특정 타이밍을 요구하지 않는다.

도 5는 동일한 참조번호를 갖는 같은 기능을 제공하는 소자들을 가지는 바람직한 제 1 실시예의 데이터 로드 및 기록 드라이버 회로(120)와 유사한 바람직한 제 2 실시예의 데이터 로드 및 기록 드라이버 회로(190)이다. 래치(128D, E 및 132D, E)는 각기 한 쌍의 상호 결합 인버터이다. 본 실시예에서, 수신기(126D, E) 및 드라이버(130D, E)는 각각 상보적 쌍(complementary pair)의 신호에 의하여 활성화/비활성화된다. 이러한 상보적 쌍의 신호는 인버터(192, 194)에 의해 로드 데이터(LOAD DATA) 신호로부터 또한 인버터(136)와 인버터(136)의 출력을 인버팅하는 인버터(196)에 의한 기록 데이터(WRITE DATA) 신호로부터 제공된다. 기록 드라이버(138)는 한 쌍의 상보적 데이터 출력(198, 200)을 제공한다. 각각의 출력 위상(phase)(198, 200)은 3-상태의 출력 드라이버(202, 204) 각각에 의하여 구동된다. 데이터 래치(132D)로부터의 래칭된(latched) 데이터는 인버터(206)에 의해 인버팅되어 3-상태의 출력 드라이버(202, 204) 각각으로의 입력이 되는 하나의 상보적 쌍을 제공한다.

각각의 3-상태의 출력 드라이버(202, 204)는 접지와 드라이버 NFET(212)의 게이트 간에 접속되는 한 쌍의 병렬 NFET(208, 210)를 포함한다. NAND 게이트(134)의 출력은 병렬 NFET(208)의 게이트에 접속된다. 다른 하나의 병렬NFET(210)의 게이트는 데이터 경로(122)의 출력 또는 인버터(206)의 출력에 의해 구동된다. 제 4 NFET(214)는 드라이버 PFET(216)의 게이트 및 드라이버 NFET(212)의 게이트와의 NFET(208, 210)의 공통접속 사이에 접속된다. 리셋(reset) 라인(DQRST)은 NFET(214)의 게이트 및 PFET(218)의 게이트에 접속된다. PFET(128)는 공급전원 및 NFET(214)의 드레인 사이에 접속된다. PFET(220)의 게이트는 데이터 경로(122)의 출력이나 인버터(206)의 출력에 의해 구동된다. PFET(220)는 공급전원 및 한 쌍의 PFET(222, 224)의 공통전원 접속의 사이에 접속된다. PFET(222, 224)의 게이트는 NAND(134)의 인에이블 출력에 의해 모두 구동된다. PFET(222)의 드레인은 드라이버 PFET(216)의 게이트와 NFET(214) 및 PFET(218)의 공통 드레인 접속에 접속된다. PFET(224)의 드레인은 NFET(214)의 소스와 NFET(208, 210)의 드레인의 공통접속과 드라이버 NFET(212)의 게이트에 접속된다.

본 실시예에서, 입력 수신기(126D, E) 각각은 두 개의 입력 다이나믹(dynamic) 수신기(228)에 의하여 구동되는 3-상태의 드라이버(226)를 포함한다. 두 개의 입력 다이나믹 수신기(228)는 두 개의 직렬 접속된 NFET(230, 232) 및 클록화된 (clocked) PFET(234) 로드를 포함한다. 직렬 접속된 NFET(230, 232)는 접지와 출력(236) 사이에 접속되고 클록화된 PFET(234) 로드는 공급 전원 및 출력(236) 사이에 접속된다. 하나의 NFET(230)의 게이트는 로드 데이터(LOAD DATA) 신호(PNTI)(144)에 의해 구동되고 다른 하나의 NFET(232)의 게이트는 각 데이터 입력 RWD 또는 인에이블 입력에 의해 구동된다. 다이나믹 수신기(228)의 출력(236)은 3-상태의 인버터(226)로의 입력이다.

인버터(194)의 출력은 또한 NOR 게이트(238) 및 다섯 개의 직렬 접속된 인버터(240, 242, 244, 246 및 248)를 포함하는 펄스 발생기로의 입력이다. 펄스 발생기 출력은 인버터(250)에 의하여 인버팅되어 두 개의 입력을 갖는 다이나믹 수신기(228) 내에서 클록(DQWINTn) 게이팅(gating) 로드 PFET(234)를 제공한다. 전원(power on) 신호는 인버터(252)로의 입력에 접속되고 공급 전원 및 각각의 다이나믹 수신기(228)의 출력 사이에 각각 접속되는 PFET(254, 256)의 게이트에 접속된다. 인버터(252)의 출력은 접지와 래치(128D)로의 입력 사이에 접속된 수신기(126D) 내의 NFET(258)의 게이트를 구동한다.

인버터(136)의 출력은 또한 NAND 게이트(260)를 포함하는 제 2 펄스 발생기로의 입력이며 다섯 개의 직렬 접속된 인버터(262, 264, 266, 268 및 270)로의 입력이다. 펄스 발생기 출력은 인버터(272)에 의하여 인버팅된다. 인버터(272)의 출력은 접지 및 래치(128E)로의 입력 사이에 접속되는 NFET(274)의 게이트를 구동한다.

처음에, 전원이 on되면 PWRON은 PFET(254 및 256)를 로우(low)로 턴온(turning on)하여 3-상태의 인버터(226)로의 각 입력(RWDc 및 DQEc)을 하이(high)로 만든다. 로드 데이터(LOAD DATA) 신호(144)에 대응하는 PNTI 신호가 로우(low)이기 때문에 3-상태의 인버터(226)는 양 경로(122, 124)에서 높은 임피던스 상태에 놓인다. 인버터(252)는 PWRON을 인버팅하여 트랜지스터(258)의 게이트를 하이(high) 상태로 하여, 수신기(126D) 출력의 래치(128D) 측에서 RWDx를 로우(low)로 만든다. RWDx의 로우(low)는 래치를 세팅하고 RWDcx는 하이(high)이다. WRTn(도 3의 기록 데이터(WRITE DATA) 신호(146)에 해당함)는 하이(high)이다. PNTI의 로우(low)는 또한 3-상태의 인버터(226, 228) 모두를 높은 임피던스 상태에 놓이게 한다. WRTn의 하이(high)는 3-상태의 드라이버(130D, E) 모두를 활성화하여, RWDcx 및 DQEcx 상에서의 하이(high)를 래치(132D, E)로 각각 전달하고 드라이버(132D)의 데이터 출력은 또한 기록 드라이버(138)로 전달된다.

그러나, WRTn이 인버터(136)에 의하여 인버팅되어 로우(low) 입력을 NAND 게이트(134)에 제공하여, NAND 게이트(134)가 인에이블을 통과시키지 못하게 하기 때문에, 인에이블은 NAND 게이트(134)에 의해 차단된다. 인버터(136)로부터 NAND 게이트(134)로의 로우(low) 입력은 NAND 게이트(134)의 출력을 하이(high)로 유지하여, 3-상태의 출력 드라이버(202, 204)를 비활성화시킨다. NAND 게이트(134)로부터의 하이(high)에 의하여 PFET(222, 224)는 모두 턴오프되고 NFET(208)는 턴온된다. 드라이버(138)는 NFET(214)을 턴온시키고 PFET(218)을 턴오프시키는 DQRSTn을 하이(high)로 구동시킴으로써 초기화된다. NFET(218)는 PFET(216)의 게이트를 로우(low)로 구동하여 턴온시킨다. NFET(208)는 드라이버 NFET(212)의 게이트를 로우(low)로 유지하므로, 따라서 오프(off)된다. 오프되는 PFET(222, 224)는 각 드라이버 FET(216, 212) 게이트를 데이터 경로(122) 또는 인버터(206)의 출력에 의하여 구동되는 PFET(220)으로부터 분리한다. 따라서, 드라이버 NFET(212)를 오프시키고 드라이버 PFET(216)을 온(on)시킨 채, 드라이버(138)는 프리차지(precharge) 상태에 놓인다.

초기 전력 상승(power up) 기간 후, PWRON이 상승하여 PFET(254 및 256)를턴오프시키고, 인버터(252)의 출력은 하강하여 NFET(258)를 턴오프시킨다. 바람직한 제 1 실시예와 같이, 데이터 비트 및 대응하는 인에이블 상태 비트는 정상 동작 동안 입력 RWD 및 DQEp에 각각 제공된다. 이러한 입력은 로드 데이터(LOAD DATA) 신호(144), 즉 PNTI를 가지는 다이나믹 수신기(228)에서 NAND된다. PNTI가 하이(high)로 구동되면, 3-상태의 드라이버(226) 모두는 활성화되고, 클록된 로드 PFET(234)를 게이팅하는(gating) 클록(DQWINTn)은 하이(high) 상태로 남는다. 공유 데이터 입력 라인은 다이나믹 수신기(228)에 의하여 로딩되고 인버팅되고, 데이터 또는 인에이블 비트를 재인버팅하고 래치(128D, E)로 전달하는 각 3-상태의 드라이버(226)로 전달된다. 기록 데이터(WRITE DATA) 신호(146)(WRTn)는 하이(high)이므로, 드라이버(130D, E)는 래치(128D, E)의 컨텐트를 제 2 래치(132D, E)로 전달된다.

PNTI가 로우(low)로 구동될 때, 3-상태의 드라이버(226)는 높은 임피던스 상태에 놓이게 되고, 다이나믹 수신기(228)로 입력되는 PNTI는 경로를 출력(236)에서 접지로 개방한다. 또한, DQWINTn은 다섯 개의 인버터(240, 242, 244, 246 및 248)의 전파지연(propagation delay)과 동일한 기간동안 로우(low)로 구동되어 출력(236)을 하이(high)로 프리차징(precharged)한다.

기록 데이터(WRITE DATA)(WRTn) 신호(146)가 로우(low)로 구동될 때, 드라이버(130D, E)는 비활성화되고 RESET이 다섯 개의 인버터(262, 264, 266, 268 및 270)의 전파지연과 동일한 기간동안 하이(high)로 구동된다. 하이(high)로 구동되는 RESET은 NFET(274)를 턴온하고 인에이블 경로 래치(128E)를 리셋(reset)한다.인에이블 경로 래치(132E) 내에 저장되는 인에이블 비트가 하이(high)인 경우, NAND 게이트(134)로의 모든 입력은 하이(high)이고 그 출력은 로우(low)로 나타나, 기록 드라이버(138)를 활성화한다. 모든 3-상태의 출력 드라이버(202, 204)에서, 모든 PFET(222, 224)는 턴온되고 NFET(208)은 턴오프된다. 따라서, 상보적 출력(198, 200)은 NAND 게이트(134)의 출력을 로우(low)로 한 채 데이터 경로의 제 2 래치(132D)의 상태를 반영한다. 기록 데이터(WRITE DATA) 신호(146)가 하이(high)로 되돌아갈 때, 드라이버(130D, E)는 활성화되고 제 1 래치(128D, E)의 컨텐트는 본 실시예에서 리셋 래치(128E)로부터의 로우(low)를 포함하는 제 2 래치(132D, E)로 전달된다.

도 6은 본 발명의 제 3 실시예의 파이프라인형태의 입력 데이터 경로 및 기록 드라이버 회로(280)를 나타내고, 여기에는 두 개의 병렬 파이프라인형태의 경로, 기록 인에이블 경로(284)에 의해 활성화되는 기록 드라이버(138)로 데이터 입력을 제공하는 데이터 경로(282)가 또한 포함된다. 본 실시예에서, 로드 데이터(LOAD DATA) 신호 및 기록 데이터(WRITE DATA) 신호는 하나의 위상()이 NAND 게이트(134)의 인에이블 출력과 결합되는 다상(multi phase) 신호이다. 각 경로(282, 284)는 대응하는 3-상태의 드라이버(294D, E, 296D, E, 298D, E 및 300D, E) 각각에 의하여 구동되는 네 개의 래치(286D, E, 288D, E, 290D, E 및 292D, E)를 포함한다. 본 실시예는 입력이 파이프라인형태이고, 각 신호 전환 시 단계별로 전달되는 것을 제외하고는 도 2의 제 1 실시예와 실질적으로 동일하다. 따라서, 로드 데이터(LOAD DATA)를 로우(low)로 한 채 제 1 드라이버(294D, E)는 활성화되어 래치(286D, E)를 로딩하고 제 2 드라이버(296D, E)는 비활성화된다. 로드 데이터(LOAD DATA)가 상승하면, 제 1 드라이버(294D, E)는 비활성화되고, 제 2 드라이버(296D, E)는 활성화되어 제 1 래치(286D, E)의 컨텐트를 제 2 래치(288D, E)로 전달한다. 기록이 발생할 때까지, 기록 데이터(WRITE DATA)는 제 2 래치(288D, E)의 컨텐트를 제 3 래치(290D, E)로 전달하는 제 3 드라이버(298D, E)를 활성화하고 기록 데이터(WRITE DATA)는 로우(low)가 되어 제 4 드라이버(300D, E)를 비활성화시킨다. 기록이 일어나면, 기록 데이터(WRITE DATA)는 하이(high)로 구동되어, 제 3 드라이버(298D, E)를 비활성화시키고 또한 제 4 드라이버(300D, E)를 활성화하는 기록 데이터(WRITE DATA)는 제 3 래치(290D, E)의 컨텐트를 제 4 래치(292D, E)로 전달하고 데이터 경로(282) 출력을 기록 드라이버(138)의 입력으로, 인에이블 경로(284) 출력을 NAND 게이트(134)로 전달한다.

따라서, 본 발명에 따른 메모리칩은 로드 데이터(LOAD DATA) 및 기록 인에이블(WRITE ENABLE) 신호가 동시에 활성화되는 다중 기록 데이터 회로를 포함할 수 있다. 기록 드라이버 회로는 공통 데이터 및 기록 인에이블, 개별적인 또는 그룹별의 로드 데이터 신호를 가지는 기록 데이터 신호를 포함할 수 있다. 다중 기록 데이터 드라이버의 다중 로드 데이터 신호는 데이터 로드 동작이 외부에서 직렬로 실행되게 하는 반면, 공통 기록 데이터 신호는 드라이버가 어레이에 병렬로 기록하게 한다.

또한, 로드 데이터 동작 및 기록 데이터 동작은 바람직한 실시예의 메모리칩을 사용하는 파이프라인형태가 될 수 있다. 이러한 파이프라인형태의 동작은 데이터를 어레이에 기록하는 시간 배분을 완화한다. 파이프라인형태의 단계로 인해 어레이로의 데이터 로딩이 기록 데이터 동작과 실제 결합되지 않기 때문에 시간 배분은 완화된다.

본 발명은 바람직한 실시예에 관해 기술되었지만, 당업자들은 본 발명이 첨부된 청구항들의 취지과 범위 안에서 변경하여 실행 가능하다는 것을 이해해야 할 것이다.

Claims

집적 회로를 위한 프리페치(prefetch) 입력 드라이버에 있어서,

데이터를 수신하는 데이터 입력단,

대응하는 데이터 인에이블(enable)을 수신하는 인에이블단,

기록 신호 및 상기 인에이블단의 상태에 따라 상기 수신된 데이터를 어레이에 제공하는 기록 드라이버를 포함하는

프리페치 입력 드라이버.
제 1 항에 있어서,

상기 데이터 입력단 및 상기 인에이블단 각각은,

입력을 선택적으로 수신하는 입력 버퍼,

상기 수신된 입력을 유지하는 제 1 래치,

상기 제 1 래치의 컨텐트(contents)를 선택적으로 통과시키는 드라이버,

상기 드라이버가 상기 제 1 래치의 컨텐트를 통과시키지 않을 때 상기 드라이버의 이전 상태를 유지하는 제 2 래치를 포함하는

프리페치 입력 드라이버.
제 2 항에 있어서,

기록 신호 및 상기 인에이블단의 상기 상태에 따라 상기 기록 드라이버를 활성화하는 기록 드라이버 인에이블을 더 포함하는

프리페치 입력 드라이버.
제 3 항에 있어서,

상기 기록 드라이버를 활성화하는 수단은 NAND 게이트를 포함하고, 상기 NAND 게이트는 상기 기록 신호 및 상기 인에이블단의 출력을 수신하고, 상기 NAND 게이트의 출력은 기록 드라이버를 활성화하는

프리페치 입력 드라이버.
제 4 항에 있어서,

상기 제 1 및 제 2 래치는 각각 한 쌍의 상호 결합된(cross coupled) 인버터를 포함하는

프리페치 입력 드라이버.
제 5 항에 있어서,

상기 입력 버퍼 및 상기 드라이버는 각각 3-상태(three state)의 드라이버를 포함하는

프리페치 입력 드라이버.
제 6 항에 있어서,

상기 기록 드라이버는 한 쌍의 상보적인(complementary) 출력을 제공하는

프리페치 입력 드라이버.
제 7 항에 있어서,

상기 기록 드라이버는 한 쌍의 3-상태의 출력 드라이버를 포함하는

프리페치 입력 드라이버.
제 8 항에 있어서,

상기 3-상태의 출력 드라이버 각각은,

제 1 전도(conduction) 타입의 제 1 드라이버 장치.

상기 제 1 드라이버 장치의 전도 단자(terminal)에 접속된 제 2 전도 타입의 제 2 드라이버 장치,

상기 제 1 전도 타입의 제 1 쌍의 장치는 각각 공통으로 접속된 제 1 전도 단자를 포함하고, 상기 NAND 게이트의 상기 출력은 상기 제 1 쌍의 게이트에 접속되고, 상기 제 1 쌍 중 하나의 제 2 전도 단자는 상기 제 1 드라이버 장치의 제어 게이트에 접속되고 상기 제 1 쌍의 다른 하나의 제 2 전도 단자는 상기 제 2 드라이버 장치의 제어 게이트에 접속되는 제 1 쌍의 장치,

상기 제 2 전도 타입의 제 2 쌍의 장치는 상기 제 2 드라이버 장치의 제어 게이트에 공통으로 접속된 전도 단자를 포함하며, 상기 데이터 단의 출력은 상기 제 2 쌍 중 하나의 제어 게이트에 결합되며 상기 NAND 게이트의 상기 출력은 상기 제 2 쌍 중 다른 하나의 상기 게이트에 접속되는 제 2 쌍의 장치,

상기 제 1 전도 타입의 제 3 장치는, 상기 데이터 단의 상기 출력은 상기 제 3 장치의 제어 게이트에 결합되고, 상기 제 3 장치의 하나의 전도 단자는 상기 제 1 쌍의 장치의 상기 제 1 단자에 공통 접속으로 결합되는 제 3 장치,

상기 제 1 드라이버 장치의 상기 제어 게이트 및 상기 제 2 드라이버 장치의 상기 제어 게이트 사이에 접속된 상기 제 2 전도 타입의 제 3 장치를 포함하는

프리페치 입력 드라이버.
제 9 항에 있어서,

상기 3-상태의 출력 장치의 각각은,

상기 제 1 드라이버 장치의 상기 제어 게이트에 접속된 상기 제 1 전도 타입의 제 4 장치를 포함하며, 상기 제 1 전도 타입의 상기 제 4 장치의 상기 제어 게이트가 상기 제 2 전도 타입의 상기 제 3 장치의 상기 제어 게이트에 접속되는

프리페치 입력 드라이버.
제 10 항에 있어서,

상기 디바이스들은 FET(field effect transistor)이며, 상기 제 1 전도 타입은 p타입이고 상기 제 2 전도 타입은 n타입인

프리페치 입력 드라이버.
제 10 항에 있어서,

상기 입력 버퍼는 상기 3-상태의 드라이버를 구동하는 다이나믹 수신기를 더 포함하는

프리페치 입력 드라이버.
제 12 항에 있어서,

상기 기록 신호에 응답하여 리셋 펄스를 발생하는 리셋 펄스 발생기를 더 포함하며, 상기 인에이블단의 상기 제 1 래치가 상기 리셋 펄스에 의하여 리셋되는

프리페치 입력 드라이버.
제 13 항에 있어서,

상기 다이나믹 수신기를 클록시키는 클록을 발생하는 클록 펄스 발생기를 더 포함하며, 상기 클록은 상기 입력 버퍼에 응답하여 발생되어 비활성화되는

프리페치 입력 드라이버.
제 14 항에 있어서,

상기 집적 회로는 RAM(random access memory)이고 상기 어레이는 메모리 어레이인

프리페치 입력 드라이버.
제 1 항에 있어서,

상기 데이터 단 및 상기 인에이블단 각각은,

복수의 직렬 접속된 3-상태의 드라이버,

상기 3-상태의 드라이버의 각각의 출력에 래치를 포함하는

프리페치 입력 드라이버.
제 16 항에 있어서,

상기 복수의 3 상태의 드라이버는 두 개의 드라이버인

프리페치 입력 드라이버.
제 16 항에 있어서,

상기 복수의 3-상태의 드라이버는 네 개의 드라이버인

프리페치 입력 드라이버.
제 18 항에 있어서,

상기 제 1 및 제 2 드라이버는 제 1 상보적 신호의 쌍의 반대 위상에 의하여 활성화되고 상기 제 3 및 제 4 드라이버는 제 2 상보적 신호의 쌍의 반대 위상에 의하여 활성화되는

프리페치 입력 드라이버.
제 19 항에 있어서,

상기 제 1 상보적 신호의 쌍은 로드 데이터 신호이고 상기 제 2 상보적 신호의 쌍은 기록 데이터 신호인

프리페치 입력 드라이버.
제 20 항에 있어서,

상기 집적 회로는 RAM(random access memory)이고 상기 어레이는 메모리 어레이인

프리페치 입력 드라이버.
복수의 프리페치 입력 기록 드라이버를 포함하는 RAM(random access memory)에 있어서, 상기 프리페치 입력 기록 드라이버의 각각은,

두 개 이상의 직렬 접속된 3-상태의 드라이버 및 상기 3-상태의 드라이버의 각각의 출력에 래치를 포함하고, 상기 3-상태의 드라이버 중 하나는 데이터 입력을 수신하는 데이터 입력단,

두 개 이상의 직렬 접속된 3-상태의 드라이버 및 상기 3-상태의 드라이버의 각각의 출력에 래치를 포함하고, 상기 3-상태의 드라이버 중 하나는 대응하는 데이터 인에이블을 수신하는 인에이블단,

기록 신호 및 상기 인에이블단의 마지막 래치의 상태에 응답하여 상기 수신된 데이터를 메모리 어레이에 제공하는 기록 드라이버를 포함하는

RAM.
제 24 항에 있어서,

상기 기록 신호 및 상기 마지막 래치의 상기 상태를 수신하며, 상기 기록 드라이버를 활성화하는 출력을 갖는 NAND 게이트를 더 포함하는

RAM.
제 23 항에 있어서,

상기 래치는 각각 한 쌍의 상호 결합된 인버터를 포함하는

RAM.
제 24 항에 있어서,

상기 기록 드라이버는 한 쌍의 상보적 출력을 제공하는

RAM.
제 25 항에 있어서,

상기 기록 드라이버는 한 쌍의 3-상태의 출력 드라이버를 포함하는

RAM.
제 26 항에 있어서,

상기 기록 신호에 응답하여 리셋 펄스를 발생하는 리셋 펄스 발생기를 포함하며, 상기 인에이블단의 상기 제 1 래치는 상기 리셋 펄스에 의해 리셋되는

RAM.
제 27 항에 있어서,

상기 복수의 3-상태의 드라이버는 두 개의 드라이버인

RAM.
제 27 항에 있어서,

상기 복수의 3-상태의 드라이버는 네 개의 드라이버인

RAM.
제 27 항에 있어서, 상기 RAM은 SDRM(synchronous dynamic RAM)이며, 상기 복수의 프리페치 입력 드라이버는 적어도 네 개의 프리페치 입력 드라이버인

RAM.