JP2003516601A - ランダムアクセスメモリ用先取り書込みドライバ - Google Patents
ランダムアクセスメモリ用先取り書込みドライバInfo
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Abstract
(57)【要約】
ランダムアクセスメモリ（ＲＡＭ）用の先取り入力書込みドライバ、および、前記先取り入力書込みドライバを含むＲＡＭ。前記先取り入力書込みドライバは、とりわけ、シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）に用いられる。前記先取り入力書込みドライバは、データを受信するデータ入力段と、対応するデータ許可を受信する許可段と、書込み信号および前記対応する許可段の状態に応答して、受信されたデータをメモリ配列に与える書込みドライバとを含んでいる。前記データ段および前記許可段は、それぞれ、２またはそれ以上の直列に接続された３状態ドライバ、および、各３状態ドライバの出力でラッチを含んでいてもよい。データが前記データ段を通過するにしたがい、対応する許可状態が、前記許可段を通過する。もし、前記データ段のデータが前記配列に書込まれることを、前記許可状態が示していれば、データは前記ＲＡＭ配列に渡される。
Description
〔関連出願の記載〕
本発明は、“マスク入力を備えるＳＤＲＡＭ”と題名を付けられたアメリカ合
衆国特許出願番号０９／４５６，５８８（代理人受領証番号ＦＩ９−９９０２１
８ＵＳＩ）に関連するものであって、上記特許出願は、本出願の指定代理人に選
任されたハンスンなどによるものであり、この件に関連して出願されたものであ
って、本願の中で参照して組み入れられている。 〔本発明の背景〕 （発明の分野） 本発明は、概して半導体メモリに関するものであり、より詳細には、ランダム
アクセスメモリ用の、とりわけ同期ダイナミックランダムアクセスメモリの書込
みタイミング用のデータ入力回路に関するものである。 （背景説明） シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）のチップが
、よく知られている。基本的に、最新式ＳＤＲＡＭは、順次アクセスされる連続
領域の配列中にある第１データアクセス領域を特定する、初期の記憶領域または
アドレスを与えることによりアクセスされる。上記第１アドレスは、バースト（
burst）開始アドレスとして知られており、データ配列は、バーストまたはデー
タバーストとして知られている。上記バーストは、１ビット、４ビット、８ビッ
ト、または、それ以上のビットとなる幅を備えていてもよく、２、４、８、また
は、それ以上の領域となる長さを備えていてもよい。バースト幅および長は、Ｓ
ＤＲＡＭ構造の設計者の方針で決まり、多数の設計の結果は処分される。ＳＤＲ
ＡＭに対して内的には、いかなる特別なアクセス中においても、上記バースト内
のセルの全ては、並列に同時にアクセスされ、かつ、外部のバースト転送に対し
て直列化される。
衆国特許出願番号０９／４５６，５８８（代理人受領証番号ＦＩ９−９９０２１
８ＵＳＩ）に関連するものであって、上記特許出願は、本出願の指定代理人に選
任されたハンスンなどによるものであり、この件に関連して出願されたものであ
って、本願の中で参照して組み入れられている。 〔本発明の背景〕 （発明の分野） 本発明は、概して半導体メモリに関するものであり、より詳細には、ランダム
アクセスメモリ用の、とりわけ同期ダイナミックランダムアクセスメモリの書込
みタイミング用のデータ入力回路に関するものである。 （背景説明） シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）のチップが
、よく知られている。基本的に、最新式ＳＤＲＡＭは、順次アクセスされる連続
領域の配列中にある第１データアクセス領域を特定する、初期の記憶領域または
アドレスを与えることによりアクセスされる。上記第１アドレスは、バースト（
burst）開始アドレスとして知られており、データ配列は、バーストまたはデー
タバーストとして知られている。上記バーストは、１ビット、４ビット、８ビッ
ト、または、それ以上のビットとなる幅を備えていてもよく、２、４、８、また
は、それ以上の領域となる長さを備えていてもよい。バースト幅および長は、Ｓ
ＤＲＡＭ構造の設計者の方針で決まり、多数の設計の結果は処分される。ＳＤＲ
ＡＭに対して内的には、いかなる特別なアクセス中においても、上記バースト内
のセルの全ては、並列に同時にアクセスされ、かつ、外部のバースト転送に対し
て直列化される。
【０００１】
この直列の外部データ転送と並列の内部データ転送とは、通常は、“データ先
取り”とも呼ばれている。このように、データは、直列に、すなわち外部的に、
チップに渡されまたはチップから取り出され、そして、チップに渡されたデータ
は、その後、並列の配列に書込まれるか、または、並行の配列から読み出され、
チップを直列に通過する。データ先取りを使用することにより、外部データライ
ンの数が減り、これによりチップ領域が減少する。また、先取りにより、外部デ
ータ転送速度よりも著しく低い周波数で上記配列にアクセスできる。
取り”とも呼ばれている。このように、データは、直列に、すなわち外部的に、
チップに渡されまたはチップから取り出され、そして、チップに渡されたデータ
は、その後、並列の配列に書込まれるか、または、並行の配列から読み出され、
チップを直列に通過する。データ先取りを使用することにより、外部データライ
ンの数が減り、これによりチップ領域が減少する。また、先取りにより、外部デ
ータ転送速度よりも著しく低い周波数で上記配列にアクセスできる。
【０００２】
図１は、先行技術のＳＤＲＡＭに使われている書込みドライバ回路１００を示
している。上記書込みドライバ１００には、概して、メモリ配列１０３に対する
、ある意味では書込み入力データ１０２用の増幅器が含まれている。受信器１０
４は、前記受信器の許可（enable）１０６が表明された(asserted)とき、入力デ
ータを渡す。ラッチ１０８は、一時的に、上記受信器１０４からデータを格納す
る。この保持されたデータは、書込みドライバ１１０の入力側に渡される。許可
１１２が表明されたとき、書込みドライバ１１０は、上記保持データを、選択さ
れたメモリ領域で保存するために、上記メモリ配列１０３に渡す。この手法は、
入力側に存在する全てのデータビットが上記メモリ配列１０３に蓄えられる場合
には、充分である。
している。上記書込みドライバ１００には、概して、メモリ配列１０３に対する
、ある意味では書込み入力データ１０２用の増幅器が含まれている。受信器１０
４は、前記受信器の許可（enable）１０６が表明された(asserted)とき、入力デ
ータを渡す。ラッチ１０８は、一時的に、上記受信器１０４からデータを格納す
る。この保持されたデータは、書込みドライバ１１０の入力側に渡される。許可
１１２が表明されたとき、書込みドライバ１１０は、上記保持データを、選択さ
れたメモリ領域で保存するために、上記メモリ配列１０３に渡す。この手法は、
入力側に存在する全てのデータビットが上記メモリ配列１０３に蓄えられる場合
には、充分である。
【０００３】
ＳＤＲＡＭの性能目標と動作周波数とが押し上がるにつれ、ますます、先取り
の２またはそれ以上のデータビットが必要性となる。先取りビットの数の増加は
、配列動作周波数に関係なく、有効な外部動作周波数を生じさせる。しかしなが
ら、現在の先取り構造は、先取りビットの数に対して、入力と書込みドライバと
の両方を単に複製するものでしかない。この手法は、データバスとそれに関連す
るバス領域との数を増加させ、それはそれで、結果として大きなＳＤＲＡＭチッ
プとなってしまう。
の２またはそれ以上のデータビットが必要性となる。先取りビットの数の増加は
、配列動作周波数に関係なく、有効な外部動作周波数を生じさせる。しかしなが
ら、現在の先取り構造は、先取りビットの数に対して、入力と書込みドライバと
の両方を単に複製するものでしかない。この手法は、データバスとそれに関連す
るバス領域との数を増加させ、それはそれで、結果として大きなＳＤＲＡＭチッ
プとなってしまう。
【０００４】
このように、ＳＤＲＡＭのチップサイズを増加させることなく、ＳＤＲＡＭの
書込み性能を改善する必要がある。 〔本発明の概要〕 それゆえに、本発明の目的はダイナミックランダムアクセスメモリ（ＤＲＡＭ
）の書込み性能を改善することにある。
書込み性能を改善する必要がある。 〔本発明の概要〕 それゆえに、本発明の目的はダイナミックランダムアクセスメモリ（ＤＲＡＭ
）の書込み性能を改善することにある。
【０００５】
本発明の他の目的は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）領域を減少させる
ことにある。
ことにある。
【０００６】
本発明のさらに他の目的は、ＳＤＲＡＭの領域を増加させることなく、ＳＤＲ
ＡＭの書込み性能を改善することにある。
ＡＭの書込み性能を改善することにある。
【０００７】
本発明は、ランダムアクセスメモリ（ＲＡＭ）用、とりわけ、複数のビット先
取りを備えるシンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）用の先取り入力書
込みドライバである。上記先取り入力書込みドライバは、時間多重化データ入力
（time multiplexed data input）を受信するデータ入力段（stage）を含んでい
る。上記時間多重送信化データ入力には、入力データを逆多重化し、かつ、受信
した個々のデータビットを、書込み信号および対応する許可段の許可状態とに応
答するメモリ配列に渡す、少なくとも２つの書込みドライバが備えられている。
取りを備えるシンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）用の先取り入力書
込みドライバである。上記先取り入力書込みドライバは、時間多重化データ入力
（time multiplexed data input）を受信するデータ入力段（stage）を含んでい
る。上記時間多重送信化データ入力には、入力データを逆多重化し、かつ、受信
した個々のデータビットを、書込み信号および対応する許可段の許可状態とに応
答するメモリ配列に渡す、少なくとも２つの書込みドライバが備えられている。
【０００８】
データ入力段と許可段とは、それぞれ、２つまたはそれ以上の直列に接続され
た３状態ドライバと、各３状態ドライバの出力側にラッチとを含んでいてもよい
。各データビットがデータ入力段を通過するにしたがい、対応する許可状態は、
上記許可段を通過させられる。もし、上記許可状態が、データ段のデータが上記
配列に書きこまれることを示しているのであれば、各データビットは、ＲＡＭ配
列に渡される。
た３状態ドライバと、各３状態ドライバの出力側にラッチとを含んでいてもよい
。各データビットがデータ入力段を通過するにしたがい、対応する許可状態は、
上記許可段を通過させられる。もし、上記許可状態が、データ段のデータが上記
配列に書きこまれることを示しているのであれば、各データビットは、ＲＡＭ配
列に渡される。
【０００９】
上記および他の目的、特徴、および、利点は、図面を参照して、以下の詳細な
好ましい実施例の記載から、より良く理解できるであろう。 〔本発明の好ましい実施例の詳細な記述〕 ここで、図面を参照することにより、より詳しくは、図２は、それぞれが好ま
しいデータロードおよび書込みドライバ回路である、４つの先取り入力書込みド
ライバ回路１５２、１５４、１５６、および、１５８を含む、好ましい実施例で
あるＳＤＲＡＭチップ１５０のブロック図である。共通のデータライン１５９お
よび書込みデータライン１６０が、上記好ましい書込みドライバ回路１５２、１
５４、１５６、および、１５８の４つ全てに備えられている。４つの個々のロー
ドデータライン１６２、１６４、１６６、および、１６８には、それぞれ対応す
る書込みドライバ回路１５２、１５４、１５６、および、１５８が備えられてい
る。全ての４つの書込みドライバ回路１５２、１５４、１５６、および、１５８
は、集合的に１７２と表したメモリ配列１７４に並行に供給される出力を備える
共通の許可ライン１７０を共同で使用している。対応する許可情報は、データラ
イン１５９に供給されるデータ入力情報と同時に、かつ、対応して、許可ライン
１７０上に直列に存在している。データライン１５９に供給される各データビッ
トに対して、対応する許可ライン１７０上の状態が、データビットが上記配列に
書き込まれるか否かを決定する。データは、直列に書込みドライバにロードされ
、その後、並列で配列に書込まれる。この直列から並列の変換を、ここに、デー
タ先取りとよぶ。
好ましい実施例の記載から、より良く理解できるであろう。 〔本発明の好ましい実施例の詳細な記述〕 ここで、図面を参照することにより、より詳しくは、図２は、それぞれが好ま
しいデータロードおよび書込みドライバ回路である、４つの先取り入力書込みド
ライバ回路１５２、１５４、１５６、および、１５８を含む、好ましい実施例で
あるＳＤＲＡＭチップ１５０のブロック図である。共通のデータライン１５９お
よび書込みデータライン１６０が、上記好ましい書込みドライバ回路１５２、１
５４、１５６、および、１５８の４つ全てに備えられている。４つの個々のロー
ドデータライン１６２、１６４、１６６、および、１６８には、それぞれ対応す
る書込みドライバ回路１５２、１５４、１５６、および、１５８が備えられてい
る。全ての４つの書込みドライバ回路１５２、１５４、１５６、および、１５８
は、集合的に１７２と表したメモリ配列１７４に並行に供給される出力を備える
共通の許可ライン１７０を共同で使用している。対応する許可情報は、データラ
イン１５９に供給されるデータ入力情報と同時に、かつ、対応して、許可ライン
１７０上に直列に存在している。データライン１５９に供給される各データビッ
トに対して、対応する許可ライン１７０上の状態が、データビットが上記配列に
書き込まれるか否かを決定する。データは、直列に書込みドライバにロードされ
、その後、並列で配列に書込まれる。この直列から並列の変換を、ここに、デー
タ先取りとよぶ。
【００１０】
図３は、図２における先取り入力書込みドライバ回路１５２、１５４、１５６
、および、１５８に対応する、先取り入力書込みドライバ回路１２０の好ましい
実施例を概略的に示している。入力データ経路および書込みドライバ回路１２０
をパイプライン化（pipelined）した好ましい実施例は、２つの並列なパイプラ
イン化された経路、つまりデータ経路１２２と書込み許可経路１２４とを含んで
いる。各経路１２２、１２４は、入力を受信して、選択的にその入力を第１のラ
ッチ１２８Ｄ，Ｅに渡す、入力バッファまたは受信器１２６Ｄ，Ｅを含んでいる
。ドライバ１３０Ｄ，Ｅは、選択的に、第１ラッチ１２８Ｄ，Ｅにおいて保持さ
れたデータを、第２ラッチ１３２Ｄ，Ｅに渡す。上記第２ラッチで保持されたデ
ータは、経路１２２、１２４の出力である。書込み許可経路１２４の出力は、Ｎ
ＡＮＤゲート１３４の入力である。インバータ１３６は、書込み許可経路１２４
のドライバ１３０Ｅに対する上記書込み許可を反転させる。書込み許可インバー
タ１３６の出力は、ＮＡＮＤゲート１３４に対する第２の入力である。ＮＡＮＤ
ゲート１３４の出力は、書込みドライバ１３８への許可入力であり、データ経路
１２２のデータ出力は書込みドライバ１３８へのデータ入力である。
、および、１５８に対応する、先取り入力書込みドライバ回路１２０の好ましい
実施例を概略的に示している。入力データ経路および書込みドライバ回路１２０
をパイプライン化（pipelined）した好ましい実施例は、２つの並列なパイプラ
イン化された経路、つまりデータ経路１２２と書込み許可経路１２４とを含んで
いる。各経路１２２、１２４は、入力を受信して、選択的にその入力を第１のラ
ッチ１２８Ｄ，Ｅに渡す、入力バッファまたは受信器１２６Ｄ，Ｅを含んでいる
。ドライバ１３０Ｄ，Ｅは、選択的に、第１ラッチ１２８Ｄ，Ｅにおいて保持さ
れたデータを、第２ラッチ１３２Ｄ，Ｅに渡す。上記第２ラッチで保持されたデ
ータは、経路１２２、１２４の出力である。書込み許可経路１２４の出力は、Ｎ
ＡＮＤゲート１３４の入力である。インバータ１３６は、書込み許可経路１２４
のドライバ１３０Ｅに対する上記書込み許可を反転させる。書込み許可インバー
タ１３６の出力は、ＮＡＮＤゲート１３４に対する第２の入力である。ＮＡＮＤ
ゲート１３４の出力は、書込みドライバ１３８への許可入力であり、データ経路
１２２のデータ出力は書込みドライバ１３８へのデータ入力である。
【００１１】
データおよび対応する書込み許可ビットは、受信器１２６Ｄ，Ｅの入力１４０
、１４２に存在している。両経路１２２、１２４の対応受信器１２６Ｄ，Ｅは、
好ましくは、同一のロードデータ信号１４４により駆動される。また、両経路１
２２、１２４の対応ドライバ１３０Ｄ，Ｅは、好ましくは、同一の書込みデータ
信号１４６により駆動される。この好ましい実施例では、受信器１２６Ｄ，Ｅは
、ロードデータ信号１４４のロー状態（low）によって許可（enabled）され、ド
ライバ１３０Ｄ，Ｅは、書込みデータ信号１４６のハイ状態（high）によって許
可される。ロードデータ信号１４４が表明されたとき、受信器１２６Ｄ，Ｅは、
データおよび許可状態をラッチ１２８Ｄ，Ｅに渡す。上記受信器１２６Ｄ，Ｅが
、状態を変更するロードデータ信号１４４によって不能にされた（disabled）後
でさえ、ラッチ１２８Ｄ，Ｅは、ドライバ１３０Ｄ，Ｅの入力にて各それぞれの
状態を保持する。上記配列の書込みアクセスの間も、書込みデータ信号１４６は
、ドライバ１３０Ｄ，Ｅを許可するほどにハイの状態であり、ドライバ１３０Ｄ
，Ｅは、データおよび許可状態をラッチ１３２Ｄ，Ｅに渡す。ラッチ１３２Ｄの
データは、書込みドライバ１３８の入力側に供給され、許可状態はＮＡＮＤゲー
ト１３４に渡される。書込みデータ信号１４６を反転させるインバータ１３６は
、書込みドライバ１３８を不能にしておくためＮＡＮＤゲート１３４の他の入力
を、ロー状態で駆動する。
、１４２に存在している。両経路１２２、１２４の対応受信器１２６Ｄ，Ｅは、
好ましくは、同一のロードデータ信号１４４により駆動される。また、両経路１
２２、１２４の対応ドライバ１３０Ｄ，Ｅは、好ましくは、同一の書込みデータ
信号１４６により駆動される。この好ましい実施例では、受信器１２６Ｄ，Ｅは
、ロードデータ信号１４４のロー状態（low）によって許可（enabled）され、ド
ライバ１３０Ｄ，Ｅは、書込みデータ信号１４６のハイ状態（high）によって許
可される。ロードデータ信号１４４が表明されたとき、受信器１２６Ｄ，Ｅは、
データおよび許可状態をラッチ１２８Ｄ，Ｅに渡す。上記受信器１２６Ｄ，Ｅが
、状態を変更するロードデータ信号１４４によって不能にされた（disabled）後
でさえ、ラッチ１２８Ｄ，Ｅは、ドライバ１３０Ｄ，Ｅの入力にて各それぞれの
状態を保持する。上記配列の書込みアクセスの間も、書込みデータ信号１４６は
、ドライバ１３０Ｄ，Ｅを許可するほどにハイの状態であり、ドライバ１３０Ｄ
，Ｅは、データおよび許可状態をラッチ１３２Ｄ，Ｅに渡す。ラッチ１３２Ｄの
データは、書込みドライバ１３８の入力側に供給され、許可状態はＮＡＮＤゲー
ト１３４に渡される。書込みデータ信号１４６を反転させるインバータ１３６は
、書込みドライバ１３８を不能にしておくためＮＡＮＤゲート１３４の他の入力
を、ロー状態で駆動する。
【００１２】
書込みデータ信号１４６が、ロー状態で駆動されるとき、ドライバ１３０Ｄ，
Ｅは高インピーダンス状態におかれ、不能となり、かつ、ラッチ１３２Ｄ，Ｅは
、データおよび許可ビットの状態を保持し続ける。書込みデータ信号１４６がロ
ー状態のまま、ラッチ１３０Ｄ，Ｅの内容を乱すことなく、ロードデータ信号１
４４が表明される。さらに、書込みデータ信号１４６を反転するインバータ１３
６は、“１”をＮＡＮＤゲート１３４の入力に供給する。もし、許可ビットが設
定されたならば、すなわち、ドライバ１３０Ｅの出力が“１”であれば、ＮＡＮ
Ｄゲート１３４は、書込みドライバ１３８の許可入力をロー状態で駆動し、つま
り書込みドライバ１３８を許可し、これによりデータをデータビットが格納され
ている配列に渡す。しかしながら、許可ビットがセットされていなければ、すな
わち、ドライバ１３０Ｅの出力が“０”であれば、ＮＡＮＤゲート１３４の出力
は、ハイ状態のままで書込みドライバ１３８を不能とし、これによりラッチ１３
２Ｄに保持されたデータを無視し、かつ、対応する配列データは変化しないまま
である。特定の許可ビットの状態に関わらず、書込みデータ信号１４６が表明さ
れている間は、ドライバ１３０Ｄ，Ｅが、ロー状態である書込み信号により不能
とされるため、データおよび対応する許可は、第１ラッチ１２８Ｄ，Ｅにロード
されてもよい。
Ｅは高インピーダンス状態におかれ、不能となり、かつ、ラッチ１３２Ｄ，Ｅは
、データおよび許可ビットの状態を保持し続ける。書込みデータ信号１４６がロ
ー状態のまま、ラッチ１３０Ｄ，Ｅの内容を乱すことなく、ロードデータ信号１
４４が表明される。さらに、書込みデータ信号１４６を反転するインバータ１３
６は、“１”をＮＡＮＤゲート１３４の入力に供給する。もし、許可ビットが設
定されたならば、すなわち、ドライバ１３０Ｅの出力が“１”であれば、ＮＡＮ
Ｄゲート１３４は、書込みドライバ１３８の許可入力をロー状態で駆動し、つま
り書込みドライバ１３８を許可し、これによりデータをデータビットが格納され
ている配列に渡す。しかしながら、許可ビットがセットされていなければ、すな
わち、ドライバ１３０Ｅの出力が“０”であれば、ＮＡＮＤゲート１３４の出力
は、ハイ状態のままで書込みドライバ１３８を不能とし、これによりラッチ１３
２Ｄに保持されたデータを無視し、かつ、対応する配列データは変化しないまま
である。特定の許可ビットの状態に関わらず、書込みデータ信号１４６が表明さ
れている間は、ドライバ１３０Ｄ，Ｅが、ロー状態である書込み信号により不能
とされるため、データおよび対応する許可は、第１ラッチ１２８Ｄ，Ｅにロード
されてもよい。
【００１３】
図４は、書込みデータ信号１６０および４つのロードデータ信号１６２、１６
４、１６６、および、１６８を示しながら、データを図２のＳＤＲＡＭ１５０に
ロードするためのタイミング図である。はじめに、期間１８０においては、デー
タおよび許可情報は、第１書込みドライバ回路１５２にロードされる。書込みデ
ータ信号１６０がハイの状態であるため、なにも配列１７４に渡されない。３つ
の連続する期間１８２、１８４、１８６においては、データは、個々に、他の３
つの書込みドライバ回路１５４、１５６、および、１５８にロードされる。かさ
ねて、期間１８２および１８４の間は、書込みデータ信号１６０はハイの状態の
ままであり、なにも配列１７４に渡されない。しかしながら、第４の期間１８６
においては、データおよび許可情報が第２ラッチ１３２Ｄ，Ｅに渡される十分な
時間が経過した後は、即座に、書込みデータ信号１６０がロー状態で駆動され、
これにより、書込みデータ信号１６０は、各許可書込みドライバ１３８に、第２
ラッチ１３２Ｄ中のデータを配列１７４に渡させる。また、ロード期間１８８の
ように引き続きのロード期間では、書込みデータ信号１６０は、ロー状態のまま
でも良い。このように、ビットバースト期間よりも実質的に長い書込み時間での
配列の書込みは、データ転送の停止、または、いかなる特別なタイミングを必要
としない。
４、１６６、および、１６８を示しながら、データを図２のＳＤＲＡＭ１５０に
ロードするためのタイミング図である。はじめに、期間１８０においては、デー
タおよび許可情報は、第１書込みドライバ回路１５２にロードされる。書込みデ
ータ信号１６０がハイの状態であるため、なにも配列１７４に渡されない。３つ
の連続する期間１８２、１８４、１８６においては、データは、個々に、他の３
つの書込みドライバ回路１５４、１５６、および、１５８にロードされる。かさ
ねて、期間１８２および１８４の間は、書込みデータ信号１６０はハイの状態の
ままであり、なにも配列１７４に渡されない。しかしながら、第４の期間１８６
においては、データおよび許可情報が第２ラッチ１３２Ｄ，Ｅに渡される十分な
時間が経過した後は、即座に、書込みデータ信号１６０がロー状態で駆動され、
これにより、書込みデータ信号１６０は、各許可書込みドライバ１３８に、第２
ラッチ１３２Ｄ中のデータを配列１７４に渡させる。また、ロード期間１８８の
ように引き続きのロード期間では、書込みデータ信号１６０は、ロー状態のまま
でも良い。このように、ビットバースト期間よりも実質的に長い書込み時間での
配列の書込みは、データ転送の停止、または、いかなる特別なタイミングを必要
としない。
【００１４】
図５は、個々に名付けられた機能のようなものを備える要素をもった第１の好
ましい実施例のデータロードおよび書込みドライバ回路１２０に類似した、第２
の好ましい実施例のデータロードおよび書込みドライバ回路１９０である。ラッ
チ１２８Ｄ，Ｅおよび１３２Ｄ，Ｅは、それぞれ、一組の相反する対のインバー
タである。この実施例では、受信器１２６Ｄ，Ｅおよびドライバ１３０Ｄ，Ｅは
、それぞれ、相補対信号によって、許可／不能にされる。これらの相補対信号は
、インバータ１９２、１９４によるロードデータ信号から、および、インバータ
１３６と、インバータ１３６の出力を反転するインバータ１９６とによるロード
データ信号から供給される。書込みドライバ１３８は、一組の相補データ出力１
９８、２００を供給する。各出力相（phase）１９８、２００は、個々に、３状
態出力ドライバ２０２、２０４により駆動される。データラッチ１３２Ｄからの
保持されたデータは、それぞれ、３状態出力ドライバ２０２、２０４に対する入
力である相補対を供給するためのインバータ２０６により、個々に反転させられ
る。
ましい実施例のデータロードおよび書込みドライバ回路１２０に類似した、第２
の好ましい実施例のデータロードおよび書込みドライバ回路１９０である。ラッ
チ１２８Ｄ，Ｅおよび１３２Ｄ，Ｅは、それぞれ、一組の相反する対のインバー
タである。この実施例では、受信器１２６Ｄ，Ｅおよびドライバ１３０Ｄ，Ｅは
、それぞれ、相補対信号によって、許可／不能にされる。これらの相補対信号は
、インバータ１９２、１９４によるロードデータ信号から、および、インバータ
１３６と、インバータ１３６の出力を反転するインバータ１９６とによるロード
データ信号から供給される。書込みドライバ１３８は、一組の相補データ出力１
９８、２００を供給する。各出力相（phase）１９８、２００は、個々に、３状
態出力ドライバ２０２、２０４により駆動される。データラッチ１３２Ｄからの
保持されたデータは、それぞれ、３状態出力ドライバ２０２、２０４に対する入
力である相補対を供給するためのインバータ２０６により、個々に反転させられ
る。
【００１５】
各３状態出力ドライバ２０２、２０４は、グランドとドライバＮＦＥＴ２１２
のゲート間を接続する、一組のパラレルのＮＦＥＴｓ２０８、２１０を含んでい
る。ＮＡＮＤゲート１３４の出力は、パラレルのＮＦＥＴ２０８のゲートに接続
されている。他のパラレルのＮＦＥＴ２１０のゲートは、データ経路１２２の出
力、または、インバータ２０６の出力によって駆動される。４番目のＮＦＥＴ２
１４は、ドライバＰＦＥＴ２１６のゲート、および、ＮＦＥＴｓ２０８、２１０
とドライバＮＦＥＴ２１２のゲートとの共通の結線の間に、接続されている。残
りのラインＤＱＲＳＴは、ＮＦＥＴ２１４のゲートおよびＰＦＥＴ２１８のゲー
トに接続されている。ＰＦＥＴ１２８は、供給電圧源とＮＦＥＴ２１４のドレイ
ンとの間に、接続されている。ＰＦＥＴ２２０のゲートは、データ経路１２２の
出力またはインバータ２０６の出力のどちらか一方により駆動される。ＰＦＥＴ
２２０は、供給電圧源と、一組のＰＦＥＴＳ２２２、２２４の共通のソース結線
との間に、接続されている。ＰＦＥＴｓ２２２、２２４のゲートは、両方とも、
ＮＡＮＤ１３４の許可出力により、駆動される。ＰＦＥＴ２２２のドレインは、
ドライバＰＦＥＴ２１６のゲートを有する、ＮＦＥＴ２１４およびＰＦＥＴ２１
８の共通のドレイン結線に接続されている。ＰＦＥＴ２２４のドレインは、ＮＦ
ＥＴｓ２０８、２１０のドレインと、ＮＦＥＴ２１４のソースおよびドライバＮ
ＦＥＴ２１２のゲートとの共通の結線に接続されている。
のゲート間を接続する、一組のパラレルのＮＦＥＴｓ２０８、２１０を含んでい
る。ＮＡＮＤゲート１３４の出力は、パラレルのＮＦＥＴ２０８のゲートに接続
されている。他のパラレルのＮＦＥＴ２１０のゲートは、データ経路１２２の出
力、または、インバータ２０６の出力によって駆動される。４番目のＮＦＥＴ２
１４は、ドライバＰＦＥＴ２１６のゲート、および、ＮＦＥＴｓ２０８、２１０
とドライバＮＦＥＴ２１２のゲートとの共通の結線の間に、接続されている。残
りのラインＤＱＲＳＴは、ＮＦＥＴ２１４のゲートおよびＰＦＥＴ２１８のゲー
トに接続されている。ＰＦＥＴ１２８は、供給電圧源とＮＦＥＴ２１４のドレイ
ンとの間に、接続されている。ＰＦＥＴ２２０のゲートは、データ経路１２２の
出力またはインバータ２０６の出力のどちらか一方により駆動される。ＰＦＥＴ
２２０は、供給電圧源と、一組のＰＦＥＴＳ２２２、２２４の共通のソース結線
との間に、接続されている。ＰＦＥＴｓ２２２、２２４のゲートは、両方とも、
ＮＡＮＤ１３４の許可出力により、駆動される。ＰＦＥＴ２２２のドレインは、
ドライバＰＦＥＴ２１６のゲートを有する、ＮＦＥＴ２１４およびＰＦＥＴ２１
８の共通のドレイン結線に接続されている。ＰＦＥＴ２２４のドレインは、ＮＦ
ＥＴｓ２０８、２１０のドレインと、ＮＦＥＴ２１４のソースおよびドライバＮ
ＦＥＴ２１２のゲートとの共通の結線に接続されている。
【００１６】
この実施例においては、入力受信器１２６Ｄ，Ｅは、それぞれ、２入力ダイナ
ミック受信器２２８によって駆動される３状態ドライバ２２６を含んでいる。上
記２入力ダイナミック受信器２２８は、２つの直列に接続されたＮＦＥＴｓ２３
０、２３２とクロックされた（clocked）ＰＦＥＴ２３４ロードとを含んでいる
。上記直列に接続されたＮＦＥＴｓ２３０、２３２は、グランドと出力２３６と
の間に接続されており、かつ、上記クロックされたＰＦＥＴ２３４ロードは、供
給電圧と出力２３６との間に接続されている。１つのＮＦＥＴ２３０のゲートは
、ロードデータ信号（ＰＮＴＩ）１４４により駆動され、かつ、他のＮＦＥＴ２
３２のゲートは、個々のデータ入力ＲＷＤまたは許可入力により駆動される。ダ
イナミック受信器２２８の出力２３６は、上記３状態インバータ２２６への入力
である。
ミック受信器２２８によって駆動される３状態ドライバ２２６を含んでいる。上
記２入力ダイナミック受信器２２８は、２つの直列に接続されたＮＦＥＴｓ２３
０、２３２とクロックされた（clocked）ＰＦＥＴ２３４ロードとを含んでいる
。上記直列に接続されたＮＦＥＴｓ２３０、２３２は、グランドと出力２３６と
の間に接続されており、かつ、上記クロックされたＰＦＥＴ２３４ロードは、供
給電圧と出力２３６との間に接続されている。１つのＮＦＥＴ２３０のゲートは
、ロードデータ信号（ＰＮＴＩ）１４４により駆動され、かつ、他のＮＦＥＴ２
３２のゲートは、個々のデータ入力ＲＷＤまたは許可入力により駆動される。ダ
イナミック受信器２２８の出力２３６は、上記３状態インバータ２２６への入力
である。
【００１７】
インバータ１９４の出力は、ＮＯＲゲート２３８および５つの直列に接続され
たインバータ２４０、２４２、２４４、２４６、２４８を含むパルス発生器への
入力でもある。上記パルス発生器の出力は、２入力ダイナミック受信器２２８中
のロードＰＦＥＴ２３４をゲート制御するクロック（ＤＱＷＩＮＴN）を供給す
るためのインバータ２５０によって反転させられる。パワーオン信号（power on
signal）（ＰＷＲＯＮ）は、インバータ２５２の入力に接続されており、かつ
、それぞれ、供給電圧と個々のダイナミック受信器２２８との間に接続されるＰ
ＦＥＴｓ２５４、２５６のゲートに接続されている。インバータ２５２の出力は
、グランドとラッチ１２８Ｄへの入力との間に接続される受信器１２６ＤのＮＦ
ＥＴ２５８のゲートを駆動する。
たインバータ２４０、２４２、２４４、２４６、２４８を含むパルス発生器への
入力でもある。上記パルス発生器の出力は、２入力ダイナミック受信器２２８中
のロードＰＦＥＴ２３４をゲート制御するクロック（ＤＱＷＩＮＴN）を供給す
るためのインバータ２５０によって反転させられる。パワーオン信号（power on
signal）（ＰＷＲＯＮ）は、インバータ２５２の入力に接続されており、かつ
、それぞれ、供給電圧と個々のダイナミック受信器２２８との間に接続されるＰ
ＦＥＴｓ２５４、２５６のゲートに接続されている。インバータ２５２の出力は
、グランドとラッチ１２８Ｄへの入力との間に接続される受信器１２６ＤのＮＦ
ＥＴ２５８のゲートを駆動する。
【００１８】
インバータ１３６の出力は、ＮＡＮＤゲート２６０を含む第２のパルス発生器
の入力でもあり、かつ、５つの直列に接続されたインバータ２６２、２６４、２
６６、２６８、および、２７０への入力でもある。上記パルス発生器の出力は、
インバータ２７２により、反転させられる。インバータ２７２の出力は、グラン
ドとラッチ１２８Ｅへの入力との間に接続されるＮＦＥＴ２７４のゲートを駆動
する。
の入力でもあり、かつ、５つの直列に接続されたインバータ２６２、２６４、２
６６、２６８、および、２７０への入力でもある。上記パルス発生器の出力は、
インバータ２７２により、反転させられる。インバータ２７２の出力は、グラン
ドとラッチ１２８Ｅへの入力との間に接続されるＮＦＥＴ２７４のゲートを駆動
する。
【００１９】
はじめに、電源を入れた状態では、ＰＷＲＯＮはロー状態であり、３状態イン
バータ２２６への個々の入力（ＲＷＤCおよびＤＱＥC）をハイ状態にするために
ＰＦＥＴＳ２５４および２５６をターンオンする。両経路１２２、１２４におい
て、ロードデータ信号１４４に対応するＰＮＴＩ信号がロー状態のため、３状態
インバータ２２６は高インピーダンス状態である。ＰＷＲＯＮを反転するインバ
ータ２５２は、トランジスタ２５８のゲートをハイ状態にして、受信器１２６Ｄ
の出力側であるラッチ１２８Ｄ側にて、ＲＷＤXをロー状態とする。ＲＷＤXでの
ロー状態は、上記ラッチを設定し、かつ、ＲＷＤCXはハイ状態である。（図３の
書込みデータ信号１４６に対応する）ＷＲＴNは、ハイ状態である。ＰＮＴＩの
ロー状態は、また、両３状態インバータ２２６、２２８を、高インピーダンス状
態にする。ＷＲＴNでのハイ状態により、ＲＷＤCXおよびＤＱＥCXでのハイ状態
を個々にラッチ１３２Ｄ，Ｅに渡す、両３状態ドライバ１３０Ｄ，Ｅが許可され
、かつ、ドライバ１３２Ｄのデータ出力も、書込みドライバ１３８へ渡される。
バータ２２６への個々の入力（ＲＷＤCおよびＤＱＥC）をハイ状態にするために
ＰＦＥＴＳ２５４および２５６をターンオンする。両経路１２２、１２４におい
て、ロードデータ信号１４４に対応するＰＮＴＩ信号がロー状態のため、３状態
インバータ２２６は高インピーダンス状態である。ＰＷＲＯＮを反転するインバ
ータ２５２は、トランジスタ２５８のゲートをハイ状態にして、受信器１２６Ｄ
の出力側であるラッチ１２８Ｄ側にて、ＲＷＤXをロー状態とする。ＲＷＤXでの
ロー状態は、上記ラッチを設定し、かつ、ＲＷＤCXはハイ状態である。（図３の
書込みデータ信号１４６に対応する）ＷＲＴNは、ハイ状態である。ＰＮＴＩの
ロー状態は、また、両３状態インバータ２２６、２２８を、高インピーダンス状
態にする。ＷＲＴNでのハイ状態により、ＲＷＤCXおよびＤＱＥCXでのハイ状態
を個々にラッチ１３２Ｄ，Ｅに渡す、両３状態ドライバ１３０Ｄ，Ｅが許可され
、かつ、ドライバ１３２Ｄのデータ出力も、書込みドライバ１３８へ渡される。
【００２０】
しかしながら、ＮＡＮＤゲート１３４が許可を渡さすことを妨げるように、Ｗ
ＲＴNは、インバータ１３６により反転し、そこで、ＮＡＮＤゲート１３４にロ
ー状態の入力を供給するため、上記許可はＮＡＮＤゲート１３４によってブロッ
クされる。インバータ１３６からＮＡＮＤゲート１３４へのロー状態の入力は、
３状態出力ドライバ２０２、２０４を不能にしながら、ＮＡＮＤゲート１３４の
出力をハイ状態に保つ。ＮＡＮＤゲート１３４からのハイ状態は、両ＰＦＥＴｓ
２２２、２２４をターンオフし、かつ、ＮＦＥＴ２０８をターンオンする。ドラ
イバ１３８は、ＤＱＲＳＴｎをハイに駆動することにより初期化され、これによ
り、ＮＦＥＴ２１４をターンオンし、ＰＦＥＴ２１８をターンオフする。ＮＦＥ
Ｔ２１８は、ＰＦＥＴ２１６のゲートをロー状態に駆動し、そのゲートをターン
オンする。ＮＦＥＴ２０８は、ドライバＮＦＥＴ２１２のゲートをロー状態のま
ま保持し、それゆえ、オフの状態を保つ。オフ状態であるＰＦＥＴｓ２２２、２
２４は、個々のドライバＦＥＴ２１６、２１２のゲートを、データ経路１２２の
出力又はインバータ２０６により駆動されるＰＦＥＴ２２０から分離する。この
ように、ドライバＮＦＥＴ２１２をオフにして、かつ、ドライバＰＦＥＴ２１６
をオンにした状態にて、ドライバ１３８は、その前充電（precharge）状態とな
っている。
ＲＴNは、インバータ１３６により反転し、そこで、ＮＡＮＤゲート１３４にロ
ー状態の入力を供給するため、上記許可はＮＡＮＤゲート１３４によってブロッ
クされる。インバータ１３６からＮＡＮＤゲート１３４へのロー状態の入力は、
３状態出力ドライバ２０２、２０４を不能にしながら、ＮＡＮＤゲート１３４の
出力をハイ状態に保つ。ＮＡＮＤゲート１３４からのハイ状態は、両ＰＦＥＴｓ
２２２、２２４をターンオフし、かつ、ＮＦＥＴ２０８をターンオンする。ドラ
イバ１３８は、ＤＱＲＳＴｎをハイに駆動することにより初期化され、これによ
り、ＮＦＥＴ２１４をターンオンし、ＰＦＥＴ２１８をターンオフする。ＮＦＥ
Ｔ２１８は、ＰＦＥＴ２１６のゲートをロー状態に駆動し、そのゲートをターン
オンする。ＮＦＥＴ２０８は、ドライバＮＦＥＴ２１２のゲートをロー状態のま
ま保持し、それゆえ、オフの状態を保つ。オフ状態であるＰＦＥＴｓ２２２、２
２４は、個々のドライバＦＥＴ２１６、２１２のゲートを、データ経路１２２の
出力又はインバータ２０６により駆動されるＰＦＥＴ２２０から分離する。この
ように、ドライバＮＦＥＴ２１２をオフにして、かつ、ドライバＰＦＥＴ２１６
をオンにした状態にて、ドライバ１３８は、その前充電（precharge）状態とな
っている。
【００２１】
初期のパワーアップ期間の後、ＰＷＲＯＮは、ＰＦＥＴＳ２５４および２５６
をターンオフするように上昇し、インバータ２５２の出力は、ＮＦＥＴ２５８を
ターンオフするように下降する。第１の好ましい実施の形態と同様に、通常の動
作の間は、データビットおよび対応する許可状態ビットは、それぞれ、入力ＲＷ
ＤおよびＤＱＥPに供給される。これらの入力は、ロードデータ信号１４４、す
なわちＰＮＴＩを用いて、ダイナミック受信器２２８においてＮＡＮＤ処理（Ｎ
ＡＮＤ’ｅｄ）される。ＰＮＴＩが高駆動されているとき、両３状態ドライバ２
２６は、許可され、ロードＰＦＥＴ２３４をゲート制御するクロック（ＤＱＷＩ
ＮＴN）は、ハイの状態のままである。分配されているデータ入力ラインは、ダ
イナミック受信器２２８によってロードおよび反転させられ、そして、再度反転
し、データまたは使用可能化ビットをラッチ１２８Ｄ，Ｅに渡す、それぞれの３
状態ドライバ２２６に渡される。書込みデータ信号１４６（ＷＲＴN）は、ハイ
の状態であるため、ドライバ１３０Ｄ，Ｅは、ラッチ１２８Ｄ，Ｅの内容を、第
２のラッチ１３２Ｄ，Ｅに渡す。
をターンオフするように上昇し、インバータ２５２の出力は、ＮＦＥＴ２５８を
ターンオフするように下降する。第１の好ましい実施の形態と同様に、通常の動
作の間は、データビットおよび対応する許可状態ビットは、それぞれ、入力ＲＷ
ＤおよびＤＱＥPに供給される。これらの入力は、ロードデータ信号１４４、す
なわちＰＮＴＩを用いて、ダイナミック受信器２２８においてＮＡＮＤ処理（Ｎ
ＡＮＤ’ｅｄ）される。ＰＮＴＩが高駆動されているとき、両３状態ドライバ２
２６は、許可され、ロードＰＦＥＴ２３４をゲート制御するクロック（ＤＱＷＩ
ＮＴN）は、ハイの状態のままである。分配されているデータ入力ラインは、ダ
イナミック受信器２２８によってロードおよび反転させられ、そして、再度反転
し、データまたは使用可能化ビットをラッチ１２８Ｄ，Ｅに渡す、それぞれの３
状態ドライバ２２６に渡される。書込みデータ信号１４６（ＷＲＴN）は、ハイ
の状態であるため、ドライバ１３０Ｄ，Ｅは、ラッチ１２８Ｄ，Ｅの内容を、第
２のラッチ１３２Ｄ，Ｅに渡す。
【００２２】
ＰＮＴＩがロー状態で駆動されたとき、３状態ドライバ２２６は、それぞれ高
インピーダンス状態にされ、ダイナミック受信器２２８に対して入力されるＰＮ
ＴＩは、出力２３６にて、グランドに対し経路を開く。また、ＤＱＷＩＮＴNは
、５つのインバータ２４０、２４２、２４４、２４６、および、２４８の伝搬遅
延に等しい期間の間、出力２３６をハイに前充電させるため、ロー状態で駆動さ
れる。
インピーダンス状態にされ、ダイナミック受信器２２８に対して入力されるＰＮ
ＴＩは、出力２３６にて、グランドに対し経路を開く。また、ＤＱＷＩＮＴNは
、５つのインバータ２４０、２４２、２４４、２４６、および、２４８の伝搬遅
延に等しい期間の間、出力２３６をハイに前充電させるため、ロー状態で駆動さ
れる。
【００２３】
書込みデータ（ＷＲＴN）信号１４６がロー状態で駆動されているとき、ドラ
イバ１３０Ｄ，Ｅは不能とされ、かつ、ＲＥＳＥＴは、５つのインバータ２６２
、２６４、２６６、２６８、および、２７０の伝搬遅延に等しい期間の間、ハイ
状態で駆動される。ハイ状態で駆動されているＲＥＳＥＴは、ＮＦＥＴ２７４を
ターンオンし、許可経路ラッチ１２８Ｅをリセットする。もし、許可経路ラッチ
１３２Ｅに蓄えられている許可ビットがハイ状態であれば、書込みドライバ１３
８を許可しながら、ＮＡＮＤゲート１３４に対する両入力はハイ状態であり、か
つ、その出力はロー状態に引かれる。両３状態出力ドライバ２０２、２０４にお
いて、両ＰＦＥＴｓ２２２、２２４は、ターンオンされ、ＮＦＥＴ２０８はター
ンオフされる。このように、ＮＡＮＤゲート１３４の出力をロー状態として、相
補出力１９８、２００は、第２ラッチ１３２Ｄのデータ経路の状態を反映する。
書込みデータ信号１４６がハイ状態に戻ったとき、この実施の形態では、リセッ
トラッチ１２８Ｅからのロー状態を含みながら、ドライバ１３０Ｄ，Ｅは、許可
され、第１ラッチ１２８Ｄ，Ｅの内容は、第２ラッチ１３２Ｄ，Ｅに渡される。
イバ１３０Ｄ，Ｅは不能とされ、かつ、ＲＥＳＥＴは、５つのインバータ２６２
、２６４、２６６、２６８、および、２７０の伝搬遅延に等しい期間の間、ハイ
状態で駆動される。ハイ状態で駆動されているＲＥＳＥＴは、ＮＦＥＴ２７４を
ターンオンし、許可経路ラッチ１２８Ｅをリセットする。もし、許可経路ラッチ
１３２Ｅに蓄えられている許可ビットがハイ状態であれば、書込みドライバ１３
８を許可しながら、ＮＡＮＤゲート１３４に対する両入力はハイ状態であり、か
つ、その出力はロー状態に引かれる。両３状態出力ドライバ２０２、２０４にお
いて、両ＰＦＥＴｓ２２２、２２４は、ターンオンされ、ＮＦＥＴ２０８はター
ンオフされる。このように、ＮＡＮＤゲート１３４の出力をロー状態として、相
補出力１９８、２００は、第２ラッチ１３２Ｄのデータ経路の状態を反映する。
書込みデータ信号１４６がハイ状態に戻ったとき、この実施の形態では、リセッ
トラッチ１２８Ｅからのロー状態を含みながら、ドライバ１３０Ｄ，Ｅは、許可
され、第１ラッチ１２８Ｄ，Ｅの内容は、第２ラッチ１３２Ｄ，Ｅに渡される。
【００２４】
図６は、本発明における、第３の実施例であるパイプライン化された入力デー
タ経路および書込みドライバ回路２８０を示しており、２つの並行な経路も含ん
でおり、書込み許可経路２８４によって許可される書込みドライバ１３８に対し
てデータ入力を与えるデータ経路２８２を含んでいる。この実施例においては、
ロードデータ信号および書込みデータ信号の両方は、１つのフェーズ（書込みデ
ータ）がＮＡＮＤゲート１３４にて許可出力と組み合わされる、マルチフェーズ
信号である。各経路２８２、２８４は、４つのラッチ２８６Ｄ，Ｅ、２８８Ｄ，
Ｅ、２９０Ｄ，Ｅ、および２９２Ｄ，Ｅを含んでおり、それぞれは、個々に、対
応する３状態ドライバ２９４Ｄ，Ｅ、２９６Ｄ，Ｅ、２９８Ｄ，Ｅ、および、３
００Ｄ，Ｅにより駆動される。この実施例は、入力がパイプライン化され、各信
号の変わり目で段から段に渡されることを除き、図２の第１の実施例と実質的に
同一である。このように、ロードデータをロー状態として、第１ドライバ２９４
Ｄ，Ｅが、ラッチ２８６Ｄ，Ｅをロードすることが許可され、かつ、第２ドライ
バ２９６Ｄ，Ｅは不能とされる。ロードデータが立ち上がるとき、第１ドライバ
２９４Ｄ，Ｅは不能とされ、第２ドライバ２９６Ｄ，Ｅは、第１ラッチ２８６Ｄ
，Ｅの内容を第２ラッチ２８８Ｄ，Ｅに渡すことを許可される。書込みが発生す
るまで、書込みデータは、第２ラッチ２８８Ｄ，Ｅの内容を第３ラッチ２９０Ｄ
，Ｅに渡す第３ドライバ２９８Ｄ，Ｅを許可し、かつ、書込みデータはロー状態
であり、第４ドライバ３００Ｄ，Ｅを不能にする。書込みが発生したとき、書込
みデータはハイ状態で駆動し、第３ドライバ２９８Ｄ，Ｅを不能にし、かつ、第
４ドライバ３００Ｄ，Ｅを許可する書込みデータは、第３ラッチ２９０Ｄ，Ｅの
内容を第４ラッチ２９２Ｄ，Ｅに渡し、そして、データ経路２８２の出力は書込
みドライバ１３８の入力へ渡され、かつ、許可経路２８４の出力はＮＡＮＤゲー
ト１３４へ渡される。
タ経路および書込みドライバ回路２８０を示しており、２つの並行な経路も含ん
でおり、書込み許可経路２８４によって許可される書込みドライバ１３８に対し
てデータ入力を与えるデータ経路２８２を含んでいる。この実施例においては、
ロードデータ信号および書込みデータ信号の両方は、１つのフェーズ（書込みデ
ータ）がＮＡＮＤゲート１３４にて許可出力と組み合わされる、マルチフェーズ
信号である。各経路２８２、２８４は、４つのラッチ２８６Ｄ，Ｅ、２８８Ｄ，
Ｅ、２９０Ｄ，Ｅ、および２９２Ｄ，Ｅを含んでおり、それぞれは、個々に、対
応する３状態ドライバ２９４Ｄ，Ｅ、２９６Ｄ，Ｅ、２９８Ｄ，Ｅ、および、３
００Ｄ，Ｅにより駆動される。この実施例は、入力がパイプライン化され、各信
号の変わり目で段から段に渡されることを除き、図２の第１の実施例と実質的に
同一である。このように、ロードデータをロー状態として、第１ドライバ２９４
Ｄ，Ｅが、ラッチ２８６Ｄ，Ｅをロードすることが許可され、かつ、第２ドライ
バ２９６Ｄ，Ｅは不能とされる。ロードデータが立ち上がるとき、第１ドライバ
２９４Ｄ，Ｅは不能とされ、第２ドライバ２９６Ｄ，Ｅは、第１ラッチ２８６Ｄ
，Ｅの内容を第２ラッチ２８８Ｄ，Ｅに渡すことを許可される。書込みが発生す
るまで、書込みデータは、第２ラッチ２８８Ｄ，Ｅの内容を第３ラッチ２９０Ｄ
，Ｅに渡す第３ドライバ２９８Ｄ，Ｅを許可し、かつ、書込みデータはロー状態
であり、第４ドライバ３００Ｄ，Ｅを不能にする。書込みが発生したとき、書込
みデータはハイ状態で駆動し、第３ドライバ２９８Ｄ，Ｅを不能にし、かつ、第
４ドライバ３００Ｄ，Ｅを許可する書込みデータは、第３ラッチ２９０Ｄ，Ｅの
内容を第４ラッチ２９２Ｄ，Ｅに渡し、そして、データ経路２８２の出力は書込
みドライバ１３８の入力へ渡され、かつ、許可経路２８４の出力はＮＡＮＤゲー
ト１３４へ渡される。
【００２５】
このように、本発明によるメモリチップは、ロードデータおよび書込み許可信
号が同時に表明される、多重の書込みデータ回路を含んでいる。書込みドライバ
回路は、共通のデータおよび書込み許可と、書込みデータ信号と、個々またはグ
ループ化されたロードデータ信号とを有していても良い。共通の書込みデータ信
号は、ドライバに配列に対して並列に書込ませる一方、多重化書込みデータ用の
多重化ロードデータ信号は、データロード動作が、直列に外部的に実行されるこ
とを認める。
号が同時に表明される、多重の書込みデータ回路を含んでいる。書込みドライバ
回路は、共通のデータおよび書込み許可と、書込みデータ信号と、個々またはグ
ループ化されたロードデータ信号とを有していても良い。共通の書込みデータ信
号は、ドライバに配列に対して並列に書込ませる一方、多重化書込みデータ用の
多重化ロードデータ信号は、データロード動作が、直列に外部的に実行されるこ
とを認める。
【００２６】
さらに、ロードデータ動作と書込みデータ動作との両方は、好ましい実施例の
メモリチップを用いることによって、パイプライン化されてもよい。このパイプ
ライ化された動作は、データを配列に書込むためのタイミングの量（timing bud
get）を緩和する。パイプライン化された段のため、配列へのデータのロードは
、実際には、書込みデータ動作から切り離せるために、上記タイミングの量は緩
和される。
メモリチップを用いることによって、パイプライン化されてもよい。このパイプ
ライ化された動作は、データを配列に書込むためのタイミングの量（timing bud
get）を緩和する。パイプライン化された段のため、配列へのデータのロードは
、実際には、書込みデータ動作から切り離せるために、上記タイミングの量は緩
和される。
【００２７】
本発明は、好ましい実施例の点から記載されているが、この技術分野における
当業者は、本発明が、添付した請求項の精神と範囲とにおいて、改良して実施さ
れ得ることがわかるであろう。
当業者は、本発明が、添付した請求項の精神と範囲とにおいて、改良して実施さ
れ得ることがわかるであろう。
【図１】
図１は、典型的な先行技術であるＳＤＲＡＭの入力経路である。
【図２】
図２は、４つのデータロードおよび書込みドライバ回路を含む、好ましい実施
例のＳＤＲＡＭチップのブロック図である。
例のＳＤＲＡＭチップのブロック図である。
【図３】
図３は、図２における４つのデータロードおよび書込みドライバ回路に対応す
る、入力データ経路および書込みドライバ回路をパイプライン化した好ましい実
施例を示している。
る、入力データ経路および書込みドライバ回路をパイプライン化した好ましい実
施例を示している。
【図４】
図４は、図２におけるＳＤＲＡＭにデータをロードするタイミング図である。
【図５】
図５は、第２の好ましい実施例のデータロードおよび書込みドライバ回路であ
る。
る。
【図６】
図６は、入力データ経路および書込みドライバ回路をパイプライン化した第３
の好ましい実施例を示している。
の好ましい実施例を示している。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ハンソン，ディビッド，アール．
アメリカ合衆国 ニューヨーク州 10509
ベウスター ハーベスト ドライブ 30
(72)発明者 キリハタ，トシアキ
アメリカ合衆国 ニューヨーク州 12603
ポーキープシー ミスティー リッジ
サークル 10
(72)発明者 ミューラー，ゲルハルト
アメリカ合衆国 ニューヨーク州 12590
ワッピンガーズ フォールズ タウン
ビュー ドライブ 168
Ｆターム(参考） 5J055 AX02 AX44 BX41 CX27 DX12
DX56 EX07 EZ25 EZ31 FX18
GX01 GX02 GX04
5J056 AA05 BB02 BB51 CC14 DD12
DD29 EE08 FF07 FF09 GG14
KK01
5M024 AA49 AA50 AA70 BB03 BB34
BB36 DD32 DD59 DD83 DD86
JJ02 JJ03 JJ32 PP01 PP02
PP03 PP07
Claims (30)
- 【請求項１】 集積回路用の先取り入力ドライバであって、 データを受信するデータ入力段と、 対応するデータ許可を受信する許可段と、 書込み信号および前記許可段の状態に応答し、前記受信されたデータを配列（
array）に与える書込みドライバとを含んでいる先取り入力ドライバ。 - 【請求項２】 前記データ段および前記許可段が、それぞれ、 選択的に入力を受信する入力バッファと、 前記受信した入力を保持する第１ラッチと、 選択的に前記第１ラッチの内容を渡すドライバと、 前記ドライバが前記第１ラッチの内容を渡さないとき、前記ドライバの前状態
を維持する第２ラッチとを含んでいる請求項１記載の先取り入力ドライバ。 - 【請求項３】 さらに、書込み信号および前記許可段の状態に応答し、前記書込みドライバを
許可する書込みドライバ許可を含んでいる請求項２記載の先取り入力ドライバ。 - 【請求項４】 前記書込みドライバを許可するための手段は、ＮＡＮＤゲートを備え、 前記ＮＡＮＤゲートが、書込み信号および許可段の出力を受信し、ＮＡＮＤゲー
トの出力が書込みドライバを許可する請求項３記載の先取り入力ドライバ。 - 【請求項５】 前記第１ラッチおよび前記第２ラッチが、それぞれ、一組の相反する対のイン
バータを含んでいる請求項４記載の先取り入力ドライバ。 - 【請求項６】 前記入力バッファおよび前記ドライバが、それぞれ、３状態ドライバを含んで
いる請求項５記載の先取り入力ドライバ。 - 【請求項７】 前記書込みドライバが一組の相補出力を備えている請求項６記載の先取り入力
ドライバ。 - 【請求項８】 前記書込みドライバが一組の３状態出力ドライバを含んでいる請求項７記載の
先取り入力ドライバ。 - 【請求項９】 前記各３状態出力ドライバが、 第１伝導タイプの第１ドライバ装置と、 前記第１ドライバ装置の伝導端子に接続される第２伝導タイプの第２ドライバ
装置と、 前記第１伝導タイプの第１対の装置であって、それぞれが、共通に接続される
第１伝導端子を有し、前記ＮＡＮＤゲートの出力は前記第１対のゲートに接続さ
れており、前記第１対の１つ目の第２伝導端子が、前記第１ドライバ装置の制御
ゲートに接続され、前記対の２つ目の第２伝導端子が、前記第２ドライバ装置の
制御ゲートに接続される前記第１伝導タイプの第１対の装置と、 第２対の装置であって、前記第２対の装置は、前記第２伝導タイプであり、前
記第２ドライバ装置の制御ゲートに共通に接続されている伝導端子を有し、前記
第２対の１つ目の制御ゲートに接続された前記データ段の出力と前記ＮＡＮＤゲ
ートの出力とは、前記第２対の２つ目のゲートに接続されている第２対の装置と
、 前記第１伝導タイプの第３装置であって、前記データ段の出力は、前記第３装
置の制御ゲートと組み合わされており、前記第３装置の１つの伝導端子が、上記
共通の接続部で前記第１対の装置の第１端子に接続されている前記第１伝導タイ
プの第３装置と、 前記第１ドライバ装置の制御ゲートと前記第２ドライバ装置の制御ゲートとの
間に接続されている前記第２伝導タイプの第３装置とを含んでいる請求項８記載
の先取り入力ドライバ。 - 【請求項１０】 前記３状態出力ドライバのそれぞれが、さらに、 前記第１ドライバ装置の制御ゲートに接続される前記第１伝導タイプの第４装
置を含み、前記第１伝導タイプの前記第４装置の制御ゲートが、前記第２伝導タ
イプの第３装置の制御ゲートに接続されている請求項９記載の先取り入力ドライ
バ。 - 【請求項１１】 前記装置は、電解効果トランジスタであって、前記第１伝導タイプは、Ｐタイ
プであり、前記第２伝導タイプは、Ｎタイプである請求項１０記載の先取り入力
ドライバ。 - 【請求項１２】 前記入力バッファが、さらに、前記３状態ドライバを駆動するダイナミック受
信器を含んでいる請求項１０記載の先取り入力ドライバ。 - 【請求項１３】 さらに、前記書込み信号に応答してリセットパルスを発生するリセットパルス
発生器を含み、前記許可段の前記第１ラッチが、前記リセットパルスによりリセ
ットされる請求項１２記載の先取り入力ドライバ。 - 【請求項１４】 さらに、前記ダイナミック受信器を刻時するクロックを発生させるクロックパ
ルス発生器を含み、不能となっている前記入力バッファに応答して、前記クロッ
クが生じさせられる請求項１３記載の先取り入力ドライバ。 - 【請求項１５】 前記集積回路はランダムアクセスメモリであり、かつ、前記配列はメモリ配列
である請求項１４記載の先取り入力ドライバ。 - 【請求項１６】 前記データ段および前記許可段が、それぞれ、 複数の直列に接続された３状態ドライバと、 前記３状態ドライバのそれぞれの出力でラッチとを含んでいる請求項１記載の
先取り入力ドライバ。 - 【請求項１７】 前記複数の３状態ドライバは２つのドライバである請求項１６記載の先取り入
力ドライバ。 - 【請求項１８】 前記複数の３状態ドライバは４つのドライバである請求項１６記載の先取り入
力ドライバ。 - 【請求項１９】 前記第１および第２ドライバは第１相補信号対の逆位相により許可され、前記
第３および第４ドライバは第２相補信号対の逆位相により許可される請求項１８
記載の先取り入力ドライバ。 - 【請求項２０】 前記第１相補信号対はロードデータ信号であり、かつ、前記第２相補信号対は
書込みデータ信号である請求項１９記載の先取り入力ドライバ。 - 【請求項２１】 前記集積回路はランダムアクセスメモリであり、かつ、前記配列はメモリ配列
である請求項２０記載の先取り入力ドライバ。 - 【請求項２２】 複数の先取り入力書込みドライバを含み、前記先取り入力書込みドライバのそ
れぞれが、 ２つまたはそれ以上の直列に接続された３状態ドライバと、前記３状態ドライ
バのそれぞれの出力でラッチとを含むデータ入力段であって、前記３状態ドライ
バの１つ目が入力データを受信するデータ入力段と、 ２つまたはそれ以上の直列に接続された３状態ドライバと、前記３状態ドライ
バのそれぞれの出力でラッチとを含む許可段であって、前記３状態ドライバの１
つ目が対応するデータ許可を受信する許可段と、 前記受信されたデータを、書込み信号および前記許可段の最後のラッチの状態
に応答してメモリ配列に供給する書込みドライバとを含んでいるランダムアクセ
スメモリ（ＲＡＭ）。 - 【請求項２３】 さらに、ＮＡＮＤゲートを含み、前記ＮＡＮＤゲートが、前記書込み信号およ
び前記最後のラッチの状態を受信し、前記ＮＡＮＤゲートの出力が書込みドライ
バを許可する請求項２４記載のＲＡＭ。 - 【請求項２４】 前記ラッチのそれぞれが、一組の相反する対のインバータを含んでいる請求項
２３記載のＲＡＭ。 - 【請求項２５】 前記書込みドライバが、一組の相補出力を備えている請求項２４記載のＲＡＭ
。 - 【請求項２６】 前記書込みドライバが、一組の３状態出力ドライバを含んでいる請求項２５記
載のＲＡＭ。 - 【請求項２７】 さらに、前記書込み信号に応答して、リセットパルスを発生するリセットパル
ス発生器を含み、前記許可段での前記第１ラッチが、前記リセットパルスにより
リセットされる請求項２６記載のＲＡＭ。 - 【請求項２８】 前記複数の３状態ドライバは２つのドライバである請求項２７記載のＲＡＭ。
- 【請求項２９】 前記複数の３状態ドライバは４つのドライバである請求項２７記載のＲＡＭ。
- 【請求項３０】 前記ＲＡＭは、シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）であって、前
記複数の先取り入力ドライバは、少なくとも４つの先取り入力ドライバである請
求項２７記載のＲＡＭ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/456,589 | 1999-12-08 | ||
| US09/456,589 US6292402B1 (en) | 1999-12-08 | 1999-12-08 | Prefetch write driver for a random access memory |
| PCT/US2000/032921 WO2001043135A1 (en) | 1999-12-08 | 2000-12-05 | A prefetch write driver for a random access memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003516601A true JP2003516601A (ja) | 2003-05-13 |
Family
ID=23813374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001543735A Pending JP2003516601A (ja) | 1999-12-08 | 2000-12-05 | ランダムアクセスメモリ用先取り書込みドライバ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6292402B1 (ja) |
| EP (1) | EP1252630B1 (ja) |
| JP (1) | JP2003516601A (ja) |
| KR (1) | KR20030009332A (ja) |
| DE (1) | DE60010338T2 (ja) |
| TW (1) | TW493174B (ja) |
| WO (1) | WO2001043135A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8028143B2 (en) * | 2004-08-27 | 2011-09-27 | Qualcomm Incorporated | Method and apparatus for transmitting memory pre-fetch commands on a bus |
| US7158432B1 (en) * | 2005-09-01 | 2007-01-02 | Freescale Semiconductor, Inc. | Memory with robust data sensing and method for sensing data |
| US7532530B2 (en) | 2005-09-29 | 2009-05-12 | Hynix Semiconductor, Inc. | Semiconductor memory device |
| US8077533B2 (en) | 2006-01-23 | 2011-12-13 | Freescale Semiconductor, Inc. | Memory and method for sensing data in a memory using complementary sensing scheme |
| CN112540732B (zh) * | 2020-12-23 | 2022-11-11 | 展讯半导体(成都)有限公司 | 数据处理方法及相关产品 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5655105A (en) * | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Method and apparatus for multiple latency synchronous pipelined dynamic random access memory |
| JP3695902B2 (ja) * | 1997-06-24 | 2005-09-14 | 富士通株式会社 | 半導体記憶装置 |
| JP4540137B2 (ja) * | 1998-07-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 同期型半導体記憶装置 |
| KR100306966B1 (ko) * | 1998-08-04 | 2001-11-30 | 윤종용 | 동기형버스트반도체메모리장치 |
-
1999
- 1999-12-08 US US09/456,589 patent/US6292402B1/en not_active Expired - Fee Related
-
2000
- 2000-12-05 KR KR1020027007301A patent/KR20030009332A/ko not_active Application Discontinuation
- 2000-12-05 WO PCT/US2000/032921 patent/WO2001043135A1/en not_active Application Discontinuation
- 2000-12-05 DE DE60010338T patent/DE60010338T2/de not_active Expired - Fee Related
- 2000-12-05 EP EP00983900A patent/EP1252630B1/en not_active Expired - Lifetime
- 2000-12-05 JP JP2001543735A patent/JP2003516601A/ja active Pending
-
2001
- 2001-01-31 TW TW089126075A patent/TW493174B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1252630B1 (en) | 2004-04-28 |
| WO2001043135A1 (en) | 2001-06-14 |
| KR20030009332A (ko) | 2003-01-29 |
| DE60010338D1 (de) | 2004-06-03 |
| EP1252630A2 (en) | 2002-10-30 |
| WO2001043135A9 (en) | 2002-05-16 |
| US6292402B1 (en) | 2001-09-18 |
| TW493174B (en) | 2002-07-01 |
| DE60010338T2 (de) | 2005-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051006 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051025 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060328 |