JP5135009B2

JP5135009B2 - クロックデータリカバリ回路

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Publication number: JP5135009B2
Application number: JP2008063519A
Authority: JP
Inventors: 誠由高瀬; 英樹遠藤; 幸二福田; 健一坂本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-03-13
Filing date: 2008-03-13
Publication date: 2013-01-30
Anticipated expiration: 2028-03-13
Also published as: US20090232265A1; US8290107B2; JP2009219078A

Description

本発明は、受信データ信号からクロック信号を再生するクロックデータリカバリ回路に関する。本発明により、PON（Passive Optical Network）システムなどデータ信号がバースト的に送信される通信装置において、バーストデータ受信から位相の合ったクロック信号を出力するまでのビット同期時間の短縮ができる。

バーストデータ信号からクロック信号を回復するクロックデータリカバリ回路がある。クロックデータリカバリ回路としては、特許文献１において参照できる。
特許文献１は２値量子化比較器で受信バーストデータ信号とサンプリングクロックの位相のEarly（位相が早い）/Late（位相が遅い）を判定し、予め設定している判定閾値Nに対してEarly判定回数、Late判定回数のいずれかが到達した場合、サンプリングクロックの位相を±M移動させる。また、ビット同期時間を短縮するために、バーストデータ信号受信開始時はEarly判定回数またはLate判定回数が閾値に達するとサンプリングクロックをM移動することとし（高速モード）、バーストデータ信号との同期確立判定後にEarlyカウント数またはLateカウント数が閾値に達するとサンプリングクロックをM´移動することとする(連続モード)。MとM´の関係はM＞M´とし、バーストデータ受信開始時に位相不一致を検出した場合の位相調節量を大きくすることで高速にビット同期する。

特開平２−５６１３４号公報

特許文献１では、高速モード、連続モードとモードを切替えることでバーストデータ信号受信時に高速にビット同期できるように配慮されている。しかし、高速モードにおいて常にM分の位相を変化させることでビット同期を高速化する本方式では、Mを大きくすると細かな位相調整が出来なくなり、ビット同期が出来なくなる可能性がある。また、Mを小さくすると連続モードとほぼ同じ動作となり、バーストデータ信号とサンプリングクロックの位相差が大きかった場合にビット同期時間が長くなってしまう課題がある。

また、ユーザサイトと通信事業者サイトを多分岐光ファイバで接続するPONシステムでは、ユーザサイトと通信事業者サイトの距離によって、光アクセス区間でのノイズ成分が異なるため、バーストデータ信号毎にアイサイズが異なる。アイサイズが最大のバーストデータ信号を基準としてクロックデータリカバリ回路を設計すると、アイサイズが小さいバーストデータ信号とビット同期できなくなる課題がある。一方、アイサイズが最小のバーストデータ信号を基準としてクロックデータリカバリ回路を設計すると、ビット同期は可能となるが、ジッタが発生した場合に同期が外れる可能性が高くなる課題がある。

本発明は上記のような従来技術の問題点に鑑みて、アイサイズが異なるバーストデータ信号を受信するような使用環境下において短時間かつ固定時間でバーストデータ信号とのビット同期を可能とし、かつジッタが発生した場合でも同期が外れにくいPONシステムに適したクロックデータリカバリ回路を提供することを目的のひとつとする。

この発明に係るクロックデータリカバリ回路は、
バーストデータ信号と同一周波数である再生クロックでバーストデータ信号をサンプリングするデータサンプリング部と、
前記再生クロックを一定位相差で生成できる基準クロック生成部と、
前記データサンプリング部からのサンプリング結果から前記バーストデータ信号と前記再生クロックの位相差を判定する位相比較部と、
前記位相比較部からの比較結果を収集し、固定の位相判定周期毎に前記再生クロックの位相調節量を前記基準クロック生成部へ通知する位相調節制御部を有し、
前記位相調節制御部は、バーストデータ信号受信開始後最初の位相判定周期で、前記バーストデータ信号と前記再生クロックの位相差を検出すると、初期位相から一定位相差のN倍位相が異なる基準クロック生成を前記基準クロック生成部へ通知し、次の位相判定周期からは前記変更後の基準クロックからさらに、前回移動量未満かつ一定位相差以上位相が異なる基準クロック生成を前記基準クロック生成部へ通知し、位相調節量が前記一定位相差と一致後は、前記バーストデータと前記再生クロックの位相差を検出すると、一定位相差量位相が異なる基準クロック生成を前記基準クロック生成部へ通知することを特徴とするものである。

ここで一定位相差とは、クロックの位相一周2πを任意の整数Mで分割した位相のことであり、2π/Mで表される。

好ましくは、
前記Nは、位相2πを前記一定位相量で分割した整数Mと、バーストデータ受信からの位相比較回数t（t=0、1、2…）とをパラメータとする（M/2^2+t）で求まる値の小数点以下を切り上げした整数であり、前記二回目以降の位相調節量が前記Nの2分の1で求まる値の小数点以下を切り上げした整数となることを特徴とするものである。

好ましくは、
前記データサンプリング部は、前記基準クロックと、前記Earlyサンプリングクロックと、前記Lateサンプリングクロックで前記バーストデータ信号をサンプリングすることを特徴とするものである。

好ましくは、
前記位相比較部は、前記データサンプリング部からのサンプリング結果を基に前記バーストデータ信号が前記基準クロックから早いのか（Early）、遅いのか（Late）を判定し、判定結果を前記位相調節制御部へ通知することを特徴とするものである。

好ましくは、
前記位相調節制御部は、サンプリングクロック位相差保持テーブルを有しており、前記バーストデータ信号受信前に、バーストデータ信号を特定できるバースト特定識別子が与えられ、前記バースト特定識別子で前記サンプリングクロック位相差保持テーブルを参照し、前記サンプリングクロック位相差保持テーブルから取得した値を、前記基準クロック生成部へ通知し、
前記基準クロック生成部は前記サンプリングクロック位相差を取得すると、前記基準クロックと前記Earlyサンプリングクロックとの位相差を前記取得値とし、前記基準クロックと前記Lateサンプリングクロックとの位相差を前記取得値とすることを特徴とするものである。

本発明によれば、ビット同期時間を短時間かつ固定時間でバーストデータ信号とビット同期することができる。

（実施形態１）
図1は本発明のクロックデータリカバリ回路の一適用先となるPONシステムを示す図である。PONシステムは通信事業者の局社に設置されるOLT10（Optical Line Terminal）と、ユーザサイトに設置される加入者装置ONU（Optical Network Unit）13-nと、OLT10とONU13-nを接続する光ファイバ11及び光ファイバを分岐するカプラ12から構成される。

OLT10からの下りデータ信号は全ONU13-nへ対して同じデータフレームが送信される。ONU13-nはデータフレームを受信するとフレームヘッダに付与されているPON特有の宛先識別IDを基に自ONU宛てか、他ONU宛てかを判定し、自ONU宛てデータフレームのみを装置内に取り込むことで通信する。

つまり、下りデータ信号は全ONUへ対し、断続的にデータ信号が転送される一般的なパケット通信に用いられる連続データでの通信となる。

一方、各ONU13-nからの上りデータ信号は、PONシステムのネットワーク構成の特徴から、一連のバーストデータ信号としてOLT10へ送信される。

図2にPONシステムにおける上りデータ送信の概念図を示す。各ONU13-nはOLT10に指定されたタイムスロットで、バーストデータ信号20-nを送信する。バーストデータ信号20-nは、OLT10がバーストデータ信号の先頭を検出してクロック再生するためのプリアンブル21-nとユーザの通信データを格納するペイロード22-nから構成される。プリアンブル21-nはOLT13がバーストデータからクロックを再生しやすいように「0」と「1」の交互のデータで構成されることが望ましい。

このように、各ONU13-nからOLT10へはバーストデータ信号20-nとして送信されるため、OLT10はONU13-nからのバーストデータ信号20-n受信毎に、プリアンブル21-n領域で、データ信号と位相の一致するクロックを再生する必要がある。

バーストデータ信号と位相の一致したクロックを再生するまでにかかる時間をビット同期時間とここでは呼ぶ。

ビット同期時間が長いクロックデータリカバリ回路では、プリアンブル領域を長くとる必要がある。プリアンブル領域が長くなると、ONU毎にバーストデータ信号を送信するPONシステムではデータ転送効率が低下する。このため、PONシステムでは、短時間でビット同期が可能なクロックデータリカバリ回路がデータ転送効率向上の観点から要求される。

図3は本発明のクロックデータリカバリ回路を適用するOLT10の一例を表すブロック図である。

OLT10はOLT10とONU13-n間の光信号の送受信処理（E/O変換、O/E変換）を行うPONトランシーバ31と、バーストデータ信号受信毎にビット同期を取り、PONレイヤ処理ブロックへバーストデータ信号と共に再生クロックを通知するクロックデータリカバリ回路30と、上りバーストデータ信号の解析及び下りデータフレームの生成及び各ONUの上りバーストデータ送信タイミングの生成をするPONレイヤ処理回路32と、OLTの上位ネットワークへデータを転送する送信回路33と、OLTの上位ネットワークからデータを受信する受信回路34と、前記各ブロックの設定及び外部のコントロール端末（図示せず）との通信をする制御CPU35から構成される。

以下、OLT010内のデータの流れを解説する。

PONトランシーバ31はONU13-nからのバーストデータ信号を受信するとO/E変換を行いクロックデータリカバリ回路へと転送する。

クロックデータリカバリ回路30はバーストデータ信号受信毎にビット同期を取り、PONレイヤ処理ブロックへバーストデータ信号と共に再生クロックを通知する。クロックデータリカバリ回路30の詳細は後述する。

PON処理レイヤ32はバーストデータ信号のビットパターンからユーザフレームを抽出し、送信回路33へ転送する。

送信回路33はOLT10の上位ネットワークの装置（図示せず）へユーザフレームを送信する。

受信回路34はOLT10の上位ネットワークの装置（図示せず）からユーザフレームを受信すると、PONレイヤ処理回路32へと転送する。

PONレイヤ処理回路32はユーザフレームを受信すると、ユーザフレームのヘッダの宛先情報から、PONシステム内の宛先識別IDを生成して、ユーザフレームをPONシステムで用いるパケットでカプセル化してPONトランシーバ31へ転送する。

PONトランシーバ31はE/O変換してデータを転送する。

また、PONレイヤ処理回路32は、各ONU13-nの上りバーストデータ信号送信タイミング計算を行い、制御データとして各ONUへ通知する。よって、PONレイヤ処理回路32はいつ、どのONUからの上りバースト信号を受信するかを把握している。PONレイヤ処理回路32は上りバーストデータ信号受信タイミング毎にクロックデータリカバリ回路30に対して制御情報信号（バーストデータ信号受信トリガ、バーストデータ信号送信ONU ID）36を通知する。

以上が、OLT10内のデータの流れとなる。

次に、本発明のクロックデータリカバリ回路を図4、図5、図6、図7、図8でもって解説する。

図4はクロックデータリカバリ回路の構成図である。

クロックデータリカバリ回路30の入出力信号は、PONトランシーバ31からの入力信号であるDT_INと、クロックデータリカバリ回路30からの出力信号であるDT_OUT、クロックデータリカバリ回路30で再生したクロックであるCLK_OUT、PONレイヤ処理32からの入力信号である制御情報信号36となる。

クロックデータリカバリ回路30は、Late判定データラッチ41、基準データラッチ42、Earlyデータラッチ43と、位相比較部44と、位相調節制御部45と、インタポレータ部46と、から構成される。

Late判定データラッチ41、基準データラッチ42、Early判定データラッチ43は、DT_INをインタポレータ部46で生成した3種類の位相の異なるクロックでサンプリングするブロックである。

3種類の位相は3種類の位相の中心となる基準位相クロックがあり、基準位相からφ_-1位相の早いEarlyクロックと、基準位相からφ₊₁位相の遅いLateクロックから構成される。

φ₊₁とφ_-1の絶対値の大きさは180度未満であることが望ましい。

Late判定データラッチ41ではLateクロックでDT_INをサンプリングし、サンプリング結果を位相比較部44へと通知する。

基準データラッチ42では基準クロックでDT_INをサンプリングし、サンプリング結果を位相比較部44へと通知する。さらに、基準位相クロックとDT_INを並走させて位相比較部44へと通知する。

Early判定データラッチ43ではEarlyクロックでDT_INをサンプリングし、サンプリング結果を位相比較部44へと通知する。

Late判定データラッチ41、基準データラッチ42、Early判定データラッチ43でのDT_INのサンプリング方法を図5でもって解説する。図5は、ONU13-nがOLT10へ送信したバーストデータ信号20-nのプリアンブル21-nの波形50と、基準クロック55、Lateクロック54、Earlyクロック53のクロック波形の一例を示した図である。図5でDT_IN50は凸が“1”、凹が“0”を表している。よって、図では“0”→“1”→“0”のデータが入力していることになる。

Late判定データラッチ41にはLateクロック54が入力し、基準データラッチ42には基準クロック55が入力し、Early判定データラッチ43にはEarlyクロック56が入力している。図示の通り、各クロックはそれぞれ位相がずれている。各データラッチはそれぞれのクロックの立ち上がりでデータをサンプリングしている。

図5の一例ではLate判定データラッチ41のサンプリング結果53は“0”となり、基準データラッチ42のサンプリング結果52は“1”となり、Early判定データラッチ43のサンプリング結果51は“1”となる。

位相比較部44はLate判定データラッチ41、基準データラッチ42、Early判定データラッチ43からサンプリング結果を取得する。サンプリング結果を取得すると、基準データラッチ42とLate判定データラッチ41のサンプリング結果の排他的論理和（EXOR）及び、基準データラッチ42とEarly判定データラッチ43のEXORを演算する。それぞれのEXOR演算結果はLate判定結果、Early判定結果として位相調節制御部45へと通知する。

EXORの演算は、基準データラッチ42でのサンプリング結果とLate判定データラッチ41及びEarly判定データラッチ43でのサンプリング結果が一致しているかどうかを確認するために行う。サンプリング結果不一致の場合は基準クロックと判定クロックの間にデータの変化点がある事が伺える。そこで、サンプリング結果不一致を検出した判定結果と逆側（Late判定データラッチと不一致なら位相を早める）に位相をずらす処理をすることでDT_IN50と基準クロックの同期を行う。例えば、図5ではLate判定データラッチと基準データラッチのサンプリング結果が不一致のため、基準クロックがDT_IN50よりも遅れている事がわかる。上記3種類のサンプリング結果が全て同じ値の場合、基準クロックの立ち上がり位置がDT_INの位相のほぼ中心にあることになり、この状態でDT_IN50と基準クロックが同期することになる。

さらに、位相比較部44は基準データラッチ42からは基準クロックとDT_INを取得する。基準クロックとDT_INは本ブロックで加工することなくCLK_OUT、DT_OUTとして後段のOLTレイヤ処理32へと通知する。

インタポレータ部46は基準クロック、Earlyクロック、Lateクロックの3種類の位相の異なるクロックを生成するブロックである。インタポレータ部46は内部で360度のクロック位相をM分割して管理している。図6では一例として360度のクロック位相を32分割して管理60した時の例を示している。インタポレータ部は位相間隔をポインタとして管理しており、隣り合うポインタの位相差61Aはπ/16となる。よって、位相0のクロック63を中心とし、ポインタを+1した位相のクロックは、位相0のクロック63から+π/16位相61B進んだクロック62として表す事が出来る。また、位相0のクロック63を中心とし、ポインタを−1した位相のクロックは、位相0のクロック63から-π/16位相61B遅れたクロック64として表す事ができる。この位相0のクロックが基準クロックの初期位置となり、EarlyクロックとLateクロックは基準クロックから常にφ_-1、φ₊₁（φ_-1、φ₊₁＜π）位相のずれたクロックとなる。インタポレータ部は、位相調節制御部から指示されたポイントへ瞬時に位相を変化させる事が可能であることから、DT_INに同期したクロックを生成する事ができる。

位相調節制御部45は位相比較部44から基準データラッチ42とLate判定データラッチ41のサンプリング結果のEXORと、基準データラッチ42とEarly判定データラッチ43のサンプリング結果のEXORを取得して、インタポレータ部46へ位相調節指示を出すブロックである。位相調節制御部45は上記EXOR判定結果が“1”となった回数をカウントするLateカウンタ（図示せず）とEarlyカウンタ（図示せず）を有している。位相調節制御部45は任意の位相判定回数L回分の判定結果を位相比較部44から取得すると、LateカウンタとEarlyカウンタの加算結果から、インタポレータ部46が生成している基準クロックに対し、DT_INの位相が早い（Early）、遅い（Late）、一致、反転の4パターンに分類する。分類結果から、インタポレータ部46へ基準クロック位相のポインタ値を通知する。

DT_INの位相と基準クロックの位相差はONUの上りバーストデータ毎に異なっている。そのため、従来のように位相差を検出するとポインタを1ずらす方式では位相がM/2ポイント（Mは360度のクロック位相分割数）（＝位相π）ずれている場合、M/2回ポインタ移動を繰り返さなくてはビット同期ができなかった。そこで、本発明では位相差に関係なく最大でもN回（N＝log₂M-1）ポインタ移動を繰り返すだけでビット同期できるように、（1）位相差が0＜P＜M/2の範囲内の場合、バースト受信開始時のポインタ移動量をP＝M/2^2+t（tはバーストデータ受信からの位相比較回数（t=0、1、2…））とする。（2）位相差が0（一致）の場合、バースト開始時のポインタ移動量を0とする。（3）位相差がM/2（反転）の場合、バースト受信開始時のポインタ移動量をP=M/2とする。本方式を採用することで、常にN回以内のポインタ移動でビット同期可能となる。上記（1）〜（3）の動作を可能とする位相調節制御部45の動作を図7と図8でもって解説する。

図7と図8は位相調節制御部45の動作フローチャートである。図7はバースト受信開始時の高速ビット同期確立処理フローであり、図8はビット同期確立後の揺らぎ追従処理フローである。

位相調節制御部45はPONレイヤ処理32からの制御情報信号36のバーストデータ信号受信トリガを検出すると処理を開始する（S000）。バーストデータ信号受信トリガはONU上りバースト受信タイミングの通知に用いられる。

位相調節制御部45はLateカウンタとEarlyカウンタ（共に図示せず）を有している。これらカウンタ値をゼロクリアする。さらに、インタポレータへ通知するポインタPを初期位相P₀＝0とする（S001）。

位相比較部44からEarly判定結果、Late判定結果を取得する（S002）。

Early判定結果が“1”の場合はEarlyカウンタを1カウントアップし、Late判定結果が“1”の場合はLateカウンタを1カウントアップする（S003）。

Early判定結果、Late判定結果の取得を任意の規定回数L回行ったかを判定し、現在の取得回数I回と任意の規定回数L回が一致したかの判定を行う（S004）。

判定回数が不一致の場合は現在値I0に1加算した値をIとして保持し（S005）、再度S002からの動作を繰り返す。

判定回数が一致した場合はIをゼロクリアして（S006）、Earlyカウンタ値とLateカウンタ値の判定動作に移る。

Earlyカウンタ値とLateカウンタ値が“0”であるか判定する（S007）。Earlyカウンタ数とLateカウンタ数が“0”の場合、基準クロックとDT_INが同期していることになる。そのため、インタポレータ部へポインタ移動を通知せず、図8の揺らぎ追従処理フローへと切替える。このS007からS013までの処理フローをビット同期判定処理と呼ぶ。

Early数とLate数が“0”でない場合、Earlyカウンタ値とLateカウンタ値が共にある閾値Cthを超過しているか判定する（S008）。Earlyカウンタ値とLateカウンタ値が共にカウントアップする条件は、DT_INと基準クロックの位相がM/2ずれている場合である。前記条件では、基準クロックの立ち上り位置は図5のDT_IN50の波形の“0”から“1”への変化点と一致している。この場合、基準クロックに含まれるジッタ成分とDT_IN信号のジッタ成分の影響で、基準データラッチのサンプリング結果は“0”になったり“1”になったりする。そのため、Early判定結果“1”とLate判定結果“1”が共に発生する。よって、Earlyカウント数とLateカウント数が共にある閾値Cthを越えた場合は位相がM/2ずれていると判断する。

S008の判定結果でEarlyカウンタ値とLateカウンタ値が共に閾値Cthを超過している場合、前記説明の通り、位相がM/2ずれていることが分かるため、ポインタ位置PをP=P₀+M/2にするようにインタポレータ部46へ通知する（S009）。S009の処理を行うことで、バーストデータ信号と基準クロックの位相が一度の調整タイミングで同期する効果が期待できる。ポインタの移動通知後は図8の揺らぎ追従処理フローへと切替える。

S008の判定結果でEarlyカウンタ値とLateカウンタ値が共に閾値Cthを超過していなかった場合、Earlyカウンタ値とLateカウンタ値の大小比較を行う（S010）。 Earlyカウンタ値がLateカウンタ値より大きい場合、バーストデータ信号より基準クロックの位相が早い事が分かる。そこで、インタポレータにマイナス方向へポインタを移動するように通知する（S011）。この時、本発明のクロックデータリカバリ回路は、高速ビット同期のために、第一回目のビット同期判定でのポインタ移動量を大きくする。さらに、第二回目のビット同期判定でもDT_INと基準クロックの位相が一致していなかった場合、ポインタ移動量は2以上第一回目のポインタ移動量未満とする。このように、ビット同期確立前は、ポインタ移動量を最初大きくし、徐々に小さくしていく。上記動作により、1ポイントずつポインタを移動する従来の方式と比較して、DT_INに短時間でビット同期する効果が期待できる。この時のポインタ移動量は、P＝P₀+M/（2^2+t）（t：ビット同期判定回数（0、1、…、log₂(M/P)-2））とすることが望ましい。このようにポインタ位置Pの移動量をビット同期判定回数毎に変化させることで、初期の位相差に関係なく最大でもN回（N＝log₂M-1）ポインタ移動を繰り返すだけでビット同期する効果が期待できる。

Lateカウンタ値がEarlyカウンタ値より大きい場合、DT_INより基準クロックの位相が遅い事が分かる。そこで、インタポレータにプラス方向へポインタを移動するように通知する（S012）。ポインタの移動量は、P＝P₀-M/（2^2+t）となる。

S011またはS012の処理をすると、ビット同期判定回数tに1加算してtを更新する（S013）。

S011またはS012で求めたM/（2^2+t）が“1”かどうかの判定を行う（S014）。M/（2^2+t）が“1”の場合、方式上ビット同期確立しているため、図8の揺らぎ追従処理フローへと切替える。M/（2^2+t）が“1”以外の場合はビット同期確立していないため、S002からのフローを繰り返す。

以上が高速ビット同期を実現するための高速ビット同期確立処理フローである。本発明のクロックデータリカバリ回路は図7処理により、DT_INの位相差に関係なく最大でもN回（N＝log₂M-1）ポインタ移動を繰り返すだけでビット同期確立が可能となる。

次にビット同期確立後の処理フローを図8でもって解説する。

S015、S016、S017、S018、S019、S020の処理はそれぞれS002、S003、S004、S005、S006、S007と同じである。

S020でEarly数とLate数が同一と判定された場合、ビット同期状態のため、インタポレータへは前値と同じポインタ位置を通知し、S015からの処理を繰り返す（S021）。

S020でEarly数とLate数が不一致と判定された場合、DT_INの中心位相がジッタ等の影響でずれていることが考えられるのでS010と同様のEarlyカウンタ数とLateカウンタ数の大小比較を行う（S021）。

Earlyカウンタ数が大きい場合はDT_INの位相に対して基準クロックの位相が早くなっているため、インタポレータへP＝P₀-1へポインタ位置移動を通知する。ビット同期確立後の揺らぎ追従フロー処理では位相ずれ量がDT_IN受信初期に比べて小さいことが予測される。そこで、ポインタ移動量は常に最小の“1”とする（S023）。ポインタ移動通知が完了すると、S015からの処理を繰り返す。

Lateカウンタ数が大きい場合はDT_INの位相に対して基準クロックの位相が遅くなっているため、インタポレータへP＝P₀+1へポインタ位置移動を通知する。ビット同期確立後の揺らぎ追従フロー処理では位相ずれ量がDT_IN受信初期に比べて小さいことが予測される。そこで、ポインタ移動量は常に最小の“1”とする（S024）。ポインタ移動通知が完了すると、S015からの処理を繰り返す。

図8に示す揺らぎ追従フロー処理は新たなバーストデータ受信を通知する制御情報信号36検出までの間繰り返し処理が行われる。

また、上記説明では位相を2のn乗分割した場合の実施例を示したが、位相の分割が2のn乗分割以外の場合でおいても、最初大きくポインタを移動して徐々にポインタ移動量を小さくすることで従来の1ずつポインタを移動する方式よりも高速にビット同期が取れる。

位相を任意のM分割で管理している場合でも、（M/2^2+t）で求まる値の小数点以下を切り上げした値をポインタ移動量とすることで、log₂M-1で求まる小数点以下を切り上げした回数分でビット同期が可能になる。

例えば、位相を27分割で管理している場合は“M/2^2+t=7”のため、7→4→2→1とポインタ移動量を変更していくことで、log₂M-1の少数以下を切り上げした4回でビット同期が可能にとなる。
（実施例2）
図9はクロックデータリカバリ回路の別の実施例を表すブロック図である。本クロックデータリカバリ回路80は実施例1と同じくPONシステムのOLT10のクロックデータリカバリ回路などに使用される。実施例2でのOLTの構造はクロックデータリカバリ回路を除き全て同じものとなるため説明を省略する。

ONU13-nが送信するバーストデータ信号20-nは、ONU13-n設置場所の温度条件や、OLT10とONU13-nの距離や、OLT10とONU13-nの間にあるカプラ12の個数や、OLT10とONU13-nの間の光ファイバ11の温度状態、などの条件から様々なノイズ成分が加味され、ジッタが発生する。
図16はOLTとONUとの距離差がONU毎に異なるPONシステムの一例を示す図である。OLT140とONU143-nはカプラ142と光ファイバ141で接続されている。OLT140とONU-0 143-1との距離差144はOLT140とONU-1 143-2との距離差145よりも長い。この場合、一般的にONU-0 143-1から送信されるバーストデータ信号のジッタは、ONU-1 143-2から送信されるバーストデータ信号のジッタよりも大きい（つまりはアイが小さい）。

図13にジッタを含むバーストデータ信号20-nの波形を示す。図13はOLT140で受信するバースト信号をオーバーラップさせた時に見られるアイパターン110を示している。アイパターン110の波形立ち上がり及び、立ち下りで囲まれた空間をアイと呼ぶ。クロックデータリカバリ回路は、アイの中心でデータサンプリングすることで安定したクロックを再生できる。

ジッタの大きさはバーストデータ信号20-nを送信するONU毎に異なる。このため、基準クロックとEarly判定クロックとの位相差φ_-1、基準クロックとLate判定クロックとの位相差φ₊₁の大きさを固定で使用すると、図13に示すように、Early判定クロックのサンプリングポイント112と、Late判定クロックのサンプリングポイント113がアイの外側に位置する可能性がある。

図13の例では、基準クロックのサンプリングがアイの中心で行われているにも関わらず、基準データラッチ82とEarly判定データラッチ83のサンプリング結果が不一致となったり、基準データラッチ82とLate判定データラッチ81のサンプリング結果が不一致となったりする可能性がある。この場合、理想的な位相でDT_INと基準クロックが同期しているにも関わらず、位相がずれていると誤認識してしまい、基準クロック位相のポインタ位置を変更してしまう可能性がある。本現象の発生は、再生クロックの不安定化を招き、最悪ビット同期外れを誘発する。

以下、上記課題に対応するクロックデータリカバリ回路80を詳述する。

クロックデータリカバリ回路80の入出力信号は、PONトランシーバ31からの入力信号であるDT_INと、クロックデータリカバリ回路80からの出力信号であるDT_OUT、クロックデータリカバリ回路80で再生したクロックであるCLK_OUT、PONレイヤ処理32からの入力信号である制御情報信号36となる。

クロックデータリカバリ回路80は、Late判定データラッチ81、基準データラッチ82、Earlyデータラッチ83と、位相比較部84と、位相調節制御部85と、インタポレータ部86と、判定位相差保持テーブル87から構成される。

Late判定データラッチ81、基準判定データラッチ82、Early判定データラッチ83、位相比較部84の動作は、実施例１のLate判定データラッチ41、基準判定データラッチ42、Early判定データラッチ43、位相比較部44と同じであるため説明を省略する。

インタポレータ部86は基準クロック、Earlyクロック、Lateクロックの3種類の位相の異なるクロックを生成するブロックである。インタポレータ部86は内部で360度のクロック位相をM分割して管理している。図6では一例として360度のクロック位相を32分割して管理60した時の例を示している。インタポレータ部は位相間隔をポインタとして管理しており、隣り合うポインタの位相差61Aはπ/16となる。よって、位相0のクロック63を中心とし、ポインタを+1したクロックは、位相0のクロック63から+π/16位相61B進んだクロック62として表す事が出来る。また、位相0のクロック63を中心とし、ポインタを−1したクロックは、位相0のクロック63から-π/16位相61B遅れたクロック64として表す事ができる。位相0のクロックは基準クロックの初期位置となる。また、EarlyクロックとLateクロックは基準クロックからφ_-1、φ₊₁位相のずれたクロックとなる。φ_-1、φ₊₁はバースト信号受信毎に位相調節部から通知される。インタポレータ部86は、位相調節制御部から指示されたポイントへ瞬時に位相を変化させる事が可能であることから、受信データに同期したクロックを生成する事ができる。

位相調節制御部85は判定位相差保持テーブル87を有し、制御情報信号36のバーストデータ信号送信ONU IDを検索キーとして判定位相差保持テーブル87の検索を行い、検索結果をインタポレータへ通知する以外は実施例1の位相調節制御部45と同じである。

位相調節制御部85で保持する判定位相差保持テーブル87のテーブルフォーマットを図12に示す。判定位相差保持テーブル87はONU ID101に対応するEarly判定位相102φ_-1とLate判定位相φ₊₁103を保持するテーブルである。本テーブルの検索キーはONU IDとなる。

これら、ONU毎のEarly判定位相及びLate判定位相は、PONシステムにONUを追加した時に実施する、レンジング処理（OLTとONU間の距離測定）で収集したONUのビットパターンの揺らぎ、またはONUとOLTとの距離から決定する事が出来る。距離が長いONUの場合はEarly判定位相102及びLate判定位相103を大きくし、距離が短いONUの場合はEarly判定位相102及びLate判定位相103を小さくする。

以下、図10と図11を用いて位相調節制御部85の処理を詳述する。

位相調節制御部85はPONレイヤ処理32からの制御情報信号36のバーストデータ信号受信トリガを検出すると処理を開始する（S100）。バーストデータ信号受信トリガはONU上りバースト受信タイミングの通知に用いられる。

まず、制御情報信号36のバーストデータ信号送信ONU IDで判定位相差保持テーブル87を検索し、ONU IDに一致するEarly判定位相102とLate判定位相103を取得する。Early判定位相102とLate判定位相103はインタポレータ部86へ、基準クロックの初期ポインタ位相“0”と共に通知される（S101）。

S102、S103、S104、S105、S106、S107、S108、S109、S110、S111、S112、S113、S114、S115、S116、S117、S118、S119、S120、S121、S122、S123、S124、S125の各処理は、それぞれ実施例1のS001、S002、S003、S004、S005、S006、S007、S008、S009、S010、S011、S012、S013、S014、S015、S016、S017、S018、S019、S020、S021、S022、S023、S024と同じであるので説明を省略する。

ONU ID毎に基準クロックとEarly判定クロックの位相差、基準クロックとLate判定クロックの位相差を保持しており、図14の一例のようにジッタが大きい場合は基準クロックとEarly判定クロック及びLate判定クロックの位相差を小さくすることで、基準クロックをアイの中心に合わせる事ができる。

一方、図15-aの一例のようにジッタが小さい場合は基準クロックとEarly判定クロック及びLate判定クロックの位相差を小さく取ってしまうと、アイの端の方でビット同期状態となってしまう。

アイの中心でビット同期できていない場合、ジッタの発生により、基準クロックがアイから外れてしまう可能性が有る。基準クロックがアイから外れると、ビットエラーが発生し、取得データを正確に読取れなくなってしまう問題がある。

このように、ONU毎にジッタ量が異なるPONシステムにおいては、基準クロックとEarly判定クロック及びLate判定クロックの位相差を変化させ、常にDT_INの中心でビット同期を取る必要が有る。

そこで、ジッタが小さい場合は図15-bの一例のように基準クロックとEarly判定クロック及びLate判定クロックの位相差を大きく取る。これにより、アイの中心でビット同期状態になるため、従来のクロックデータリカバリ回路と比較してジッタ発生時のビット同期外れが発生しにくくなる効果が期待できる。

また、図12の判定位相差保持テーブルに設定するEarly判定位相とLate判定位相は常に絶対値で同一値でなくて良い。例えばLate判定位相を小さくし、Early判定位相を大きくした場合は前方が崩れた変形アイパターン信号との同期に最適な効果が期待できる。

一般的なPONシステムを表す図である。 ONUからの上りバーストデータを表す図である。本発明のクロックデータリカバリ回路を搭載するOLTのブロック図を表す図である。実施例1のクロックデータリカバリ回路のブロック図を表す図である。クロックデータリカバリ回路での位相比較概念を表す図である。インタポレータ部で管理する位相とポインタの関係を表す図である。実施例1の位相調節制御部の処理フローを表す図である。実施例1の位相調節制御部の処理フローを表す図である。実施例2のクロックデータリカバリ回路のブロック図を表す図である。実施例2の位相調節制御部の処理フローを表す図である。実施例2の位相調節制御部の処理フローを表す図である。判定位相差保持テーブルを表す図である。ジッタが大きい時のアイパターンを表す図である。ジッタが大きい時のEarly判定ポイントとLate判定ポイントを表す図である。ジッタが小さい場合の不適なEarly、Late判定ポイント位置を表す図である。ジッタが小さい場合の最適なEarly、Late判定ポイント位置を表す図である。 OLTとONUの距離差を表す図である。

符号の説明

30 クロックデータリカバリ回路
41 Late判定データラッチ
42 基準データラッチ
43 Earlyデータラッチ
44 位相比較部
45 位相調節制御部
46 インタポレータ部

Claims

クロックデータリカバリ回路であって、
バーストデータ信号と同一周波数の再生クロックでバーストデータ信号をサンプリングするデータサンプリング部と、
一定位相差で各々位相が異なる、複数の前記再生クロックを生成する基準クロック生成部と、
前記データサンプリング部によるサンプリング結果から前記バーストデータ信号と前記再生クロックの位相差を判定する位相比較部と、
前記位相比較部からの比較結果を収集し、固定の位相判定周期毎に前記再生クロックの位相移動量を前記基準クロック生成部へ通知する位相調節制御部を有し、
前記位相調節制御部は、バーストデータ信号受信開始後最初の位相判定周期で、前記バーストデータ信号と第一の再生クロックの位相差を検出すると、前記第一の再生クロックの初期位相から一定位相差のN倍の第一の位相移動量だけ位相が移動した第二の再生クロックの生成を前記基準クロック生成部へ指示し、次の位相判定周期からは前記第二の再生クロックからさらに、前記第一の位相移動量未満かつ前記一定位相差以上位相が移動した第三の再生クロックの生成を前記基準クロック生成部へ指示し、位相移動量が前記一定位相差と一致した後は、前記バーストデータ信号と再生クロックの位相差を検出すると、該再生クロックから前記一定位相差だけ位相が移動した再生クロックの生成を前記基準クロック生成部へ指示することを特徴とするクロックデータリカバリ回路。
前記Nは、位相πを前記一定位相量で分割したMと、バーストデータ受信からの位相比較回数t（t=0、1、2・・・）とをパラメータとする（M/22+t）で求まる値の小数点以下を切り上げした整数であり、前記二回目以降の位相移動量が前記Nの2分の1で求まる値の小数点以下を切り上げした整数となる、請求項１記載のクロックデータリカバリ回路。
前記基準クロック生成部は、前記再生クロックと、前記再生クロックと周波数が同一で位相が早いEarlyサンプリングクロックと、前記再生クロックと周波数が同一で位相が遅いLateサンプリングクロックの３種類のクロックを生成することを特徴とする請求項１乃至２の何れか一つに記載のクロックデータリカバリ回路。
前記データサンプリング部は、前記再生クロックと、前記Earlyサンプリングクロックと、前記Lateサンプリングクロックで前記バーストデータ信号をサンプリングすることを特徴とする請求項３に記載のクロックデータリカバリ回路。
前記位相比較部は、前記データサンプリング部によるサンプリング結果を基に前記バーストデータ信号が前記再生クロックから早いのか、遅いのかを判定し、該判定結果を前記位相調節制御部へ通知することを特徴とする請求項１乃至４の何れか一つに記載のクロックデータリカバリ回路。
前記位相調節制御部は、バーストデータ信号を特定できるバースト特定識別子と該バーストデータ信号を受信した際に用いるサンプリングクロック位相差との対応関係であるサンプリングクロック位相差情報を保持しており、前記バーストデータ信号受信前に、該バーストデータ信号を特定できるバースト特定識別子が与えられ、前記サンプリングクロック位相差情報を参照して、該バースト特定識別子に対応するサンプリングクロック位相差を特定し、該特定されたサンプリングクロック位相差を前記基準クロック生成部へ通知し、
前記基準クロック生成部は前記基準クロックと前記Earlyサンプリングクロックとの位相差を前記特定されたサンプリングクロック位相差に設定し、前記基準クロックと前記Lateサンプリングクロックとの位相差を前記特定されたサンプリングクロック位相差に設定することを特徴とする請求項３又は４に記載のクロックデータリカバリ回路。