JP2000196418A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
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Abstract
(57)【要約】
【課題】 従来、高精度で高速のタイミング信号を発生
するタイミング信号発生回路に広い動作周波数範囲を持
たせることは困難であった。 【解決手段】 クロックＣＫｒを受け取り、該クロック
に対して実効的に可変の遅延を与えて第１のタイミング
信号ＣＫｓを発生する第１のタイミング信号発生手段１
と、前記第１のタイミング信号発生手段における前記第
１のタイミング信号の位相を制御する位相制御手段２
と、前記第１のタイミング信号を分周して該第１のタイ
ミング信号の周波数の整数分の一の周波数を有する第２
のタイミング信号ＣＫinを発生する第２のタイミング信
号発生手段３とを備えるように構成する。
するタイミング信号発生回路に広い動作周波数範囲を持
たせることは困難であった。 【解決手段】 クロックＣＫｒを受け取り、該クロック
に対して実効的に可変の遅延を与えて第１のタイミング
信号ＣＫｓを発生する第１のタイミング信号発生手段１
と、前記第１のタイミング信号発生手段における前記第
１のタイミング信号の位相を制御する位相制御手段２
と、前記第１のタイミング信号を分周して該第１のタイ
ミング信号の周波数の整数分の一の周波数を有する第２
のタイミング信号ＣＫinを発生する第２のタイミング信
号発生手段３とを備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はタイミング信号発生
回路に関し、特に、動作周波数範囲の広いタイミング信
号発生回路に関する。近年、コンピュータやその他の情
報処理機器を構成する部品の性能は大きく向上してお
り、例えば、ＤＲＡＭ等の半導体記憶装置やプロセッサ
等の性能向上は目を見張るものがある。そして、この半
導体記憶装置やプロセッサ等の性能向上に伴って、各部
品或いは要素間の信号伝送速度を向上させなければ、シ
ステム全体の性能を向上させることができないという事
態になって来ている。具体的に、例えば、ＤＲＡＭ等の
主記憶装置とプロセッサとの間の信号伝送速度がコンピ
ュータ全体の性能向上の妨げになりつつある。さらに、
サーバと主記憶装置或いはネットワークを介したサーバ
間といった匡体間やボード（プリント配線基板）間の信
号伝送だけでなく、半導体チップ（ＬＳＩ：Large Scal
e Integration Circuit)の高集積化並びに大型化、およ
び、電源電圧の低電圧化（信号振幅の低レベル化）等に
より、チップ間の信号伝送やチップ内における素子や回
路ブロック間での信号伝送においても信号伝送速度の向
上が必要となって来ている。その一方で、例えば、匡体
間（例えば、サーバと主記憶装置間）を非常に長いケー
ブルで接続したり、或いは、信号伝送特性の悪いケーブ
ルを使用して接続する場合等には、確実な信号伝送を行
うために、動作周波数を低下させることも必要となって
来ている。そこで、高精度で高速のタイミング信号を発
生すると共に、広い動作周波数範囲を有するタイミング
信号発生回路の提供が要望されている。
回路に関し、特に、動作周波数範囲の広いタイミング信
号発生回路に関する。近年、コンピュータやその他の情
報処理機器を構成する部品の性能は大きく向上してお
り、例えば、ＤＲＡＭ等の半導体記憶装置やプロセッサ
等の性能向上は目を見張るものがある。そして、この半
導体記憶装置やプロセッサ等の性能向上に伴って、各部
品或いは要素間の信号伝送速度を向上させなければ、シ
ステム全体の性能を向上させることができないという事
態になって来ている。具体的に、例えば、ＤＲＡＭ等の
主記憶装置とプロセッサとの間の信号伝送速度がコンピ
ュータ全体の性能向上の妨げになりつつある。さらに、
サーバと主記憶装置或いはネットワークを介したサーバ
間といった匡体間やボード（プリント配線基板）間の信
号伝送だけでなく、半導体チップ（ＬＳＩ：Large Scal
e Integration Circuit)の高集積化並びに大型化、およ
び、電源電圧の低電圧化（信号振幅の低レベル化）等に
より、チップ間の信号伝送やチップ内における素子や回
路ブロック間での信号伝送においても信号伝送速度の向
上が必要となって来ている。その一方で、例えば、匡体
間（例えば、サーバと主記憶装置間）を非常に長いケー
ブルで接続したり、或いは、信号伝送特性の悪いケーブ
ルを使用して接続する場合等には、確実な信号伝送を行
うために、動作周波数を低下させることも必要となって
来ている。そこで、高精度で高速のタイミング信号を発
生すると共に、広い動作周波数範囲を有するタイミング
信号発生回路の提供が要望されている。
【０００２】
【従来の技術】従来、例えば、ＬＳＩ間の信号伝送を高
速化するためには、信号を受信する回路が信号に対して
正確なタイミングで動作することが必要であり、そのた
めの正確なタイミング信号を発生させる方法としてＤＬ
Ｌ(Delay Locked Loop) やＰＬＬ(Phase Locked Loop)
といった方法が知られている。
速化するためには、信号を受信する回路が信号に対して
正確なタイミングで動作することが必要であり、そのた
めの正確なタイミング信号を発生させる方法としてＤＬ
Ｌ(Delay Locked Loop) やＰＬＬ(Phase Locked Loop)
といった方法が知られている。
【０００３】図１は従来のタイミング信号発生回路の一
例を示すブロック図であり、ＤＬＬ回路を使用したタイ
ミング信号発生回路の例を示すものである。図１におい
て、参照符号１００はＤＬＬ回路，１１１は可変遅延ラ
イン，１１２は位相比較回路，１１３は制御信号発生回
路，１１４は駆動回路（クロックドライバ），１０２は
遅延回路，そして，１０３は受信回路を示している。
例を示すブロック図であり、ＤＬＬ回路を使用したタイ
ミング信号発生回路の例を示すものである。図１におい
て、参照符号１００はＤＬＬ回路，１１１は可変遅延ラ
イン，１１２は位相比較回路，１１３は制御信号発生回
路，１１４は駆動回路（クロックドライバ），１０２は
遅延回路，そして，１０３は受信回路を示している。
【０００４】ＤＬＬ回路１００は、可変遅延ライン１１
１，位相比較回路１１２，および，制御信号発生回路１
１３を備えて構成されている。位相比較回路１１２に
は、基準クロックＣＫｒおよびクロックドライバ１１４
の出力（内部クロックＣＫin）が入力され、これらのク
ロックＣＫｒおよびＣＫinの位相差ができるだけ小さく
なるように可変遅延ライン１１１の遅延量（遅延ユニッ
トＤの段数）を制御する。すなわち、位相比較回路１１
２は、基準クロックＣＫｒおよび内部クロックＣＫinの
位相差に応じてアップ信号ＵＰまたはダウン信号ＤＷを
制御信号発生回路１１３に供給し、該制御信号発生回路
１１３は、このアップ信号ＵＰまたはダウン信号ＤＷに
応じた制御信号（遅延ユニットＤの段数を選択する信
号）ＣＳにより可変遅延ライン１１１の遅延量を制御す
る。これにより、基準クロックＣＫｒと位相同期した内
部クロックＣＫinを生成するようになっている。
１，位相比較回路１１２，および，制御信号発生回路１
１３を備えて構成されている。位相比較回路１１２に
は、基準クロックＣＫｒおよびクロックドライバ１１４
の出力（内部クロックＣＫin）が入力され、これらのク
ロックＣＫｒおよびＣＫinの位相差ができるだけ小さく
なるように可変遅延ライン１１１の遅延量（遅延ユニッ
トＤの段数）を制御する。すなわち、位相比較回路１１
２は、基準クロックＣＫｒおよび内部クロックＣＫinの
位相差に応じてアップ信号ＵＰまたはダウン信号ＤＷを
制御信号発生回路１１３に供給し、該制御信号発生回路
１１３は、このアップ信号ＵＰまたはダウン信号ＤＷに
応じた制御信号（遅延ユニットＤの段数を選択する信
号）ＣＳにより可変遅延ライン１１１の遅延量を制御す
る。これにより、基準クロックＣＫｒと位相同期した内
部クロックＣＫinを生成するようになっている。
【０００５】クロックドライバ１１４の出力は、ＬＳＩ
チップ（半導体集積回路装置）の内部クロックＣＫinと
して供給されるが、例えば、遅延回路（適当な遅延段）
１０２を介して受信回路１０３のタイミング信号ＴＳと
して使用される。すなわち、例えば、受信回路１０３
は、遅延回路１０２を介して供給される内部クロックＣ
Ｋinに応じて与えられた信号ＳＳを取り込む（ラッチす
る）ことになる。ここで、遅延回路１０２は、例えば、
クロックドライバ１１４のドライブ能力および信号線の
負荷容量等に応じて遅延する内部クロックＣＫinのタイ
ミング調整を行ってタイミング信号ＴＳを生成するため
に設けられている。なお、ＤＬＬ回路１００は、制御電
圧でＶＣＯ（電圧制御発振器：Variable Controlled Os
cillator)の発振周波数を制御するＰＬＬ回路に置き換
えることもできる。
チップ（半導体集積回路装置）の内部クロックＣＫinと
して供給されるが、例えば、遅延回路（適当な遅延段）
１０２を介して受信回路１０３のタイミング信号ＴＳと
して使用される。すなわち、例えば、受信回路１０３
は、遅延回路１０２を介して供給される内部クロックＣ
Ｋinに応じて与えられた信号ＳＳを取り込む（ラッチす
る）ことになる。ここで、遅延回路１０２は、例えば、
クロックドライバ１１４のドライブ能力および信号線の
負荷容量等に応じて遅延する内部クロックＣＫinのタイ
ミング調整を行ってタイミング信号ＴＳを生成するため
に設けられている。なお、ＤＬＬ回路１００は、制御電
圧でＶＣＯ（電圧制御発振器：Variable Controlled Os
cillator)の発振周波数を制御するＰＬＬ回路に置き換
えることもできる。
【０００６】
【発明が解決しようとする課題】上述した図１に示す従
来のＤＬＬ回路を使用したタイミング信号発生回路、或
いは、ＤＬＬ回路をＰＬＬ回路に置き替えた同様の構成
を有するタイミング信号発生回路は、基準クロックＣＫ
ｒと同一の位相の内部クロックＣＫinを生成することは
できるが、この内部クロックＣＫinを、例えば、ＬＳＩ
チップ間の高速信号伝送に用いる場合には、さらに、解
決しなければならない課題がある。
来のＤＬＬ回路を使用したタイミング信号発生回路、或
いは、ＤＬＬ回路をＰＬＬ回路に置き替えた同様の構成
を有するタイミング信号発生回路は、基準クロックＣＫ
ｒと同一の位相の内部クロックＣＫinを生成することは
できるが、この内部クロックＣＫinを、例えば、ＬＳＩ
チップ間の高速信号伝送に用いる場合には、さらに、解
決しなければならない課題がある。
【０００７】まず、ＬＳＩチップ間（或いは、電子機器
の間）の信号伝送では、必要な信号伝送帯域を得るため
に複数本の信号線を用いた多ビットの伝送を適用するこ
とが多いが、そうすると、それぞれの信号線の遅延特性
のバラつき等により各ビットにおける最適な受信タイミ
ングが異なることになる。そこで、例えば、各ビットに
おけるタイミングを調整するために複数個のＤＬＬ回路
を設けることになるが、その場合には、回路規模が大き
くなり過ぎるという問題がある。
の間）の信号伝送では、必要な信号伝送帯域を得るため
に複数本の信号線を用いた多ビットの伝送を適用するこ
とが多いが、そうすると、それぞれの信号線の遅延特性
のバラつき等により各ビットにおける最適な受信タイミ
ングが異なることになる。そこで、例えば、各ビットに
おけるタイミングを調整するために複数個のＤＬＬ回路
を設けることになるが、その場合には、回路規模が大き
くなり過ぎるという問題がある。
【０００８】また、より高速の信号伝送を行うためには
ＤＬＬ回路やＰＬＬ回路で発生する位相ゆらぎ（ジッタ
ー）を小さくする必要があるが、一般に、ジッターを小
さくするためにはＰＬＬでは動作周波数を高くする必要
があり、また、ＤＬＬ回路では遅延時間を小さくする必
要がある。そのため、信号受信に必要とされる十分な位
相範囲（或いは、遅延時間）が得られないことにもな
る。
ＤＬＬ回路やＰＬＬ回路で発生する位相ゆらぎ（ジッタ
ー）を小さくする必要があるが、一般に、ジッターを小
さくするためにはＰＬＬでは動作周波数を高くする必要
があり、また、ＤＬＬ回路では遅延時間を小さくする必
要がある。そのため、信号受信に必要とされる十分な位
相範囲（或いは、遅延時間）が得られないことにもな
る。
【０００９】すなわち、例えば、匡体間（例えば、サー
バと主記憶装置間）を非常に長いケーブルで接続した
り、或いは、信号伝送特性の悪いケーブルを使用して接
続する場合等には、確実な信号伝送を行うために、動作
周波数を低下させることも必要となるが、高精度で高速
のタイミング信号を発生するタイミング信号発生回路に
広い動作周波数範囲を持たせることは困難であった。
バと主記憶装置間）を非常に長いケーブルで接続した
り、或いは、信号伝送特性の悪いケーブルを使用して接
続する場合等には、確実な信号伝送を行うために、動作
周波数を低下させることも必要となるが、高精度で高速
のタイミング信号を発生するタイミング信号発生回路に
広い動作周波数範囲を持たせることは困難であった。
【００１０】例えば、或る周波数ｆ０のクロックに対し
て任意の位相のクロックを発生する回路があるとする。
このような回路は、例えば、ＤＬＬおよび位相インター
ポレータの組み合わせにより構成することができ、周波
数ｆ０のクロックから多相（例えば、４相）のクロック
をＤＬＬにより発生させ、この４相のクロックを位相イ
ンターポレータで補間することで任意の位相を発生させ
る。
て任意の位相のクロックを発生する回路があるとする。
このような回路は、例えば、ＤＬＬおよび位相インター
ポレータの組み合わせにより構成することができ、周波
数ｆ０のクロックから多相（例えば、４相）のクロック
をＤＬＬにより発生させ、この４相のクロックを位相イ
ンターポレータで補間することで任意の位相を発生させ
る。
【００１１】ところで、位相インターポレータは、ＰＬ
ＬやＤＬＬに比べてフィードバック回路を含まず小型に
作ることができ、さらに、ジッターも小さいため多信号
の信号伝送回路のタイミング発生に適している。しかし
ながら、広い周波数範囲に渡って動作する位相インター
ポレータを実現するのは困難である。また、周波数ｆ０
のクロックに対して最大遅延が１／ｆ０の可変遅延段を
使うことによっても位相インターポレータと同等のタイ
ミング発生回路を構成することができるが、より低い周
波数のクロックに対しても動作させるためには、遅延時
間を長くする必要がある。その結果、長い遅延時間を持
たせるためには、回路規模が大きくなり、また、ジッタ
ーも増加することにもなる。
ＬやＤＬＬに比べてフィードバック回路を含まず小型に
作ることができ、さらに、ジッターも小さいため多信号
の信号伝送回路のタイミング発生に適している。しかし
ながら、広い周波数範囲に渡って動作する位相インター
ポレータを実現するのは困難である。また、周波数ｆ０
のクロックに対して最大遅延が１／ｆ０の可変遅延段を
使うことによっても位相インターポレータと同等のタイ
ミング発生回路を構成することができるが、より低い周
波数のクロックに対しても動作させるためには、遅延時
間を長くする必要がある。その結果、長い遅延時間を持
たせるためには、回路規模が大きくなり、また、ジッタ
ーも増加することにもなる。
【００１２】本発明は、上述した従来技術が有する課題
に鑑み、高精度で高速のタイミング信号を発生すること
ができると共に、簡単な回路構成で広い動作周波数範囲
を有し、且つ、ジッターの小さいタイミング信号を発生
することのできるタイミング信号発生回路の提供を目的
とする。
に鑑み、高精度で高速のタイミング信号を発生すること
ができると共に、簡単な回路構成で広い動作周波数範囲
を有し、且つ、ジッターの小さいタイミング信号を発生
することのできるタイミング信号発生回路の提供を目的
とする。
【００１３】
【課題を解決するための手段】図２は本発明に係るタイ
ミング信号発生回路の原理構成を示すブロック図であ
る。本発明によれば、クロックＣＫｒを受け取り、該ク
ロックＣＫｒに対して実効的に可変の遅延を与えて第１
のタイミング信号ＣＫｓを発生する第１のタイミング信
号発生手段（第１のタイミング信号発生部）１と、前記
第１のタイミング信号発生手段１における前記第１のタ
イミング信号ＣＫｓの位相を制御する位相制御手段（位
相制御部）２と、前記第１のタイミング信号ＣＫｓを分
周して該第１のタイミング信号ＣＫｓの周波数の整数分
の一の周波数を有する第２のタイミング信号ＣＫinを発
生する第２のタイミング信号発生手段（第２のタイミン
グ信号発生部）３とを備えたことを特徴とするタイミン
グ信号発生回路が提供される。
ミング信号発生回路の原理構成を示すブロック図であ
る。本発明によれば、クロックＣＫｒを受け取り、該ク
ロックＣＫｒに対して実効的に可変の遅延を与えて第１
のタイミング信号ＣＫｓを発生する第１のタイミング信
号発生手段（第１のタイミング信号発生部）１と、前記
第１のタイミング信号発生手段１における前記第１のタ
イミング信号ＣＫｓの位相を制御する位相制御手段（位
相制御部）２と、前記第１のタイミング信号ＣＫｓを分
周して該第１のタイミング信号ＣＫｓの周波数の整数分
の一の周波数を有する第２のタイミング信号ＣＫinを発
生する第２のタイミング信号発生手段（第２のタイミン
グ信号発生部）３とを備えたことを特徴とするタイミン
グ信号発生回路が提供される。
【００１４】本発明のタイミング信号発生回路によれ
ば、第１のタイミング信号発生手段１により、クロック
ＣＫｒに実効的な可変の遅延が与えられた第１のタイミ
ング信号ＣＫｓが発生される。この第１のタイミング信
号ＣＫｓは、位相制御手段２によりその位相が制御さ
れ、そして、第２のタイミング信号発生手段３に供給さ
れる。第２のタイミング信号発生手段３では、第１のタ
イミング信号ＣＫｓが分周され、その周波数の整数分の
一の周波数を有する第２のタイミング信号ＣＫin（タイ
ミング信号）が発生される。ここで、クロックＣＫｒに
実効的な可変の遅延を与えるということは、例えば、可
変遅延ラインにより直接的にクロックＣＫｒを遅延させ
る場合だけでなく、例えば、位相インターポレータ等に
よりクロックＣＫｒの位相を制御することで結果的にク
ロックＣＫｒを遅延させる場合を含むことを示してい
る。
ば、第１のタイミング信号発生手段１により、クロック
ＣＫｒに実効的な可変の遅延が与えられた第１のタイミ
ング信号ＣＫｓが発生される。この第１のタイミング信
号ＣＫｓは、位相制御手段２によりその位相が制御さ
れ、そして、第２のタイミング信号発生手段３に供給さ
れる。第２のタイミング信号発生手段３では、第１のタ
イミング信号ＣＫｓが分周され、その周波数の整数分の
一の周波数を有する第２のタイミング信号ＣＫin（タイ
ミング信号）が発生される。ここで、クロックＣＫｒに
実効的な可変の遅延を与えるということは、例えば、可
変遅延ラインにより直接的にクロックＣＫｒを遅延させ
る場合だけでなく、例えば、位相インターポレータ等に
よりクロックＣＫｒの位相を制御することで結果的にク
ロックＣＫｒを遅延させる場合を含むことを示してい
る。
【００１５】そして、本発明のタイミング信号発生回路
によれば、より高い周波数での任意の位相発生回路（或
いは、より短い遅延の遅延発生回路）１の出力からより
低い周波数での任意の位相（或いは、より長い遅延時間
の可変遅延）を発生させることができる。ここで、高い
周波数の位相インターポレータや短い遅延時間の可変遅
延段はジッターが小さいため、本発明のタイミング信号
発生回路により得られる内部クロック（第２のタイミン
グ信号）ＣＫinに含まれるジッターは小さくなる。
によれば、より高い周波数での任意の位相発生回路（或
いは、より短い遅延の遅延発生回路）１の出力からより
低い周波数での任意の位相（或いは、より長い遅延時間
の可変遅延）を発生させることができる。ここで、高い
周波数の位相インターポレータや短い遅延時間の可変遅
延段はジッターが小さいため、本発明のタイミング信号
発生回路により得られる内部クロック（第２のタイミン
グ信号）ＣＫinに含まれるジッターは小さくなる。
【００１６】このように、本発明のタイミング信号発生
回路は、高精度で高速のタイミング信号を発生すること
ができると共に、簡単な回路構成で広い動作周波数範囲
を有し、且つ、ジッターの小さいタイミング信号を発生
することができる。
回路は、高精度で高速のタイミング信号を発生すること
ができると共に、簡単な回路構成で広い動作周波数範囲
を有し、且つ、ジッターの小さいタイミング信号を発生
することができる。
【００１７】
【発明の実施の形態】以下、本発明に係るタイミング信
号発生回路の各実施例を図面を参照して詳述する。図３
は本発明の第１実施例としてのタイミング信号発生回路
の構成例を示すブロック図である。図３において、参照
符号１は第１のタイミング信号発生部、２は位相制御回
路（位相制御部）、そして、３は分周回路（第２のタイ
ミング信号発生部）を示している。
号発生回路の各実施例を図面を参照して詳述する。図３
は本発明の第１実施例としてのタイミング信号発生回路
の構成例を示すブロック図である。図３において、参照
符号１は第１のタイミング信号発生部、２は位相制御回
路（位相制御部）、そして、３は分周回路（第２のタイ
ミング信号発生部）を示している。
【００１８】図３に示されるように、第１のタイミング
信号発生部１は、ＤＬＬを用いた４相クロック発生回路
１１および位相インターポレータ１２を備えて構成さ
れ、４相クロック発生回路１１には、基準クロック（周
期的なクロック）ＣＫｒが入力されている。４相クロッ
ク発生回路１１の出力信号（４相クロック）φ１，φ
２，φ３，φ４は、位相インターポレータ１２に供給さ
れ、位相制御回路２の出力に応じた任意の位相を有する
信号（ＣＫｓ）を出力するようになっている。
信号発生部１は、ＤＬＬを用いた４相クロック発生回路
１１および位相インターポレータ１２を備えて構成さ
れ、４相クロック発生回路１１には、基準クロック（周
期的なクロック）ＣＫｒが入力されている。４相クロッ
ク発生回路１１の出力信号（４相クロック）φ１，φ
２，φ３，φ４は、位相インターポレータ１２に供給さ
れ、位相制御回路２の出力に応じた任意の位相を有する
信号（ＣＫｓ）を出力するようになっている。
【００１９】位相インターポレータ１２の出力信号ＣＫ
ｓは、）例えば、バイナリカウンタを用いた分周回路
（１／２n 分周回路）３に入力され、信号ＣＫｓ（ＣＫ
ｒ）の１／２n の周波数の信号（内部クロック）ＣＫin
が分周回路３から出力される。なお、内部クロックＣＫ
inは、前述した図１に示されるように、例えば、遅延回
路（１０２）を介して受信回路（１０３）のタイミング
信号（ＴＳ）として使用される。
ｓは、）例えば、バイナリカウンタを用いた分周回路
（１／２n 分周回路）３に入力され、信号ＣＫｓ（ＣＫ
ｒ）の１／２n の周波数の信号（内部クロック）ＣＫin
が分周回路３から出力される。なお、内部クロックＣＫ
inは、前述した図１に示されるように、例えば、遅延回
路（１０２）を介して受信回路（１０３）のタイミング
信号（ＴＳ）として使用される。
【００２０】図４は図３に示すタイミング信号発生回路
の動作を説明するためのタイミング図である。なお、図
４において、参照符号ＣＫ2rは、基準クロックＣＫｒの
２倍の周期（１／２の周波数）を有する信号である。位
相インターポレータ１２の出力信号ＣＫｓは分周回路３
に入力されるが、図４に示されるように、位相インター
ポレータ１２の出力信号ＣＫｓの位相遅れ（相対価）を
クロック周期ごとに０°，１８０°，３６０°と増加さ
せると、分周回路３の出力信号ＣＫinの位相は１８０°
となる。また、次に、位相インターポレータ１２の出力
信号ＣＫｓの位相をｘ°とすると、分周回路３の出力信
号（内部クロック）ＣＫinの位相は１８０°＋ｘ°とな
り、実効的に元のクロック（基準クロック）ＣＫｒの１
周期よりも長い遅延を実現することが可能となる。
の動作を説明するためのタイミング図である。なお、図
４において、参照符号ＣＫ2rは、基準クロックＣＫｒの
２倍の周期（１／２の周波数）を有する信号である。位
相インターポレータ１２の出力信号ＣＫｓは分周回路３
に入力されるが、図４に示されるように、位相インター
ポレータ１２の出力信号ＣＫｓの位相遅れ（相対価）を
クロック周期ごとに０°，１８０°，３６０°と増加さ
せると、分周回路３の出力信号ＣＫinの位相は１８０°
となる。また、次に、位相インターポレータ１２の出力
信号ＣＫｓの位相をｘ°とすると、分周回路３の出力信
号（内部クロック）ＣＫinの位相は１８０°＋ｘ°とな
り、実効的に元のクロック（基準クロック）ＣＫｒの１
周期よりも長い遅延を実現することが可能となる。
【００２１】このように、位相インターポレータ１２の
出力信号の位相を順次変化（増加または減少）させるこ
とにより、分周回路３の出力信号ＣＫinの位相を０°か
ら３６０°の全ての位相範囲でカバーすることができる
ことになる。このように、本第１実施例のタイミング信
号発生回路によれば、位相インターポレータ（第１のタ
イミング信号発生部）の出力を分周回路（第２のタイミ
ング信号発生部）により分周することで任意の長時間の
遅延を発生させることができる。すなわち、位相インタ
ーポレータの出力を分周回路に通すことでより低い周波
数に対しても任意の位相を発生することが可能となる。
すなわち、本第１実施例によれば、高精度で高速のタイ
ミング信号を発生することができると共に、簡単な回路
構成で広い動作周波数範囲を有し、且つ、ジッターの小
さいタイミング信号を発生することができる。
出力信号の位相を順次変化（増加または減少）させるこ
とにより、分周回路３の出力信号ＣＫinの位相を０°か
ら３６０°の全ての位相範囲でカバーすることができる
ことになる。このように、本第１実施例のタイミング信
号発生回路によれば、位相インターポレータ（第１のタ
イミング信号発生部）の出力を分周回路（第２のタイミ
ング信号発生部）により分周することで任意の長時間の
遅延を発生させることができる。すなわち、位相インタ
ーポレータの出力を分周回路に通すことでより低い周波
数に対しても任意の位相を発生することが可能となる。
すなわち、本第１実施例によれば、高精度で高速のタイ
ミング信号を発生することができると共に、簡単な回路
構成で広い動作周波数範囲を有し、且つ、ジッターの小
さいタイミング信号を発生することができる。
【００２２】なお、位相インターポレータは、この位相
インターポレータと同等の働きをする可変遅延段として
構成することができ、また、分周回路（または、分周回
路と同等の回路）を使用することにより、実効的により
長い可変遅延を実現することができる。図５は本発明の
第２実施例としてのタイミング信号発生回路の構成例を
示すブロック図である。
インターポレータと同等の働きをする可変遅延段として
構成することができ、また、分周回路（または、分周回
路と同等の回路）を使用することにより、実効的により
長い可変遅延を実現することができる。図５は本発明の
第２実施例としてのタイミング信号発生回路の構成例を
示すブロック図である。
【００２３】図５と図３との比較から明らかなように、
本第２実施例のタイミング信号発生回路は、図３に示す
第１実施例に対して、分周回路３の分周比（１／２n の
値）を制御する分周比制御回路４を追加したものであ
る。ここで、分周比制御回路４は、例えば、ｎの値を
０，１，２，３，４と変化させ、位相インターポレータ
１２の出力信号ＣＫｓ（例えば、周波数ｆ）を１分周
（ｆ），２分周（ｆ／２），４分周（ｆ／４），８分周
（ｆ／８）および１６分周（ｆ／１６）できるようにな
っている。
本第２実施例のタイミング信号発生回路は、図３に示す
第１実施例に対して、分周回路３の分周比（１／２n の
値）を制御する分周比制御回路４を追加したものであ
る。ここで、分周比制御回路４は、例えば、ｎの値を
０，１，２，３，４と変化させ、位相インターポレータ
１２の出力信号ＣＫｓ（例えば、周波数ｆ）を１分周
（ｆ），２分周（ｆ／２），４分周（ｆ／４），８分周
（ｆ／８）および１６分周（ｆ／１６）できるようにな
っている。
【００２４】これにより、位相インターポレータ１２の
出力信号ＣＫｓの周波数範囲が６２５ＭＨz を中心に７
０％から１４０％（約４３８ＭＨz から８７５ＭＨz)の
範囲で動作すれば、分周回路３の出力信号（内部クロッ
ク）ＣＫinの周波数を約２７ＭＨz から８７５ＭＨz の
範囲（ダイナミックレンジが３２倍）に拡大することが
できる。なお、約２７ＭＨz の値は、４３８÷１６（Ｍ
Ｈz)から得られるもので、分周比制御回路４により制御
するｎの値をより大きな値までとすることにより、分周
回路３から出力される内部クロックＣＫinの周波数をよ
り一層低いものとしてダイナミックレンジをさらに拡大
することができる。
出力信号ＣＫｓの周波数範囲が６２５ＭＨz を中心に７
０％から１４０％（約４３８ＭＨz から８７５ＭＨz)の
範囲で動作すれば、分周回路３の出力信号（内部クロッ
ク）ＣＫinの周波数を約２７ＭＨz から８７５ＭＨz の
範囲（ダイナミックレンジが３２倍）に拡大することが
できる。なお、約２７ＭＨz の値は、４３８÷１６（Ｍ
Ｈz)から得られるもので、分周比制御回路４により制御
するｎの値をより大きな値までとすることにより、分周
回路３から出力される内部クロックＣＫinの周波数をよ
り一層低いものとしてダイナミックレンジをさらに拡大
することができる。
【００２５】図６は本発明の第３実施例としてのタイミ
ング信号発生回路の構成例を示すブロック図である。図
６において、参照符号１３はタップ付遅延段、１４はセ
レクタ、そして、２０は選択信号発生回路を示してい
る。本第３実施例は、前述した図３に示す第１実施例に
おいて、位相インターポレータ（１２）の代わりにタッ
プ付遅延段（可変の遅延段）１３を用いるようになって
いる。
ング信号発生回路の構成例を示すブロック図である。図
６において、参照符号１３はタップ付遅延段、１４はセ
レクタ、そして、２０は選択信号発生回路を示してい
る。本第３実施例は、前述した図３に示す第１実施例に
おいて、位相インターポレータ（１２）の代わりにタッ
プ付遅延段（可変の遅延段）１３を用いるようになって
いる。
【００２６】タップ付遅延段１３は、縦列接続された複
数の遅延段の所定個所にタップを設け、入力される基準
クロックＣＫｒに対して異なる遅延量を与えた複数のタ
ップ出力をセレクタ１４で選択して第１のタイミング信
号ＣＫｓを発生するようになっている。ここで、選択信
号発生回路２０（位相制御部２）は、セレクタ１４に入
力された複数のタップ出力から１つのタップ出力を選択
するための制御信号ＳＣ１，ＳＣ２を発生してセレクタ
１４に供給し、タップ付遅延段１３およびセレクタ１４
で構成された第１のタイミング信号発生部１における第
１のタイミング信号ＣＫｓの遅延（位相）を制御する。
数の遅延段の所定個所にタップを設け、入力される基準
クロックＣＫｒに対して異なる遅延量を与えた複数のタ
ップ出力をセレクタ１４で選択して第１のタイミング信
号ＣＫｓを発生するようになっている。ここで、選択信
号発生回路２０（位相制御部２）は、セレクタ１４に入
力された複数のタップ出力から１つのタップ出力を選択
するための制御信号ＳＣ１，ＳＣ２を発生してセレクタ
１４に供給し、タップ付遅延段１３およびセレクタ１４
で構成された第１のタイミング信号発生部１における第
１のタイミング信号ＣＫｓの遅延（位相）を制御する。
【００２７】セレクタ１４の出力信号（第１のタイミン
グ信号）ＣＫｓは分周回路３へ入力され、第１実施例と
同様に、信号ＣＫｓの１／２n の周波数の信号（内部ク
ロック）ＣＫinが分周回路３から出力されることにな
る。なお、本第３実施例においても、前述した第２実施
例と同様に、分周比制御回路（４）を設け、ｎの値を変
化させて分周回路３の分周比を制御するようにしてもよ
い。
グ信号）ＣＫｓは分周回路３へ入力され、第１実施例と
同様に、信号ＣＫｓの１／２n の周波数の信号（内部ク
ロック）ＣＫinが分周回路３から出力されることにな
る。なお、本第３実施例においても、前述した第２実施
例と同様に、分周比制御回路（４）を設け、ｎの値を変
化させて分周回路３の分周比を制御するようにしてもよ
い。
【００２８】本第３実施例は、前述した第１および第２
実施例のように、ＤＬＬを用いた４相クロック発生回路
（１１）が不要なため、簡単な回路構成でタイミング信
号発生回路を実現することができる。図７は本発明の第
４実施例としてのタイミング信号発生回路の構成例を示
すブロック図である。図７において、参照符号５１はカ
ウンタ、５２は組み合わせ論理回路、５３はＮＡＮＤゲ
ート、そして、５４はインバータを示している。
実施例のように、ＤＬＬを用いた４相クロック発生回路
（１１）が不要なため、簡単な回路構成でタイミング信
号発生回路を実現することができる。図７は本発明の第
４実施例としてのタイミング信号発生回路の構成例を示
すブロック図である。図７において、参照符号５１はカ
ウンタ、５２は組み合わせ論理回路、５３はＮＡＮＤゲ
ート、そして、５４はインバータを示している。
【００２９】図７と図６との比較から明らかなように、
本第４実施例では、図６の第３実施例における分周回路
（３）の代わりにカウンタ５１、組み合わせ論理回路５
２、ＮＡＮＤゲート５３およびインバータ５４を設ける
ようになっている。なお、本第４実施例において、タッ
プ付遅延段１３、セレクタ１４および選択信号発生回路
２０の構成は、前述した第３実施例と同様である。
本第４実施例では、図６の第３実施例における分周回路
（３）の代わりにカウンタ５１、組み合わせ論理回路５
２、ＮＡＮＤゲート５３およびインバータ５４を設ける
ようになっている。なお、本第４実施例において、タッ
プ付遅延段１３、セレクタ１４および選択信号発生回路
２０の構成は、前述した第３実施例と同様である。
【００３０】図７に示されるように、基準クロックＣＫ
ｒは、タップ付遅延段１３に入力されると共に、カウン
タ５１に入力される。タップ付遅延段１３の各タップ出
力は、前述の第３実施例と同様に、セレクタ１４に供給
され、選択信号発生回路２０の出力ＣＳ１，ＣＳ２に応
じて選択された信号（第１のタイミング信号）ＣＫｓが
ＮＡＮＤゲート５３の一方の入力に供給される。カウン
タ５１の出力は、組み合わせ論理回路５２を介してＮＡ
ＮＤゲート５３の他方の入力に供給され、ＮＡＮＤゲー
ト５３の出力はインバータ５４を介して内部クロック
（第２のタイミング信号）ＣＫinとして出力される。す
なわち、本第４実施例では、基準クロックＣＫｒを入力
とするカウンタ（順序回路）５１の出力によりセレクタ
１４の出力（第１のタイミング信号）ＣＫｓをゲーティ
ングするようになっている。
ｒは、タップ付遅延段１３に入力されると共に、カウン
タ５１に入力される。タップ付遅延段１３の各タップ出
力は、前述の第３実施例と同様に、セレクタ１４に供給
され、選択信号発生回路２０の出力ＣＳ１，ＣＳ２に応
じて選択された信号（第１のタイミング信号）ＣＫｓが
ＮＡＮＤゲート５３の一方の入力に供給される。カウン
タ５１の出力は、組み合わせ論理回路５２を介してＮＡ
ＮＤゲート５３の他方の入力に供給され、ＮＡＮＤゲー
ト５３の出力はインバータ５４を介して内部クロック
（第２のタイミング信号）ＣＫinとして出力される。す
なわち、本第４実施例では、基準クロックＣＫｒを入力
とするカウンタ（順序回路）５１の出力によりセレクタ
１４の出力（第１のタイミング信号）ＣＫｓをゲーティ
ングするようになっている。
【００３１】本第４実施例は、前述した第３実施例の利
点に加えて、分周回路（３）で付加されるジッターが少
ないこと、並びに、出力位相を変化させるのに必要な時
間が短いという利点がある。図８は本発明の第５実施例
としてのタイミング信号発生回路の構成例を示すブロッ
ク図である。
点に加えて、分周回路（３）で付加されるジッターが少
ないこと、並びに、出力位相を変化させるのに必要な時
間が短いという利点がある。図８は本発明の第５実施例
としてのタイミング信号発生回路の構成例を示すブロッ
ク図である。
【００３２】図８に示されるように、本第５実施例で
は、信号伝送のクロック周波数ｆo を有する基準クロッ
クＣＫｒを、ＰＬＬ回路６により２倍の周波数２ｆo と
して４相クロック発生回路１１に供給する。４相クロッ
ク発生回路１１は、この信号伝送の２倍の周波数２ｆo
のクロックに基づいて４相クロックφ１',φ２',φ３',
φ４' を発生して位相インターポレータ１２に供給す
る。ここで、位相インターポレータ１２には、制御信号
として位相コードが供給され、それに従った位相を有す
る信号（第１のタイミング信号）ＣＫｓが位相インター
ポレータ１２から分周回路３に供給される。ここで、分
周回路３は、入力された第１のタイミング信号ＣＫｓを
２分周するようになっており、周波数２ｆo の第１のタ
イミング信号ＣＫｓは分２分周されて、分周回路３から
は周波数ｆo の第２のタイミング信号（内部クロック）
ＣＫinが出力されることになる。なお、ＰＬＬ回路６
は、基準クロックＣＫｒの周波数ｆo を２倍とするもの
に限られず、整数倍（Ｎ）するものであってもよく、ま
た、分周回路３は、基準クロックＣＫｒの整数倍の周波
数（Ｎｆo ）を有する第１のタイミング信号ＣＫｓの周
波数を１／ＮにするＮ分周回路として構成してもよい。
は、信号伝送のクロック周波数ｆo を有する基準クロッ
クＣＫｒを、ＰＬＬ回路６により２倍の周波数２ｆo と
して４相クロック発生回路１１に供給する。４相クロッ
ク発生回路１１は、この信号伝送の２倍の周波数２ｆo
のクロックに基づいて４相クロックφ１',φ２',φ３',
φ４' を発生して位相インターポレータ１２に供給す
る。ここで、位相インターポレータ１２には、制御信号
として位相コードが供給され、それに従った位相を有す
る信号（第１のタイミング信号）ＣＫｓが位相インター
ポレータ１２から分周回路３に供給される。ここで、分
周回路３は、入力された第１のタイミング信号ＣＫｓを
２分周するようになっており、周波数２ｆo の第１のタ
イミング信号ＣＫｓは分２分周されて、分周回路３から
は周波数ｆo の第２のタイミング信号（内部クロック）
ＣＫinが出力されることになる。なお、ＰＬＬ回路６
は、基準クロックＣＫｒの周波数ｆo を２倍とするもの
に限られず、整数倍（Ｎ）するものであってもよく、ま
た、分周回路３は、基準クロックＣＫｒの整数倍の周波
数（Ｎｆo ）を有する第１のタイミング信号ＣＫｓの周
波数を１／ＮにするＮ分周回路として構成してもよい。
【００３３】このように、本第５実施例によれば、第１
のクロック発生部（１）の動作周波数が高いため、時間
に換算したジッターが小さくなり、より高精度のタイミ
ング信号（第２のタイミング信号ＣＫin）を発生するこ
とができる。図９は本発明の第６実施例としてのタイミ
ング信号発生回路の構成例を示すブロック図である。図
９において、参照符号２１はアップダウン回路、そし
て、２２は位相比較回路を示している。
のクロック発生部（１）の動作周波数が高いため、時間
に換算したジッターが小さくなり、より高精度のタイミ
ング信号（第２のタイミング信号ＣＫin）を発生するこ
とができる。図９は本発明の第６実施例としてのタイミ
ング信号発生回路の構成例を示すブロック図である。図
９において、参照符号２１はアップダウン回路、そし
て、２２は位相比較回路を示している。
【００３４】図９と図３との比較から明らかなように、
本第６実施例は、図３に示す第１実施例における位相制
御回路２を位相比較回路２１およびアップダウンカウン
タ２２で構成したものである。図９に示されるように、
本第６実施例において、位相比較回路２１には、内部ク
ロックＣＫinおよび外部から与えられた所定のクロック
（外部クロック）ＣＫｅが供給されて位相比較が行わ
れ、アップ信号ＵＰまたはダウン信号ＤＷがアップダウ
ンカウンタ２２に供給される。すなわち、外部クロック
ＣＫｅに対して内部クロック（第２のタイミング信号）
ＣＫinの位相が遅れている場合には、位相インターポレ
ータ１２の位相遅れの値を小さくするように、逆に、外
部クロックＣＫｅに対して内部クロックＣＫinの位相が
進んでいる場合には、位相インターポレータ１２の位相
遅れの値を大きくするように、アップダウンカウンタ２
２を介してフィードバック制御するようになっている。
具体的に、例えば、アップダウンカウンタ２２は、位相
比較回路２１の出力する位相進み或いは遅れに対応した
アップ信号ＵＰまたはダウン信号ＤＷを積分し、そのデ
ィジタル値で位相インターポレータ１２の位相を制御す
るようになっている。
本第６実施例は、図３に示す第１実施例における位相制
御回路２を位相比較回路２１およびアップダウンカウン
タ２２で構成したものである。図９に示されるように、
本第６実施例において、位相比較回路２１には、内部ク
ロックＣＫinおよび外部から与えられた所定のクロック
（外部クロック）ＣＫｅが供給されて位相比較が行わ
れ、アップ信号ＵＰまたはダウン信号ＤＷがアップダウ
ンカウンタ２２に供給される。すなわち、外部クロック
ＣＫｅに対して内部クロック（第２のタイミング信号）
ＣＫinの位相が遅れている場合には、位相インターポレ
ータ１２の位相遅れの値を小さくするように、逆に、外
部クロックＣＫｅに対して内部クロックＣＫinの位相が
進んでいる場合には、位相インターポレータ１２の位相
遅れの値を大きくするように、アップダウンカウンタ２
２を介してフィードバック制御するようになっている。
具体的に、例えば、アップダウンカウンタ２２は、位相
比較回路２１の出力する位相進み或いは遅れに対応した
アップ信号ＵＰまたはダウン信号ＤＷを積分し、そのデ
ィジタル値で位相インターポレータ１２の位相を制御す
るようになっている。
【００３５】本第６実施例によれば、外部クロック（Ｃ
Ｋｅ）に位相がロックしたタイミング信号（内部クロッ
クＣＫin）を得ることができる。図１０〜図１２は本発
明に係るタイミング信号発生回路の具体的な一構成例を
示すブロック回路図である。図１０〜図１２において、
参照符号１１０は符号切り換え回路、１２０は位相イン
ターポレータ（クウォドゥラチャミキサ＋コンパレー
タ）、１３０および１７０は分周回路、１４０はアップ
ダウン信号発生回路、１５０はアップダウンカウンタ、
１６０はＤ／Ａコンバータ（ディジタル・アナログ変換
器）、そして、１８０は内部状態モニタ回路を示してい
る。
Ｋｅ）に位相がロックしたタイミング信号（内部クロッ
クＣＫin）を得ることができる。図１０〜図１２は本発
明に係るタイミング信号発生回路の具体的な一構成例を
示すブロック回路図である。図１０〜図１２において、
参照符号１１０は符号切り換え回路、１２０は位相イン
ターポレータ（クウォドゥラチャミキサ＋コンパレー
タ）、１３０および１７０は分周回路、１４０はアップ
ダウン信号発生回路、１５０はアップダウンカウンタ、
１６０はＤ／Ａコンバータ（ディジタル・アナログ変換
器）、そして、１８０は内部状態モニタ回路を示してい
る。
【００３６】符号切り換え回路１１０は、例えば、ＤＬ
Ｌを使用した４相クロック発生回路（１１）の出力信号
（４相クロックφ１，φ２，φ３，φ４）を受け取り、
符号の切り換えを行ってクロックｃｌｋａ，ｃｌｋｂ，
ｃｌｋ，ｃ，ｃｌｋｄを位相インターポレータ１２０に
供給するようになっている。また、位相インターポレー
タ１２０は、Ｄ／Ａコンバータ１６０の出力Ｉout0, Ｉ
out1およびリセット信号／ｒｅｓｅｔ（信号ｒｅｓｅｔ
の反転論理の信号）を受け取り、Ｄ／Ａコンバータ１６
０の出力Ｉout0, Ｉout1に応じた信号（相補信号）をイ
ンバータを介して分周回路１３０へ出力するようになっ
ている。
Ｌを使用した４相クロック発生回路（１１）の出力信号
（４相クロックφ１，φ２，φ３，φ４）を受け取り、
符号の切り換えを行ってクロックｃｌｋａ，ｃｌｋｂ，
ｃｌｋ，ｃ，ｃｌｋｄを位相インターポレータ１２０に
供給するようになっている。また、位相インターポレー
タ１２０は、Ｄ／Ａコンバータ１６０の出力Ｉout0, Ｉ
out1およびリセット信号／ｒｅｓｅｔ（信号ｒｅｓｅｔ
の反転論理の信号）を受け取り、Ｄ／Ａコンバータ１６
０の出力Ｉout0, Ｉout1に応じた信号（相補信号）をイ
ンバータを介して分周回路１３０へ出力するようになっ
ている。
【００３７】分周回路（出力用の分周回路）１３０は、
前述した第２実施例における分周比制御回路（４）の機
能を有しており、位相インターポレータ１２０の相補出
力（ＣＫｓ，／ＣＫｓ）の他に、例えば、分周比（１／
２n ）を１，１／２，１／４，１／８と制御するための
選択信号ＣＤ１，ＣＤ２が入力されている。さらに、分
周回路１３０には、モード切り換え信号ｍｄｓおよびリ
セット信号ｒｅｓｅｔも入力されている。なお、分周回
路１３０は、相補の内部クロック（第２のタイミング信
号）ＣＫin, ／ＣＫinを出力するようになっている。
前述した第２実施例における分周比制御回路（４）の機
能を有しており、位相インターポレータ１２０の相補出
力（ＣＫｓ，／ＣＫｓ）の他に、例えば、分周比（１／
２n ）を１，１／２，１／４，１／８と制御するための
選択信号ＣＤ１，ＣＤ２が入力されている。さらに、分
周回路１３０には、モード切り換え信号ｍｄｓおよびリ
セット信号ｒｅｓｅｔも入力されている。なお、分周回
路１３０は、相補の内部クロック（第２のタイミング信
号）ＣＫin, ／ＣＫinを出力するようになっている。
【００３８】アップダウン信号発生回路１４０は、例え
ば、レシーバの出力ｉｎ，Ｒｕｐ，Ｒｄｗからアップダ
ウン信号（／ＵＰ，／ＤＷ）を生成してアップダウンカ
ウンタ１５０に供給するものである。なお、アップダウ
ン信号発生回路１４０およびアップダウンカウンタ１５
０には、分周回路（内部回路用の分周回路）１７０の出
力（ｃｌｋ２，／ｃｌｋ２，ｃｌｋ４，／ｃｌｋ４）、
モード切り換え信号ｍｄｓおよびリセット信号／ｒｅｓ
ｅｔも入力されている。アップダウンカウンタ１５０の
各カウンタ出力は、Ｄ／Ａコンバータ１６０に供給さ
れ、このＤ／Ａコンバータ１６０からは前述した内部出
力Ｉout0, Ｉout1が位相インターポレータ１２０へ出力
される。なお、アップダウンカウンタ１５０の上位２ビ
ットのカウンタ出力ｃｄ０，ｃｄ１は符号切り換え回路
１１０に供給され、４相クロックの符号切り換え信号と
して使用される。
ば、レシーバの出力ｉｎ，Ｒｕｐ，Ｒｄｗからアップダ
ウン信号（／ＵＰ，／ＤＷ）を生成してアップダウンカ
ウンタ１５０に供給するものである。なお、アップダウ
ン信号発生回路１４０およびアップダウンカウンタ１５
０には、分周回路（内部回路用の分周回路）１７０の出
力（ｃｌｋ２，／ｃｌｋ２，ｃｌｋ４，／ｃｌｋ４）、
モード切り換え信号ｍｄｓおよびリセット信号／ｒｅｓ
ｅｔも入力されている。アップダウンカウンタ１５０の
各カウンタ出力は、Ｄ／Ａコンバータ１６０に供給さ
れ、このＤ／Ａコンバータ１６０からは前述した内部出
力Ｉout0, Ｉout1が位相インターポレータ１２０へ出力
される。なお、アップダウンカウンタ１５０の上位２ビ
ットのカウンタ出力ｃｄ０，ｃｄ１は符号切り換え回路
１１０に供給され、４相クロックの符号切り換え信号と
して使用される。
【００３９】分周回路１７０は、例えば、３つの分周器
１７１，１７２，１７３により構成された内部回路用の
分周回路であり、位相インターポレータ１２０の出力
（ＣＫｓ，／ＣＫｓ）をインバータを介して受け取っ
て、分周した出力（ｃｌｋ２，／ｃｌｋ２，ｃｌｋ４，
／ｃｌｋ４）をアップダウン信号発生回路１４０および
アップダウンカウンタ１５０に供給するのは前述した通
りである。なお、内部状態モニタ回路１８０は、分周回
路１７０の出力（ｃｌｋ４，／ｃｌｋ４）およびインバ
ータを介したアップダウン信号発生回路１４０の出力
（ＵＰ，ＤＷ）を受け取って信号ｓｔ０，ｓｔ１を出力
し、タイミング信号発生回路の内部状態をモニタ可能と
するものである。
１７１，１７２，１７３により構成された内部回路用の
分周回路であり、位相インターポレータ１２０の出力
（ＣＫｓ，／ＣＫｓ）をインバータを介して受け取っ
て、分周した出力（ｃｌｋ２，／ｃｌｋ２，ｃｌｋ４，
／ｃｌｋ４）をアップダウン信号発生回路１４０および
アップダウンカウンタ１５０に供給するのは前述した通
りである。なお、内部状態モニタ回路１８０は、分周回
路１７０の出力（ｃｌｋ４，／ｃｌｋ４）およびインバ
ータを介したアップダウン信号発生回路１４０の出力
（ＵＰ，ＤＷ）を受け取って信号ｓｔ０，ｓｔ１を出力
し、タイミング信号発生回路の内部状態をモニタ可能と
するものである。
【００４０】図１３および図１４は図１０〜図１２に示
すタイミング信号発生回路における位相インターポレー
タの一例を示すブロック回路図である。図１３および図
１４に示されるように、タイミング信号発生回路１２０
は、クウォドゥラチャミキサ部１２１、クランプ部１２
２、コンパレータ１２３１，１２３２、ラッチ１２４
１，１２４２、および、デュティー比調整部１２５によ
り構成されている。
すタイミング信号発生回路における位相インターポレー
タの一例を示すブロック回路図である。図１３および図
１４に示されるように、タイミング信号発生回路１２０
は、クウォドゥラチャミキサ部１２１、クランプ部１２
２、コンパレータ１２３１，１２３２、ラッチ１２４
１，１２４２、および、デュティー比調整部１２５によ
り構成されている。
【００４１】クウォドゥラチャミキサ部１２１は、符号
切り換え回路１１０からのクロックｃｌｋａ，ｃｌｋｃ
およびＤ／Ａコンバータ１６０の出力Ｉout0を受け取る
ミキサ回路１２１１と、符号切り換え回路１１０からの
クロックｃｌｋｂ，ｃｌｋｄおよびＤ／Ａコンバータ１
６０の出力Ｉout1を受け取るミキサ回路１２１２とを備
えて構成され、また、クランプ部１２２は、各ミキサ回
路１２１１および１２１２の相補出力ｍｏｕｔ０，／ｍ
ｏｕｔ０およびｍｏｕｔ１，／ｍｏｕｔ１をそれぞれク
ランプするクランプ回路１２２１および１２２２を備え
て構成されている。なお、クランプ回路１２２１および
１２２２には電圧Ｈ−Ｖｄｄが供給されている。このク
ランプ回路１２２１および１２２２は、クウォドゥラチ
ャミキサ部１２１のミキサ回路１２１１および１２１２
の相補出力のコモンモード電圧を固定するために使われ
ているが、一般に知られているコモンモードフィードバ
ック回路を使用してもよい。
切り換え回路１１０からのクロックｃｌｋａ，ｃｌｋｃ
およびＤ／Ａコンバータ１６０の出力Ｉout0を受け取る
ミキサ回路１２１１と、符号切り換え回路１１０からの
クロックｃｌｋｂ，ｃｌｋｄおよびＤ／Ａコンバータ１
６０の出力Ｉout1を受け取るミキサ回路１２１２とを備
えて構成され、また、クランプ部１２２は、各ミキサ回
路１２１１および１２１２の相補出力ｍｏｕｔ０，／ｍ
ｏｕｔ０およびｍｏｕｔ１，／ｍｏｕｔ１をそれぞれク
ランプするクランプ回路１２２１および１２２２を備え
て構成されている。なお、クランプ回路１２２１および
１２２２には電圧Ｈ−Ｖｄｄが供給されている。このク
ランプ回路１２２１および１２２２は、クウォドゥラチ
ャミキサ部１２１のミキサ回路１２１１および１２１２
の相補出力のコモンモード電圧を固定するために使われ
ているが、一般に知られているコモンモードフィードバ
ック回路を使用してもよい。
【００４２】ミキサ回路１２１１および１２１２の正論
理側の出力（ｍｏｕｔ０，ｍｏｕｔ１）は共通接続され
て第１のコンパレータ１２３１の正入力に供給されると
共に第２のコンパレータ１２３２の負入力に供給され、
また、ミキサ回路１２１１および１２１２の負論理側の
出力（／ｍｏｕｔ０，／ｍｏｕｔ１）は共通接続されて
第１のコンパレータ１２３１の負入力に供給されると共
に第２のコンパレータ１２３２の正入力に供給されてい
る。コンパレータ１２３１および１２３２の出力は、そ
れぞれ２つのインバータで構成されたラッチ１２４１お
よび１２４２を介してデュティー比調整部１２５に供給
されている。
理側の出力（ｍｏｕｔ０，ｍｏｕｔ１）は共通接続され
て第１のコンパレータ１２３１の正入力に供給されると
共に第２のコンパレータ１２３２の負入力に供給され、
また、ミキサ回路１２１１および１２１２の負論理側の
出力（／ｍｏｕｔ０，／ｍｏｕｔ１）は共通接続されて
第１のコンパレータ１２３１の負入力に供給されると共
に第２のコンパレータ１２３２の正入力に供給されてい
る。コンパレータ１２３１および１２３２の出力は、そ
れぞれ２つのインバータで構成されたラッチ１２４１お
よび１２４２を介してデュティー比調整部１２５に供給
されている。
【００４３】デュティー比調整部１２５は、奇数段のイ
ンバータおよびＮＡＮＤゲートで構成されたパルス発生
回路１２５１，１２５３、奇数段のインバータおよびＮ
ＯＲゲートで構成されたパルス発生回路１２５２，１２
５４、パルス発生回路１２５１，１２５２および１２５
３，１２５４の出力をそれぞれ受け取る信号生成回路１
２５５および１２５６、そして、ラッチ１２５７および
１２５８を備えて構成されている。そして、ラッチ１２
５７および１２５８の出力をそれぞれインバータを介し
て出力することで位相インターポレータ１２０の出力Ｃ
Ｋｓ，／ＣＫｓを出力するようになっている。
ンバータおよびＮＡＮＤゲートで構成されたパルス発生
回路１２５１，１２５３、奇数段のインバータおよびＮ
ＯＲゲートで構成されたパルス発生回路１２５２，１２
５４、パルス発生回路１２５１，１２５２および１２５
３，１２５４の出力をそれぞれ受け取る信号生成回路１
２５５および１２５６、そして、ラッチ１２５７および
１２５８を備えて構成されている。そして、ラッチ１２
５７および１２５８の出力をそれぞれインバータを介し
て出力することで位相インターポレータ１２０の出力Ｃ
Ｋｓ，／ＣＫｓを出力するようになっている。
【００４４】ミキサ回路１２１１および１２１２、ラッ
チ１２４１および１２４２、並びに、ラッチ１２５７お
よび１２５８は、リセット信号／ｒｅｓｅｔによりリセ
ットされるようになっている。なお、この図１３および
図１４に示す位相インターポレータ１２０の回路は単な
る一例であり、様々な回路を適用することができるのは
いうまでもない。
チ１２４１および１２４２、並びに、ラッチ１２５７お
よび１２５８は、リセット信号／ｒｅｓｅｔによりリセ
ットされるようになっている。なお、この図１３および
図１４に示す位相インターポレータ１２０の回路は単な
る一例であり、様々な回路を適用することができるのは
いうまでもない。
【００４５】図１５は図１３および図１４に示す位相イ
ンターポレータにおけるクウォドゥラチャミキサ部１２
１（ミキサ回路１２１１（１２１２））の一例を示す回
路図である。図１５に示されるように、ミキサ回路１２
１１および１２１２は同様の回路として構成され、それ
ぞれＮＯＲゲート２０１，２０２、ＮＡＮＤゲート２０
３，２０４，インバータ２０５〜２０９、Ｐチャネル型
ＭＯＳ（ＰＭＯＳ）トランジスタ２１０〜２１７、およ
び、Ｎチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタ２１
８〜２２６を備えて構成することができる。ここで、入
力クロックｃｌｋａ（ｃｌｋｂ）はＮＯＲゲート２０２
およびＮＡＮＤゲート２０３の一方の入力に供給され、
また、入力クロックｃｌｋｃ（ｃｌｋｄ）はＮＯＲゲー
ト２０１およびＮＡＮＤゲート２０４の一方の入力に供
給されている。さらに、リセット信号／ｒｅｓｅｔがＮ
ＡＮＤゲート２０３および２０４の他方の入力に供給さ
れ、また、インバータで反転したリセット信号ｒｅｓｅ
ｔがＮＯＲゲート２０１および２０２の他方の入力に供
給されるようになっている。
ンターポレータにおけるクウォドゥラチャミキサ部１２
１（ミキサ回路１２１１（１２１２））の一例を示す回
路図である。図１５に示されるように、ミキサ回路１２
１１および１２１２は同様の回路として構成され、それ
ぞれＮＯＲゲート２０１，２０２、ＮＡＮＤゲート２０
３，２０４，インバータ２０５〜２０９、Ｐチャネル型
ＭＯＳ（ＰＭＯＳ）トランジスタ２１０〜２１７、およ
び、Ｎチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタ２１
８〜２２６を備えて構成することができる。ここで、入
力クロックｃｌｋａ（ｃｌｋｂ）はＮＯＲゲート２０２
およびＮＡＮＤゲート２０３の一方の入力に供給され、
また、入力クロックｃｌｋｃ（ｃｌｋｄ）はＮＯＲゲー
ト２０１およびＮＡＮＤゲート２０４の一方の入力に供
給されている。さらに、リセット信号／ｒｅｓｅｔがＮ
ＡＮＤゲート２０３および２０４の他方の入力に供給さ
れ、また、インバータで反転したリセット信号ｒｅｓｅ
ｔがＮＯＲゲート２０１および２０２の他方の入力に供
給されるようになっている。
【００４６】図１６は図１３および図１４に示す位相イ
ンターポレータにおけるクランプ部１２２（クランプ回
路１２２１（１２２２））の一例を示す回路図である。
図１６に示されるように、クランプ回路１２２１および
１２２２は同様の回路として構成され、それぞれＰＭＯ
Ｓトランジスタ２３１，２３２、および、ＮＭＯＳトラ
ンジスタ２３３〜２３７を備えて構成することができ
る。ここで、ミキサ回路１２１１（１２１２）の相補出
力ｍｏｕｔ０，／ｍｏｕｔ０（ｍｏｕｔ１，／ｍｏｕｔ
１）は直列接続されたＮＭＯＳトランジスタ２３４およ
び２３５のソース（ドレイン）と、２つのトランジスタ
２３４および２３５に並列接続されたＮＭＯＳトランジ
スタ２３３のソースおよびドレインに共通に与えられる
ようになっている。なお、トランジスタ２３３〜２３５
のゲートは共通接続されて電源電圧Ｖｄｄが印加される
ようになっている。なお、この図１６に示すクランプ回
路も様々な構成の回路を適用することができる。
ンターポレータにおけるクランプ部１２２（クランプ回
路１２２１（１２２２））の一例を示す回路図である。
図１６に示されるように、クランプ回路１２２１および
１２２２は同様の回路として構成され、それぞれＰＭＯ
Ｓトランジスタ２３１，２３２、および、ＮＭＯＳトラ
ンジスタ２３３〜２３７を備えて構成することができ
る。ここで、ミキサ回路１２１１（１２１２）の相補出
力ｍｏｕｔ０，／ｍｏｕｔ０（ｍｏｕｔ１，／ｍｏｕｔ
１）は直列接続されたＮＭＯＳトランジスタ２３４およ
び２３５のソース（ドレイン）と、２つのトランジスタ
２３４および２３５に並列接続されたＮＭＯＳトランジ
スタ２３３のソースおよびドレインに共通に与えられる
ようになっている。なお、トランジスタ２３３〜２３５
のゲートは共通接続されて電源電圧Ｖｄｄが印加される
ようになっている。なお、この図１６に示すクランプ回
路も様々な構成の回路を適用することができる。
【００４７】図１７は図１０〜図１２に示すタイミング
信号発生回路におけるＤ／Ａコンバータ１６０の一例を
示す回路図である。図１７に示されるように、Ｄ／Ａコ
ンバータ１６０は、複数のＰＭＯＳトランジスタで構成
され、アップダウンカウンタ１５０の各カウンタ出力が
対応する各ＰＭＯＳトランジスタのゲートに供給されて
いる。ここで、Ｄ／Ａコンバータ１６０において、各カ
ウンタ出力がゲートに供給されたトランジスタは、正論
理および負論理信号毎にドレインが共通接続され、それ
ぞれ出力Ｉｏｕｔ０およびＩｏｕｔ１として位相インタ
ーポレータ１２０へ供給されることになる。
信号発生回路におけるＤ／Ａコンバータ１６０の一例を
示す回路図である。図１７に示されるように、Ｄ／Ａコ
ンバータ１６０は、複数のＰＭＯＳトランジスタで構成
され、アップダウンカウンタ１５０の各カウンタ出力が
対応する各ＰＭＯＳトランジスタのゲートに供給されて
いる。ここで、Ｄ／Ａコンバータ１６０において、各カ
ウンタ出力がゲートに供給されたトランジスタは、正論
理および負論理信号毎にドレインが共通接続され、それ
ぞれ出力Ｉｏｕｔ０およびＩｏｕｔ１として位相インタ
ーポレータ１２０へ供給されることになる。
【００４８】なお、前述したように、図１０〜図１７に
示す各回路は一構成例であり、他に様々な回路を適用す
ることができるのはいうまでもない。
示す各回路は一構成例であり、他に様々な回路を適用す
ることができるのはいうまでもない。
【００４９】
【発明の効果】以上、詳述したように、本発明によれ
ば、高精度で高速のタイミング信号を発生することがで
きると共に、簡単な回路構成で広い動作周波数範囲を有
し、且つ、ジッターの小さいタイミング信号を発生する
ことのできるタイミング信号発生回路を提供することが
できる。
ば、高精度で高速のタイミング信号を発生することがで
きると共に、簡単な回路構成で広い動作周波数範囲を有
し、且つ、ジッターの小さいタイミング信号を発生する
ことのできるタイミング信号発生回路を提供することが
できる。
【図１】従来のタイミング信号発生回路の一例を示すブ
ロック図である。
ロック図である。
【図２】本発明に係るタイミング信号発生回路の原理構
成を示すブロック図である。
成を示すブロック図である。
【図３】本発明のタイミング信号発生回路の動作を説明
するためのタイミング図である。
するためのタイミング図である。
【図４】本発明の第１実施例としてのタイミング信号発
生回路の構成例を示すブロック図である。
生回路の構成例を示すブロック図である。
【図５】本発明の第２実施例としてのタイミング信号発
生回路の構成例を示すブロック図である。
生回路の構成例を示すブロック図である。
【図６】本発明の第３実施例としてのタイミング信号発
生回路の構成例を示すブロック図である。
生回路の構成例を示すブロック図である。
【図７】本発明の第４実施例としてのタイミング信号発
生回路の構成例を示すブロック図である。
生回路の構成例を示すブロック図である。
【図８】本発明の第５実施例としてのタイミング信号発
生回路の構成例を示すブロック図である。
生回路の構成例を示すブロック図である。
【図９】本発明の第６実施例としてのタイミング信号発
生回路の構成例を示すブロック図である。
生回路の構成例を示すブロック図である。
【図１０】本発明に係るタイミング信号発生回路の具体
的な一構成例を示すブロック回路図（その１）である。
的な一構成例を示すブロック回路図（その１）である。
【図１１】本発明に係るタイミング信号発生回路の具体
的な一構成例を示すブロック回路図（その２）である。
的な一構成例を示すブロック回路図（その２）である。
【図１２】本発明に係るタイミング信号発生回路の具体
的な一構成例を示すブロック回路図（その３）である。
的な一構成例を示すブロック回路図（その３）である。
【図１３】図１０〜図１２に示すタイミング信号発生回
路における位相インターポレータの一例を示すブロック
回路図（その１）である。
路における位相インターポレータの一例を示すブロック
回路図（その１）である。
【図１４】図１０〜図１２に示すタイミング信号発生回
路における位相インターポレータの一例を示すブロック
回路図（その２）である。
路における位相インターポレータの一例を示すブロック
回路図（その２）である。
【図１５】図１３および図１４に示す位相インターポレ
ータにおけるクウォドゥラチャミキサ部の一例を示す回
路図である。
ータにおけるクウォドゥラチャミキサ部の一例を示す回
路図である。
【図１６】図１３および図１４に示す位相インターポレ
ータにおけるクランプ部の一例を示す回路図である。
ータにおけるクランプ部の一例を示す回路図である。
【図１７】図１０〜図１２に示すタイミング信号発生回
路におけるＤ／Ａコンバータの一例を示す回路図であ
る。
路におけるＤ／Ａコンバータの一例を示す回路図であ
る。
１…第１のタイミング信号発生部 ２…位相制御部 ３…第２のタイミング信号発生部（分周回路） ４…分周比制御回路 ６…ＰＬＬ回路 １１…４相クロック発生回路 １２…位相インターポレータ １３…タップ付遅延段 １４…セレクタ ２０…選択信号発生回路 ２１…位相比較回路 ２２…アップダウン回路 ５１…カウンタ ５２…組み合わせ論理回路 ５３…ＮＡＮＤゲート ５４…インバータ １００…ＤＬＬ回路 １０２…遅延回路 １０３…受信回路 １１１…可変遅延ライン １１２…位相比較回路 １１３…制御信号発生回路 １１４…駆動回路（クロックドライバ） ＣＫin…第２のタイミング信号（内部クロック） ＣＫｒ…クロック（基準クロック） ＣＫｓ…第１のタイミング信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BA03 CC02 CC16 DD03 DD06 5J106 BB03 CC21 CC52 CC58 DD23 DD24 DD26 GG09 HH02 KK12 KK25
Claims (11)
- 【請求項１】 クロックを受け取り、該クロックに対し
て実効的に可変の遅延を与えて第１のタイミング信号を
発生する第１のタイミング信号発生手段と、該第１のタ
イミング信号発生手段における前記第１のタイミング信
号の位相を制御する位相制御手段と、 前記第１のタイミング信号を分周して該第１のタイミン
グ信号の周波数の整数分の一の周波数を有する第２のタ
イミング信号を発生する第２のタイミング信号発生手段
とを備えたことを特徴とするタイミング信号発生回路。 - 【請求項２】 請求項１に記載のタイミング信号発生回
路において、前記位相制御手段は、前記第１のタイミン
グ信号の位相を順次増加または減少させて、前記クロッ
クを基準とした位相の変化範囲幅がほぼ３６０°となる
ように該第１のタイミング信号の位相を複数ステップで
制御することを特徴とするタイミング信号発生回路。 - 【請求項３】 請求項１に記載のタイミング信号発生回
路において、前記第２のタイミング信号発生手段は分周
回路であることを特徴とするタイミング信号発生回路。 - 【請求項４】 請求項３に記載のタイミング信号発生回
路において、前記分周回路における分周比を可変とした
ことを特徴とするタイミング信号発生回路。 - 【請求項５】 請求項４に記載のタイミング信号発生回
路において、前記第１のタイミング信号発生手段の動作
周波数を変化させると共に、前記分周回路の分周比を変
化させて、前記第１のタイミング信号発生手段が有する
最大クロック周波数以下の任意の周波数において前記第
１のタイミング信号を発生させるようにしたことを特徴
とするタイミング信号発生回路。 - 【請求項６】 請求項１に記載のタイミング信号発生回
路において、前記第１のタイミング信号発生手段は可変
遅延回路であり、且つ、前記第２のタイミング信号発生
手段は前記クロックをカウントして実効的な遅延を発生
する遅延発生回路であり、該遅延発生回路の出力を前記
可変遅延回路に供給するようにしたことを特徴とするタ
イミング信号発生回路。 - 【請求項７】 請求項１に記載のタイミング信号発生回
路において、前記第１のタイミング信号発生手段は可変
遅延回路であり、且つ、前記第２のタイミング信号発生
手段は前記クロック或いは前記第１のタイミング信号を
入力とした順序回路の出力により該第１のタイミング出
力をゲーティングする回路であることを特徴とするタイ
ミング信号発生回路。 - 【請求項８】 請求項６または７のいずれか１項に記載
のタイミング信号発生回路において、前記可変遅延回路
は、前記クロックが供給された多相クロック発生回路
と、該多相クロック発生回路の出力が供給された位相イ
ンターポレータとを備えていることを特徴とするタイミ
ング信号発生回路。 - 【請求項９】 請求項１に記載のタイミング信号発生回
路において、前記第１のタイミング信号発生手段はタッ
プ付遅延段および該タップ付遅延段の出力のいずれか１
つを選択するセレクタを備えたことを特徴とするタイミ
ング信号発生回路。 - 【請求項１０】 請求項１に記載のタイミング信号発生
回路において、該タイミング信号発生回路は、さらに、
ＰＬＬ回路を備え、該ＰＬＬ回路により前記クロックを
整数倍し、信号伝送に使われるクロック周波数よりも高
い周波数として前記第１のタイミング信号発生手段に与
えるようになっていることを特徴とするタイミング信号
発生回路。 - 【請求項１１】 請求項１〜１０のいずれか１項に記載
のタイミング信号発生回路において、前記位相制御手段
は、前記第２のタイミング信号と外部から与えられた外
部クロックとの位相を比較する位相比較回路を備え、該
位相比較回路の出力により前記第１のタイミング信号の
位相を制御するようにしたことを特徴とするタイミング
信号発生回路。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36978998A JP4408470B2 (ja) | 1998-12-25 | 1998-12-25 | タイミング信号発生回路 |
| TW088108844A TW440767B (en) | 1998-06-02 | 1999-05-28 | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| US09/323,203 US6166971A (en) | 1998-06-02 | 1999-06-01 | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| EP05011019A EP1564950A1 (en) | 1998-06-02 | 1999-06-02 | Timing signal generator |
| KR1019990020141A KR100622957B1 (ko) | 1998-06-02 | 1999-06-02 | 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 장치 |
| EP99304279A EP0963083A3 (en) | 1998-06-02 | 1999-06-02 | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| EP05011018A EP1564949A1 (en) | 1998-06-02 | 1999-06-02 | Reduction of common mode signals |
| EP05010997.4A EP1564948B1 (en) | 1998-06-02 | 1999-06-02 | Digital transmission with controlled rise and fall times |
| US09/697,641 US6400616B1 (en) | 1998-06-02 | 2000-10-27 | Method of an apparatus for correctly transmitting signals at high speed without waveform distortion |
| US10/126,665 US6707727B2 (en) | 1998-06-02 | 2002-04-22 | Timing signal generator for correctly transmitting a signal at high speed without waveform distortion |
| KR1020060008557A KR100611585B1 (ko) | 1998-06-02 | 2006-01-26 | 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 방법및 장치 |
| KR1020060008558A KR100611586B1 (ko) | 1998-06-02 | 2006-01-26 | 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 장치 |
| KR1020060008556A KR100611584B1 (ko) | 1998-06-02 | 2006-01-26 | 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36978998A JP4408470B2 (ja) | 1998-12-25 | 1998-12-25 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196418A true JP2000196418A (ja) | 2000-07-14 |
| JP4408470B2 JP4408470B2 (ja) | 2010-02-03 |
Family
ID=18495323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36978998A Expired - Fee Related JP4408470B2 (ja) | 1998-06-02 | 1998-12-25 | タイミング信号発生回路 |
Country Status (1)
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|---|---|
| JP (1) | JP4408470B2 (ja) |
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| JPH10215153A (ja) * | 1997-01-30 | 1998-08-11 | Toshiba Corp | クロック逓倍回路及び半導体集積回路 |
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-
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- 1998-12-25 JP JP36978998A patent/JP4408470B2/ja not_active Expired - Fee Related
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