JP5910383B2

JP5910383B2 - スキュー低減回路

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Publication number: JP5910383B2
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Inventors: 豊根本; 芳正小川
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Description

本発明は、スキュー低減回路に関する。

上段パスゲートは入力信号に対して基本ディレイ時間だけ遅れて出力信号を出力可能であり、下段パスゲートは基本ディレイ時間にその基本ディレイ時間の何分の一かを加えたディレイ時間だけ遅れて出力可能なディレイ調整回路が知られている（例えば、特許文献１参照）。セレクタは、デジタル制御信号に基づいて上段又は下段パスゲートのうち、いずれか１つを選択する。

また、位相誤差を有する多相クロック信号を相互に作用させ、各クロック信号の位相を保ちつつ、各クロック信号の位相誤差成分を平均化せしめるクロック信号制御回路が知られている（例えば、特許文献２参照。）。

特開平４−２９１５１０号公報特開２００１−７６８６号公報

本発明の目的は、複数の信号の相互遅延時間差を小さくすることができるスキュー低減回路を提供することである。

スキュー低減回路は、複数の第１のパスによりそれぞれ遅延させられる複数の第１のデータ信号を伝達する複数の第１のデータ信号線と、複数の第２のパスによりそれぞれ遅延させられる複数の第２のデータ信号を伝達する複数の第２のデータ信号線と、複数の第３のデータ信号線と、複数の第４のデータ信号線と、第１の制御信号に応じて、前記複数の第１のデータ信号線の一部又は全部をスワップして前記複数の第２のデータ信号線に接続する第１のスワップ回路と、複数の第３のパスによりそれぞれ遅延させられる複数の第１のクロック信号を伝達する複数の第１のクロック信号線と、複数の第４のパスによりそれぞれ遅延させられる複数の第２のクロック信号を伝達する複数の第２のクロック信号線と、第２の制御信号に応じて、前記複数の第１のクロック信号線の一部又は全部をスワップして前記複数の第２のクロック信号線に接続する第２のスワップ回路と、複数のクロック端子が前記複数の第２のクロック信号線に接続され、複数の入力端子が前記複数の第２のデータ信号線に接続され、複数の出力端子が前記複数の第３のデータ信号線に接続される複数のフリップフロップ回路と、第３の制御信号に応じて、前記複数の第３のデータ信号線の一部又は全部をスワップして前記複数の第４のデータ信号線に接続する第３のスワップ回路とを有し、前記第１のスワップ回路は、前記複数の第１のデータ信号線をスワップして前記複数の第２のデータ信号線に接続したときの前記複数の第２のデータ信号の相互遅延時間差が、前記複数の第１のデータ信号線をスワップしないで前記複数の第２のデータ信号線に接続したときの前記複数の第２のデータ信号の相互遅延時間差よりも小さいときには、前記複数の第１のデータ信号線をスワップして前記複数の第２のデータ信号線に接続し、前記第２のスワップ回路は、前記複数の第１のクロック信号線をスワップして前記複数の第２のクロック信号線に接続したときの前記複数の第２のクロック信号の相互遅延時間差が、前記複数の第１のクロック信号線をスワップしないで前記複数の第２のクロック信号線に接続したときの前記複数の第２のクロック信号の相互遅延時間差よりも小さいときには、前記複数の第１のクロック信号線をスワップして前記複数の第２のクロック信号線に接続し、前記第３のスワップ回路は、前記第１のスワップ回路によるスワップを元に戻すように、前記複数の第３のデータ信号線をスワップして前記複数の第４のデータ信号線に接続する。
また、スキュー低減回路は、複数の第１のパスによりそれぞれ遅延させられる複数の第１のデータ信号を伝達する複数の第１のデータ信号線と、複数の第２のパスによりそれぞれ遅延させられる複数の第２のデータ信号を伝達する複数の第２のデータ信号線と、複数の第３のデータ信号線と、複数の第４のデータ信号線と、第１の制御信号に応じて、前記複数の第１のデータ信号線の一部又は全部をスワップして前記複数の第２のデータ信号線に接続する第１のスワップ回路と、第２の制御信号に応じて、前記複数の第２のデータ信号線の一部又は全部をスワップして前記複数の第３のデータ信号線に接続する第２のスワップ回路と、複数の第３のパスによりそれぞれ遅延させられる複数の第１のクロック信号を伝達する複数の第１のクロック信号線と、複数の第４のパスによりそれぞれ遅延させられる複数の第２のクロック信号を伝達する複数の第２のクロック信号線と、第３の制御信号に応じて、前記複数の第１のクロック信号線の一部又は全部をスワップして前記複数の第２のクロック信号線に接続する第３のスワップ回路と、複数のクロック端子が前記複数の第２のクロック信号線に接続され、複数の入力端子が前記複数の第３のデータ信号線に接続され、複数の出力端子が前記複数の第４のデータ信号線に接続される複数のフリップフロップ回路とを有し、前記第１のスワップ回路は、前記複数の第１のデータ信号線をスワップして前記複数の第２のデータ信号線に接続したときの前記複数の第２のデータ信号の相互遅延時間差が、前記複数の第１のデータ信号線をスワップしないで前記複数の第２のデータ信号線に接続したときの前記複数の第２のデータ信号の相互遅延時間差よりも小さいときには、前記複数の第１のデータ信号線をスワップして前記複数の第２のデータ信号線に接続し、前記第２のスワップ回路は、前記第１のスワップ回路によるスワップを元に戻すように、前記複数の第２のデータ信号線をスワップして前記複数の第３のデータ信号線に接続し、前記第３のスワップ回路は、前記複数の第１のクロック信号線をスワップして前記複数の第２のクロック信号線に接続したときの前記複数の第２のクロック信号の相互遅延時間差が、前記複数の第１のクロック信号線をスワップしないで前記複数の第２のクロック信号線に接続したときの前記複数の第２のクロック信号の相互遅延時間差よりも小さいときには、前記複数の第１のクロック信号線をスワップして前記複数の第２のクロック信号線に接続する。

複数の信号の相互遅延時間差を小さくすることができる。

図１は、実施形態によるスキュー低減回路の構成例を示す図である。図２は、図１のスキュー低減回路の動作例を示すタイミングチャートである。図３（Ａ）は図１の第１のスワップ回路がスワップしない場合の例を示す図であり、図３（Ｂ）は図１の第１のスワップ回路がスワップする場合の例を示す図である。図４（Ａ）は図１の送信回路として第１のメモリカードを用いたときのデータ信号のタイミングチャートであり、図４（Ｂ）は図１の送信回路として第２のメモリカードを用いたときのデータ信号のタイミングチャートである。図５は、図１の送信回路として第３のメモリカードを用いたときのデータ信号のタイミングチャートである。図６（Ａ）及び（Ｂ）は、送信回路として第４のメモリカードを用いたときのデータ信号のタイミングチャートである。図７は、図１の第１のスワップ回路及び第２のスワップ回路の構成例を示す図である。図８（Ａ）及び（Ｂ）は、他の実施形態による受信回路の一部の構成例を示す図である。図９（Ａ）及び（Ｂ）は、第１のスワップ回路のスワップ方法の全パターンを説明するための図である。図１０は、図１のスキュー低減回路の処理例を示すフローチャートである。図１１は、結果保持回路に保持されている２４通りのパターンのデータ有効期間の長さの例を示す図である。図１２は、第２回目のパターンを選択した場合のスキュー低減回路の動作例を示すタイミングチャートである。

図１は実施形態によるスキュー低減回路の構成例を示す図であり、図２は図１のスキュー低減回路の動作例を示すタイミングチャートである。スキュー低減回路は、送信回路１２１及びプリント基板１２２を有する。プリント基板１２２上には、受信回路１２３が搭載されている。受信回路１２３は、例えば、大規模集積回路（ＬＳＩ：Large Scale Integration）である。送信回路１２１は、例えばメモリカードであり、スロットを介してプリント基板１２２に接続される。クロック制御回路１０８は、クロック信号ＣＫ２を分周して、クロック信号ＣＫ１を出力する。例えば、クロック信号ＣＫ２の周波数は、クロック信号ＣＫ１の周波数の４倍である。

送信回路１２１は、クロック信号ＣＫ１に同期して、例えば４ビットのデータ信号ＤＴ１〜ＤＴ４を出力する。第１のスワップ回路１０１は、第１の制御信号ＣＴ１に応じて、４ビットのデータ信号ＤＴ１〜ＤＴ４の一部又は全部をスワップして４ビットのデータ信号ＤＴ１１〜ＤＴ１４を出力する。４ビットのデータ信号ＤＴ１１〜ＤＴ１４は、それぞれ、４個のフリップフロップ回路１０４〜１０７の入力端子に入力される。また、第３のスワップ回路１０３は、制御信号ＣＴ３に応じて、クロック信号ＣＫ２の４本の分岐信号の一部又は全部をスワップして４本の分岐信号をそれぞれ４個のフリップフロップ回路１０４〜１０７のクロック端子に出力する。

まず、スワップ回路１０１及び１０３がスワップしない場合を説明する。その場合、データ信号ＤＴ１１はデータ信号ＤＴ１と同じであり、データ信号ＤＴ１２はデータ信号ＤＴ２と同じであり、データ信号ＤＴ１３はデータ信号ＤＴ３と同じであり、データ信号ＤＴ１４はデータ信号ＤＴ４と同じである。本来であれば、４ビットのデータ信号ＤＴ１１〜ＤＴ１４は、データ遷移タイミングが同じであることが好ましい。しかし、４ビットのデータ信号ＤＴ１１〜ＤＴ１４は、それぞれ信号通過パスが異なり、それぞれの信号通過パスにより遅延させられる。それらの信号通過パスの遅延時間は、相互に異なる。そのため、図２に示すように、４ビットのデータ信号ＤＴ１１〜ＤＴ１４のデータ遷移タイミングにずれが生じる。例えば、データ信号ＤＴ１１、ＤＴ１３、ＤＴ１２、ＤＴ１４の順番で、データが遷移する。このデータ遷移タイミングのずれがスキューである。スキュー低減回路は、このスキューを低減することができる。

次に、スキューが生じる場所を説明する。第１のスキューは、送信回路１２１の内部から送信回路１２１の出力端子までの間で発生する。第２のスキューは、送信回路１２１の出力端子から受信回路（ＬＳＩ）１２３の入力端子までの間の基板配線で発生する。第３のスキューは、受信回路１２３の入力端子からフリップフロップ回路１０４〜１０７の入力端子までの間で発生する。

図２において、期間Ｔ１は、データ信号ＤＴ１１〜ＤＴ１４のデータ遷移タイミングを含むデータ無効期間であり、安定したデータを得ることができない期間である。期間Ｔ２は、データ信号ＤＴ１１〜ＤＴ１４のデータ遷移タイミングを含まないデータ有効期間であり、安定したデータを得ることができる期間である。フリップフロップ回路１０４〜１０７は、データ有効期間Ｔ２の中央付近のタイミングｔ１において、クロック信号ＣＫ２のエッジに同期して、それぞれ、データ信号ＤＴ１１〜ＤＴ１４をラッチし、そのラッチしたデータ信号ＤＴ１１〜ＤＴ１４を出力する。これにより、フリップフロップ回路１０４〜１０７は、安定したデータ信号ＤＴ１１〜ＤＴ１４をラッチすることができる。ここで、データ有効期間Ｔ２は、規格値以上の期間であることが要求される。しかし、スキューの時間差が大きいと、データ有効期間Ｔ２が短くなってしまう。そのため、本実施形態では、スキューを低減することにより、データ有効期間Ｔ２を長くする。

図３（Ａ）は、図１の第１のスワップ回路１０１がスワップしない場合の例を示す図である。データ信号ＤＴ１は信号通過パスにより例えばα＋β［ｐｓ］の遅延時間を有し、データ信号ＤＴ２は信号通過パスにより例えばα［ｐｓ］の遅延時間を有する。データ信号ＤＴ１及びＤＴ２の相互遅延時間差は、β［ｐｓ］である。これらの遅延時間は、送信回路１２１から第１のスワップ回路１０１までの間の信号通過パスによる遅延時間である。

また、データ信号ＤＴ１１は信号通過パスにより例えばγ＋β［ｐｓ］の遅延時間を有し、データ信号ＤＴ１２は信号通過パスにより例えばγ［ｐｓ］の遅延時間を有する。データ信号ＤＴ１１及びＤＴ１２の相互遅延時間差は、β［ｐｓ］である。これらの遅延時間は、第１のスワップ回路１０１からフリップフロップ回路１０４〜１０７までの間の信号通過パスによる遅延時間である。

この場合、第１のスワップ回路１０１は、データ信号ＤＴ１の信号線とデータ信号ＤＴ１１の信号線とを接続し、データ信号ＤＴ２の信号線とデータ信号ＤＴ１２の信号線とを接続する。その結果、データ信号ＤＴ１１の合計遅延時間は、データ信号ＤＴ１のα＋β［ｐｓ］の遅延時間とデータ信号ＤＴ１１のγ＋β［ｐｓ］の遅延時間を合計し、α＋γ＋２×β［ｐｓ］である。また、データ信号ＤＴ１２の合計遅延時間は、データ信号ＤＴ２のα［ｐｓ］の遅延時間とデータ信号ＤＴ１２のγ［ｐｓ］の遅延時間を合計し、α＋γ［ｐｓ］である。以上より、データ信号ＤＴ１１及びＤＴ１２の相互遅延時間差は、２×β［ｐｓ］である。この状態が最も相互遅延時間差が大きくなるケースである。

図３（Ｂ）は、図１の第１のスワップ回路１０１がスワップする場合の例を示す図である。図３（Ａ）と同様に、データ信号ＤＴ１はα＋β［ｐｓ］の遅延時間を有し、データ信号ＤＴ２はα［ｐｓ］の遅延時間を有し、データ信号ＤＴ１１はγ＋β［ｐｓ］の遅延時間を有し、データ信号ＤＴ１２はγ［ｐｓ］の遅延時間を有する。

この場合、第１のスワップ回路１０１は、データ信号ＤＴ１の信号線とデータ信号ＤＴ１２の信号線とを接続し、データ信号ＤＴ２の信号線とデータ信号ＤＴ１１の信号線とを接続する。その結果、データ信号ＤＴ１１の合計遅延時間は、データ信号ＤＴ２のα［ｐｓ］の遅延時間とデータ信号ＤＴ１１のγ＋β［ｐｓ］の遅延時間を合計し、α＋β＋γ［ｐｓ］である。また、データ信号ＤＴ１２の合計遅延時間は、データ信号ＤＴ１のα＋β［ｐｓ］の遅延時間とデータ信号ＤＴ１２のγ［ｐｓ］の遅延時間を合計し、α＋β＋γ［ｐｓ］である。以上より、データ信号ＤＴ１１及びＤＴ１２の相互遅延時間差は、０［ｐｓ］である。この状態が最も相互遅延時間差が小さくなるケースであり、図３（Ａ）の場合に比べて２×β［ｐｓ］短くすることができる。

図１の送信回路１２１は、例えばメモリカードであり、種々のメモリカードをプリント基板１２２のスロットに差し込むことができる。送信回路１２１として第１のメモリカードを使用したときのタイミングチャートを図４（Ａ）に示し、送信回路１２１として第２のメモリカードを使用したときのタイミングチャートを図４（Ｂ）に示す。

図４（Ａ）は、図１の送信回路１２１として第１のメモリカードを用いたときのデータ信号ＤＴ１１〜ＤＴ１４のタイミングチャートである。データ信号ＤＴ１１〜ＤＴ１４の相互遅延時間差が比較的大きいため、データ有効期間Ｔ２は比較的短い。

図４（Ｂ）は、図１の送信回路１２１として第２のメモリカードを用いたときのデータ信号ＤＴ１１〜ＤＴ１４のタイミングチャートである。データ信号ＤＴ１１〜ＤＴ１４の相互遅延時間差が比較的小さいため、データ有効期間Ｔ２は比較的長い。

以上のように、メモリカードの種類又は製品毎にデータ有効期間Ｔ２が異なる。しかし、どのようなメモリカードを用いても、データ有効期間Ｔ２が規格値以上の期間になるように調整する必要がある。

図５は、図１の送信回路１２１として第３のメモリカードを用いたときのデータ信号ＤＴ１１〜ＤＴ１４のタイミングチャートである。例えば、データ信号ＤＴ１の遅延時間は１［ｎｓ］、データ信号ＤＴ２の遅延時間は１［ｎｓ］、データ信号ＤＴ３の遅延時間は３．５［ｎｓ］、データ信号ＤＴ４の遅延時間は３．５［ｎｓ］である。データ信号ＤＴ１〜ＤＴ４の最大の相互遅延時間差は、２．５［ｎｓ］である。

また、データ信号ＤＴ１１の遅延時間は２［ｎｓ］、データ信号ＤＴ１２の遅延時間は１［ｎｓ］、データ信号ＤＴ１３の遅延時間は１［ｎｓ］、データ信号ＤＴ１４の遅延時間は１［ｎｓ］である。データ信号ＤＴ１１〜ＤＴ１４の最大の相互遅延時間差は、１［ｎｓ］である。

第１のスワップ回路１０１は、スワップをしない。すなわち、第１のスワップ回路１０１は、データ信号ＤＴ１の信号線とデータ信号ＤＴ１１の信号線とを接続し、データ信号ＤＴ２の信号線とデータ信号ＤＴ１２の信号線とを接続し、データ信号ＤＴ３の信号線とデータ信号ＤＴ１３の信号線とを接続し、データ信号ＤＴ４の信号線とデータ信号ＤＴ１４の信号線とを接続する。

その結果、データ信号ＤＴ１１の合計遅延時間は、データ信号ＤＴ１の１［ｎｓ］の遅延時間とデータ信号ＤＴ１１の２［ｎｓ］の遅延時間を合計し、３［ｎｓ］である。また、データ信号ＤＴ１２の合計遅延時間は、データ信号ＤＴ２の１［ｎｓ］の遅延時間とデータ信号ＤＴ１２の１［ｎｓ］の遅延時間を合計し、２［ｎｓ］である。また、データ信号ＤＴ１３の合計遅延時間は、データ信号ＤＴ３の３．５［ｎｓ］の遅延時間とデータ信号ＤＴ１３の１［ｎｓ］の遅延時間を合計し、４．５［ｎｓ］である。また、データ信号ＤＴ１４の合計遅延時間は、データ信号ＤＴ４の３．５［ｎｓ］の遅延時間とデータ信号ＤＴ１４の１［ｎｓ］の遅延時間を合計し、４．５［ｎｓ］である。以上より、データ信号ＤＴ１１〜ＤＴ１４の最大の相互遅延時間差は、４．５−２＝２．５［ｎｓ］であり、クロック信号ＣＫ１の周期（５［ｎｓ］）の５０％であるので、規格条件を満たす。このように、第１のスワップ回路１０１がスワップしなくても規格条件を満たす場合には、第１のスワップ回路１０１はスワップしなくてよい。

図６（Ａ）及び（Ｂ）は、送信回路１２１として第４のメモリカードを用いたときのデータ信号ＤＴ１１〜ＤＴ１４のタイミングチャートである。

図６（Ａ）は、第１のスワップ回路１０１がスワップしないときのタイミングチャートである。例えば、データ信号ＤＴ１の遅延時間は３．５［ｎｓ］、データ信号ＤＴ２の遅延時間は１［ｎｓ］、データ信号ＤＴ３の遅延時間は１［ｎｓ］、データ信号ＤＴ４の遅延時間は３．５［ｎｓ］である。データ信号ＤＴ１〜ＤＴ４の最大の相互遅延時間差は、２．５［ｎｓ］であり、図５と同じである。

また、データ信号ＤＴ１１の遅延時間は２［ｎｓ］、データ信号ＤＴ１２の遅延時間は１［ｎｓ］、データ信号ＤＴ１３の遅延時間は１［ｎｓ］、データ信号ＤＴ１４の遅延時間は１［ｎｓ］である。データ信号ＤＴ１１〜ＤＴ１４の最大の相互遅延時間差は、１［ｎｓ］であり、図５と同じである。

その結果、データ信号ＤＴ１１の合計遅延時間は、データ信号ＤＴ１の３．５［ｎｓ］の遅延時間とデータ信号ＤＴ１１の２［ｎｓ］の遅延時間を合計し、５．５［ｎｓ］である。また、データ信号ＤＴ１２の合計遅延時間は、データ信号ＤＴ２の１［ｎｓ］の遅延時間とデータ信号ＤＴ１２の１［ｎｓ］の遅延時間を合計し、２［ｎｓ］である。また、データ信号ＤＴ１３の合計遅延時間は、データ信号ＤＴ３の１［ｎｓ］の遅延時間とデータ信号ＤＴ１３の１［ｎｓ］の遅延時間を合計し、２［ｎｓ］である。また、データ信号ＤＴ１４の合計遅延時間は、データ信号ＤＴ４の３．５［ｎｓ］の遅延時間とデータ信号ＤＴ１４の１［ｎｓ］の遅延時間を合計し、４．５［ｎｓ］である。以上より、データ信号ＤＴ１１〜ＤＴ１４の最大の相互遅延時間差は、５．５−２＝３．５［ｎｓ］であり、クロック信号ＣＫ１の周期（５［ｎｓ］）の７０％であるので、規格条件を満たさない。

以上のように、図５と図６（Ａ）とでは、データ信号ＤＴ１〜ＤＴ４の最大の相互遅延時間差（２．５［ｎｓ］）とデータ信号ＤＴ１１〜ＤＴ１４の最大の相互遅延時間差（１［ｎｓ］）とが同じであるのに、図５の場合には規格条件を満たし、図６（Ａ）の場合には規格条件を満たさない。そこで、図６（Ａ）の場合、第１のスワップ回路１０１はスワップを行い、スキューを低減する必要がある。

図６（Ｂ）は、第１のスワップ回路１０１がスワップしたときのタイミングチャートである。データ信号ＤＴ１〜ＤＴ４及びＤＴ１１〜ＤＴ１４の遅延時間は、図６（Ａ）と同じである。第１のスワップ回路１０１は、データ信号ＤＴ１とデータ信号ＤＴ３とをスワップする。すなわち、第１のスワップ回路１０１は、データ信号ＤＴ１の信号線とデータ信号ＤＴ１３の信号線とを接続し、データ信号ＤＴ２の信号線とデータ信号ＤＴ１２の信号線とを接続し、データ信号ＤＴ３の信号線とデータ信号ＤＴ１１の信号線とを接続し、データ信号ＤＴ４の信号線とデータ信号ＤＴ１４の信号線とを接続する。

その結果、データ信号ＤＴ１１の合計遅延時間は、データ信号ＤＴ３の１［ｎｓ］の遅延時間とデータ信号ＤＴ１１の２［ｎｓ］の遅延時間を合計し、３［ｎｓ］である。また、データ信号ＤＴ１２の合計遅延時間は、データ信号ＤＴ２の１［ｎｓ］の遅延時間とデータ信号ＤＴ１２の１［ｎｓ］の遅延時間を合計し、２［ｎｓ］である。また、データ信号ＤＴ１３の合計遅延時間は、データ信号ＤＴ１の３．５［ｎｓ］の遅延時間とデータ信号ＤＴ１３の１［ｎｓ］の遅延時間を合計し、４．５［ｎｓ］である。また、データ信号ＤＴ１４の合計遅延時間は、データ信号ＤＴ４の３．５［ｎｓ］の遅延時間とデータ信号ＤＴ１４の１［ｎｓ］の遅延時間を合計し、４．５［ｎｓ］である。以上より、データ信号ＤＴ１１〜ＤＴ１４の最大の相互遅延時間差は、４．５−２＝２．５［ｎｓ］であり、クロック信号ＣＫ１の周期（５［ｎｓ］）の５０％であるので、規格条件を満たす。

以上のように、図６（Ａ）のように、第１のスワップ回路１０１がスワップしないときに規格条件を満たさないときには、図６（Ｂ）のように、第１のスワップ回路１０１がスワップすることにより、スキューを低減し、規格条件を満たすことができる。

図７は、図１の第１のスワップ回路１０１及び第２のスワップ回路１０２の構成例を示す図である。上記の第１のスワップ回路１０１がスワップを行うと、データ信号ＤＴ１〜ＤＴ４のビットの順番とデータ信号ＤＴ１１〜ＤＴ１４のビットの順番が異なってしまう。そこで、第２のスワップ回路１０２がデータ信号ＤＴ１１〜ＤＴ１４をスワップすることにより、ビットの順番を元に戻す。

第１のスワップ回路１０１は、データ信号ＤＴ１の信号線とデータ信号ＤＴ１４の信号線とを接続し、データ信号ＤＴ２の信号線とデータ信号ＤＴ１１の信号線とを接続し、データ信号ＤＴ３の信号線とデータ信号ＤＴ１２の信号線とを接続し、データ信号ＤＴ４の信号線とデータ信号ＤＴ１３の信号線とを接続する。これにより、図６（Ｂ）の場合と同様に、スキューを低減することができる。ただし、データ信号ＤＴ１１〜ＤＴ１４のビットの順番は、ＤＴ１４、ＤＴ１１、ＤＴ１２、ＤＴ１３の順番になってしまい、ビットの順番が狂ってしまう。そこで、第２のスワップ回路１０２により、ビットの順番を元に戻す。

第２のスワップ回路１０２は、データ信号ＤＴ１１の信号線とデータ信号ＤＴ２２の信号線とを接続し、データ信号ＤＴ１２の信号線とデータ信号ＤＴ２３の信号線とを接続し、データ信号ＤＴ１３の信号線とデータ信号ＤＴ２４の信号線とを接続し、データ信号ＤＴ１４の信号線とデータ信号ＤＴ２１の信号線とを接続する。これにより、データ信号ＤＴ２１はデータ信号ＤＴ１に対応し、データ信号ＤＴ２２はデータ信号ＤＴ２に対応し、データ信号ＤＴ２３はデータ信号ＤＴ３に対応し、データ信号ＤＴ２４はデータ信号ＤＴ４に対応する。したがって、データ信号ＤＴ２１〜ＤＴ２４のビットの順番は、ＤＴ２１、ＤＴ２２、ＤＴ２３、ＤＴ２４の正常な順番になる。

図１に示すように、第３のスワップ回路１０３は、第１のスワップ回路１０１と同様に、第３の制御信号ＣＴ３に応じて、クロック信号ＣＫ２の分岐信号をスワップしてフリップフロップ回路１０４〜１０７のクロック端子に出力する。これにより、クロック信号ＣＫ２のスキューを低減することができる。

フリップフロップ回路１０４〜１０７は、それぞれ、クロック端子が第２のスワップ回路１０３の出力端子に接続され、入力端子が第１のスワップ回路１０１の出力端子に接続され、出力端子が第２のスワップ回路１０２の入力端子に接続される。すなわち、フリップフロップ回路１０４〜１０７は、それぞれ、第３のスワップ回路１０３が出力するクロック信号ＣＫ２の立ち上がりエッジ及び立ち下がりエッジに同期して、第１のスワップ回路１０１が出力するデータ信号ＤＴ１１〜ＤＴ１４をラッチし、そのラッチしたデータ信号ＤＴ１１〜ＤＴ１４を第２のラッチ回路１０２に出力する。

コア１１４は、プロセッサであり、第２のスワップ回路１０２が出力するデータ信号ＤＴ２１〜ＤＴ２４を入力し、図２のタイミングｔ１のデータ信号ＤＴ２１〜ＤＴ２４のみを受信データとして取得し、その他のデータを廃棄する。これにより、安定した受信データを受信することができる。

受信回路１２３は、その他、スワップ制御回路１１０，１１２，１１６、チェック回路１１１、設定回路１１３及び結果保持回路１１５を有する。第１の制御信号ＣＴ１及び第２の制御信号ＣＴ２は、スワップ制御回路１１０により生成される。第３の制御信号ＣＴ３は、スワップ制御回路１１６により生成される。

図８（Ａ）は、他の実施形態による受信回路１２３の一部の構成例を示す図である。図８（Ａ）の回路は、図１の回路に対して、第３のスワップ回路１０３を削除したものである。すなわち、クロック信号ＣＫ２は、フリップフロップ回路１０４〜１０７のクロック端子に直接、入力される。クロック信号ＣＫ２のスキューを低減する必要がない場合には、図１の第３のスワップ回路１０３は不要である。その他の点については、図１の回路と同様である。

図８（Ｂ）は、さらに他の実施形態による受信回路１２３の一部の構成例を示す図である。図８（Ｂ）の回路は、図８（Ａ）の回路に対して、第２のスワップ回路１０２の位置が異なる。図８（Ａ）の回路では第２のスワップ回路１０２はフリップフロップ回路１０４〜１０７の後段に位置するが、図８（Ｂ）の回路では第２のスワップ回路１０２はフリップフロップ回路１０４〜１０７の前段に位置する。すなわち、第２のスワップ回路１０２は、第１のスワップ回路１０１が出力するデータ信号ＤＴ１１〜ＤＴ１４を入力し、データ信号ＤＴ２１〜ＤＴ２４を出力する。フリップフロップ回路１０４〜１０７は、それぞれ、クロック端子にはクロック信号ＣＫ２が入力され、入力端子には第２のスワップ回路１０２が出力するデータ信号ＤＴ２１〜ＤＴ２４が入力される。図８（Ｂ）の回路も、図８（Ａ）の回路と同様に、スキューを低減することができる。なお、図１の回路においても、同様に、第２のスワップ回路１０２をフリップフロップ回路１０４〜１０７の前段に設けることができる。

図９（Ａ）及び（Ｂ）は、第１のスワップ回路１０１のスワップ方法の全パターンを説明するための図である。説明の簡単のため、図９（Ａ）に示すように、第１のスワップ回路１０１は、４ビットのデータ信号Ａ，Ｂ，Ｃ，Ｄを入力し、４ビットのデータ信号ａ，ｂ，ｃ，ｄを出力する場合を例に説明する。４ビットのデータ信号の場合を例に説明するが、４ビット以外のデータ信号の場合も同様である。

図９（Ｂ）は、図９（Ａ）の第１のスワップ回路１０１のスワップ方法の全パターンを示す図である。まず、第１のスワップ回路１０１がスワップの切り替えをしない場合のパターン数は、１パターンである。この場合、第１のスワップ回路１０１は、データ信号Ａの線とデータ信号ａの線とを接続し、データ信号Ｂの線とデータ信号ｂの線とを接続し、データ信号Ｃの線とデータ信号ｃの線とを接続し、データ信号Ｄの線とデータ信号ｄの線とを接続する。

次に、第１のスワップ回路１０１が２本のデータ信号を切り替えるスワップ方法は６パターンある。第１のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｂの線とを接続し、データ信号Ｂの線とデータ信号ａの線とを接続し、データ信号Ｃの線とデータ信号ｃの線とを接続し、データ信号Ｄの線とデータ信号ｄの線とを接続するパターンである。第２のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｃの線とを接続し、データ信号Ｂの線とデータ信号ｂの線とを接続し、データ信号Ｃの線とデータ信号ａの線とを接続し、データ信号Ｄの線とデータ信号ｄの線とを接続するパターンである。第３のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｄの線とを接続し、データ信号Ｂの線とデータ信号ｂの線とを接続し、データ信号Ｃの線とデータ信号ｃの線とを接続し、データ信号Ｄの線とデータ信号ａの線とを接続するパターンである。第４のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ａの線とを接続し、データ信号Ｂの線とデータ信号ｃの線とを接続し、データ信号Ｃの線とデータ信号ｂの線とを接続し、データ信号Ｄの線とデータ信号ｄの線とを接続するパターンである。第５のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ａの線とを接続し、データ信号Ｂの線とデータ信号ｄの線とを接続し、データ信号Ｃの線とデータ信号ｃの線とを接続し、データ信号Ｄの線とデータ信号ｂの線とを接続するパターンである。第６のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ａの線とを接続し、データ信号Ｂの線とデータ信号ｂの線とを接続し、データ信号Ｃの線とデータ信号ｄの線とを接続し、データ信号Ｄの線とデータ信号ｃの線とを接続するパターンである。

次に、第１のスワップ回路１０１が３本のデータ信号を切り替えるスワップ方法は８パターンある。第１のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｂの線とを接続し、データ信号Ｂの線とデータ信号ｃの線とを接続し、データ信号Ｃの線とデータ信号ａの線とを接続し、データ信号Ｄの線とデータ信号ｄの線とを接続するパターンである。第２のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｃの線とを接続し、データ信号Ｂの線とデータ信号ａの線とを接続し、データ信号Ｃの線とデータ信号ｂの線とを接続し、データ信号Ｄの線とデータ信号ｄの線とを接続するパターンである。第３のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ａの線とを接続し、データ信号Ｂの線とデータ信号ｃの線とを接続し、データ信号Ｃの線とデータ信号ｄの線とを接続し、データ信号Ｄの線とデータ信号ｂの線とを接続するパターンである。第４のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ａの線とを接続し、データ信号Ｂの線とデータ信号ｄの線とを接続し、データ信号Ｃの線とデータ信号ｂの線とを接続し、データ信号Ｄの線とデータ信号ｃの線とを接続するパターンである。第５のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｃの線とを接続し、データ信号Ｂの線とデータ信号ｂの線とを接続し、データ信号Ｃの線とデータ信号ｄの線とを接続し、データ信号Ｄの線とデータ信号ａの線とを接続するパターンである。第６のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｄの線とを接続し、データ信号Ｂの線とデータ信号ｂの線とを接続し、データ信号Ｃの線とデータ信号ａの線とを接続し、データ信号Ｄの線とデータ信号ｃの線とを接続するパターンである。第７のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｂの線とを接続し、データ信号Ｂの線とデータ信号ｄの線とを接続し、データ信号Ｃの線とデータ信号ｃの線とを接続し、データ信号Ｄの線とデータ信号ａの線とを接続するパターンである。第８のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｄの線とを接続し、データ信号Ｂの線とデータ信号ａの線とを接続し、データ信号Ｃの線とデータ信号ｃの線とを接続し、データ信号Ｄの線とデータ信号ｂの線とを接続するパターンである。

次に、第１のスワップ回路１０１が４本のデータ信号を切り替えるスワップ方法は９パターンある。第１のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｂの線とを接続し、データ信号Ｂの線とデータ信号ｃの線とを接続し、データ信号Ｃの線とデータ信号ｄの線とを接続し、データ信号Ｄの線とデータ信号ａの線とを接続するパターンである。第２のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｂの線とを接続し、データ信号Ｂの線とデータ信号ａの線とを接続し、データ信号Ｃの線とデータ信号ｄの線とを接続し、データ信号Ｄの線とデータ信号ｃの線とを接続するパターンである。第３のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｂの線とを接続し、データ信号Ｂの線とデータ信号ｄの線とを接続し、データ信号Ｃの線とデータ信号ａの線とを接続し、データ信号Ｄの線とデータ信号ｃの線とを接続するパターンである。第４のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｃの線とを接続し、データ信号Ｂの線とデータ信号ｄの線とを接続し、データ信号Ｃの線とデータ信号ａの線とを接続し、データ信号Ｄの線とデータ信号ｂの線とを接続するパターンである。第５のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｃの線とを接続し、データ信号Ｂの線とデータ信号ｄの線とを接続し、データ信号Ｃの線とデータ信号ｂの線とを接続し、データ信号Ｄの線とデータ信号ａの線とを接続するパターンである。第６のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｃの線とを接続し、データ信号Ｂの線とデータ信号ａの線とを接続し、データ信号Ｃの線とデータ信号ｄの線とを接続し、データ信号Ｄの線とデータ信号ｃの線とを接続するパターンである。第７のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｄの線とを接続し、データ信号Ｂの線とデータ信号ａの線とを接続し、データ信号Ｃの線とデータ信号ｂの線とを接続し、データ信号Ｄの線とデータ信号ｃの線とを接続するパターンである。第８のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｄの線とを接続し、データ信号Ｂの線とデータ信号ｃの線とを接続し、データ信号Ｃの線とデータ信号ｂの線とを接続し、データ信号Ｄの線とデータ信号ａの線とを接続するパターンである。第９のパターンは、第１のスワップ回路１０１がデータ信号Ａの線とデータ信号ｄの線とを接続し、データ信号Ｂの線とデータ信号ｃの線とを接続し、データ信号Ｃの線とデータ信号ａの線とを接続し、データ信号Ｄの線とデータ信号ｂの線とを接続するパターンである。

以上のように、第１のスワップ回路１０１のスワップの切り替えパターンは全部で、１＋６＋８＋９＝２４パターンである。そこで、第１のスワップ回路１０１が、上記の２４通りの切り替えパターンのスワップを行い、その中で最もデータ有効期間Ｔ２が長い切り替えパターンを選択する。これより、スキューを低減することができる。第３のスワップ回路１０３も、第１のスワップ回路１０１と同様である。第２のスワップ回路１０２は、第１のスワップ回路１０１のスワップに応じて、ビットの順番を元に戻すスワップを行う。

図１０は、図１のスキュー低減回路の処理例を示すフローチャートである。まず、スワップ制御回路１１２は、コア１１４の制御により、図９（Ｂ）の２４通りの切り替えパターンを順番に行うように、スワップ制御回路１１０に指示する。例えば、図１１に示す２４通りの順番で切り替えを行うように指示する。例えば、第１回目は、スワップ制御回路１１０は、切り替えなしの第１の制御信号ＣＴ１及びＣＴ２を出力する。

次に、ステップＳ１１０２では、トレーニングシーケンス指示回路１０９は、コア１１４の制御により、送信回路１２１にトレーニングシーケンスの開始を指示する。

次に、ステップＳ１００３では、送信回路１２１は、例えば６４サイクルのテストパターンのデータ信号ＤＴ１〜ＤＴ４を出力する。

次に、ステップＳ１００４では、フリップフロップ回路１０４〜１０７は、クロック信号ＣＫ２の立ち上がりエッジ及び立ち下がりエッジに同期して、データ信号ＤＴ１１〜ＤＴ１４をラッチし、そのラッチしたデータ信号ＤＴ１１〜ＤＴ１４を出力する。ここで、クロック信号ＣＫ２は、クロック信号ＣＫ１のＮ逓倍信号である。例えば、図１２の場合、Ｎは４である。これにより、コア１１４は、クロック信号ＣＫ１の１周期（５［ｎｓ］）当たり８個のサンプリングデータを取得する。チェック回路１１１は、コア１１４の制御により、それぞれのサンプリングデータがテストパターンの期待値に一致しているか否かをチェックする。すべての期待値に一致していればそのサンプリングデータはデータ有効期間Ｔ２のデータであり、そうでなければそのサンプリングデータはデータ無効期間Ｔ１のデータであると判断することができる。これにより、コア１１４は、データ有効期間Ｔ２の長さを検出し、結果保持回路１１５に記録する。

次に、ステップＳ１００５では、コア１１４は、２４通りのすべてのパターンの処理が終わったか否かをチェックする。終わっていなければ、ステップＳ１００１に戻り、次のパターンの処理を繰り返す。終わっていれば、ステップＳ１００６に進む。

次に、ステップＳ１００６では、コア１１４は、結果保持回路１１５に保持されている２４通りのパターンのデータ有効期間Ｔ２の長さを比較し、最も長いデータ有効期間Ｔ２のパターンの設定を、設定回路１１３に指示する。スワップ制御回路１１０は、設定回路１１３の設定指示に応じて、最も長いデータ有効期間Ｔ２のパターンの第１の制御信号ＣＴ及び第２の制御信号ＣＴ２を出力する。

図１１は、結果保持回路１１５に保持されている２４通りのパターンのデータ有効期間Ｔ２の長さの例を示す図であり、図６（Ｂ）の遅延時間の場合の結果を示す。Ｎ逓倍位相分チェック結果は、データ有効期間Ｔ２の長さを示し、図１２の場合には、データ有効期間Ｔ２内にクロック信号ＣＫ２の４個のエッジ位相Ｐ１〜Ｐ４が存在するので、「４位相分ＯＫ」となる。図１１の場合、「４位相分ＯＫ」のパターンが最もデータ有効期間Ｔ２が長いパターンになる。複数の「４位相分ＯＫ」のパターンがある場合には、その中のどのパターンを選択して設定してもよい。例えば、第１回目から確認していき、最もＯＫ位相数が大きいパターンが、現在の結果よりも後段にあれば、その度に最終的に最も大きいＯＫ位相数のパターンとそのＯＫ位相数を更新し選択する。複数の「４位相分ＯＫ」のパターンがある場合には、その中で、最もパターンの順番が早い第２回目のパターンが選択される。

図１２は、第２回目のパターンを選択した場合のスキュー低減回路の動作例を示すタイミングチャートである。クロック信号ＣＫ１の周期は、５［ｎｓ］である。データ信号ＤＴ１１の合計遅延時間は、４．５［ｎｓ］である。データ信号ＤＴ１２の合計遅延時間は、３［ｎｓ］である。データ信号ＤＴ１３の合計遅延時間は、２［ｎｓ］である。データ信号ＤＴ１４の合計遅延時間は、４．５［ｎｓ］である。データ信号ＤＴ１１〜ＤＴ１４の最大の相互遅延時間差は、４．５−２＝２．５［ｎｓ］である。データ有効期間Ｔ２は、５−２．５＝２．５［ｎｓ］であり、クロック信号ＣＫ１の周期（５［ｎｓ］）の５０％であるので、規格条件を満たすことになる。図６（Ｂ）の場合と同様に、スキューを低減することができる。

また、図１０のステップＳ１００６において、コア１１４は、図１２に示すように、設定されたパターンのデータ有効期間Ｔ２内のクロック信号ＣＫ２のエッジ位相Ｐ１，Ｐ２，Ｐ３，Ｐ４の中で、中央付近の立ち下がりエッジ位相Ｐ２を選択する。

なお、第３のスワップ回路１０３についても、上記の処理と同様にして、最もスキューが低減するように、スワップパターンを選択する。この場合には、スワップ制御回路１１６がコア１１４の制御により第３の制御信号ＣＴ３を制御する。

次に、ステップＳ１００７では、スキュー低減回路は、上記の設定されたスワップ回路１０１〜１０３の状態で、送信回路１２１から受信回路１２３へデータ信号ＤＴ１〜ＤＴ４の実転送を開始する。この際、コア１１４は、上記で選択されたクロック信号ＣＫ２の立ち下がりエッジ位相Ｐ２のサンプリングデータを受信データとして取得し、その他のサンプリングデータを廃棄する。

以上のように、第１の信号線は、複数の第１のパスによりそれぞれ遅延させられる第１の信号ＤＴ１〜ＤＴ４を伝達する複数の信号線である。第２の信号線は、複数の第２のパスによりそれぞれ遅延させられる複数の第２の信号ＤＴ１１〜ＤＴ１４を伝達する複数の信号線である。第３の信号線は、第２のスワップ回路１０２の入力信号線であり、複数の第２の信号ＤＴ１１〜ＤＴ１４又はそれらに応じた信号を伝達する複数の信号線である。

第１のスワップ回路１０１は、第１の制御信号ＣＴ１に応じて、複数の第１の信号線の一部又は全部をスワップして複数の第２の信号線に接続する。具体的には、第１のスワップ回路１０１は、複数の第１の信号線をスワップして複数の第２の信号線に接続したときの複数の第２の信号ＤＴ１１〜ＤＴ１４の相互遅延時間差が、複数の第１の信号線をスワップしないで複数の第２の信号線に接続したときの複数の第２の信号ＤＴ１１〜ＤＴ１４の相互遅延時間差よりも小さいときには、複数の第１の信号線をスワップして複数の第２の信号線に接続する。

第２のスワップ回路１０２は、第２の制御信号ＣＴ２に応じて、複数の第３の信号線の一部又は全部をスワップして複数の第４の信号線に接続する。具体的には、第２のスワップ回路１０２は、第１のスワップ回路１０１によるスワップを元に戻すように、複数の第３の信号線をスワップして複数の第４の信号線に接続する。

第３のスワップ回路１０３は、第３の制御信号ＣＴ３に応じて、複数のクロック信号分岐線の一部又は全部をスワップして複数のクロック信号線に接続する。第３のスワップ回路１０３のスワップ方法は、第１のスワップ回路１０１と同様である。

制御回路１１０〜１１５は、第１のスワップ回路１０１がスワップしない状態の複数の第２のデータ信号ＤＴ１１〜ＤＴ１４の相互遅延時間差、及び第１のスワップ回路１０１がスワップした状態の複数の第２のデータ信号ＤＴ１１〜ＤＴ１４の相互遅延時間差を検出し、その検出した複数の相互遅延時間差の中で最も小さい相互遅延時間差の状態になるように、第１のスワップ回路１０１のスワップを制御する。

図１及び図８（Ａ）では、フリップフロップ回路１０４〜１０７は、第１のスワップ回路１０１及び第２のスワップ回路１０２の間において、複数の入力端子が複数の第２の信号線に接続され、複数の出力端子が複数の第３の信号線に接続される。

図８（Ｂ）では、フリップフロップ回路１０４〜１０７は、第２のスワップ回路１０２の後段において、複数の入力端子が複数の第４の信号線に接続される。

本実施形態によれば、スワップ回路１０１〜１０３を設けることにより、データ信号及びクロック信号の相互遅延時間差を小さくすることができる。また、遅延回路を用いて、スキューを低減する場合に比べ、回路規模及び消費電力を低減することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１第１のスワップ回路
１０２第２のスワップ回路
１０３第３のスワップ回路
１０４〜１０７フリップフロップ回路
１０８クロック制御回路
１０９トレーニングシーケンス指示回路
１１０，１１２，１１６スワップ制御回路
１１１チェック回路
１１３設定回路
１１４コア
１１５結果保持回路
１２１送信回路
１２２プリント基板
１２３受信回路

Claims

複数の第１のパスによりそれぞれ遅延させられる複数の第１のデータ信号を伝達する複数の第１のデータ信号線と、
複数の第２のパスによりそれぞれ遅延させられる複数の第２のデータ信号を伝達する複数の第２のデータ信号線と、
複数の第３のデータ信号線と、
複数の第４のデータ信号線と、
第１の制御信号に応じて、前記複数の第１のデータ信号線の一部又は全部をスワップして前記複数の第２のデータ信号線に接続する第１のスワップ回路と、
複数の第３のパスによりそれぞれ遅延させられる複数の第１のクロック信号を伝達する複数の第１のクロック信号線と、
複数の第４のパスによりそれぞれ遅延させられる複数の第２のクロック信号を伝達する複数の第２のクロック信号線と、
第２の制御信号に応じて、前記複数の第１のクロック信号線の一部又は全部をスワップして前記複数の第２のクロック信号線に接続する第２のスワップ回路と、
複数のクロック端子が前記複数の第２のクロック信号線に接続され、複数の入力端子が前記複数の第２のデータ信号線に接続され、複数の出力端子が前記複数の第３のデータ信号線に接続される複数のフリップフロップ回路と、
第３の制御信号に応じて、前記複数の第３のデータ信号線の一部又は全部をスワップして前記複数の第４のデータ信号線に接続する第３のスワップ回路とを有し、
前記第１のスワップ回路は、前記複数の第１のデータ信号線をスワップして前記複数の第２のデータ信号線に接続したときの前記複数の第２のデータ信号の相互遅延時間差が、前記複数の第１のデータ信号線をスワップしないで前記複数の第２のデータ信号線に接続したときの前記複数の第２のデータ信号の相互遅延時間差よりも小さいときには、前記複数の第１のデータ信号線をスワップして前記複数の第２のデータ信号線に接続し、
前記第２のスワップ回路は、前記複数の第１のクロック信号線をスワップして前記複数の第２のクロック信号線に接続したときの前記複数の第２のクロック信号の相互遅延時間差が、前記複数の第１のクロック信号線をスワップしないで前記複数の第２のクロック信号線に接続したときの前記複数の第２のクロック信号の相互遅延時間差よりも小さいときには、前記複数の第１のクロック信号線をスワップして前記複数の第２のクロック信号線に接続し、
前記第３のスワップ回路は、前記第１のスワップ回路によるスワップを元に戻すように、前記複数の第３のデータ信号線をスワップして前記複数の第４のデータ信号線に接続することを特徴とするスキュー低減回路。
さらに、前記第１のスワップ回路がスワップしない状態の前記複数の第２のデータ信号の相互遅延時間差、及び前記第１のスワップ回路がスワップした状態の前記複数の第２のデータ信号の相互遅延時間差を検出し、前記検出した複数の相互遅延時間差の中で最も小さい相互遅延時間差の状態になるように、前記第１のスワップ回路のスワップを制御する第１の制御回路と、
前記第２のスワップ回路がスワップしない状態の前記複数の第２のクロック信号の相互遅延時間差、及び前記第２のスワップ回路がスワップした状態の前記複数の第２のクロック信号の相互遅延時間差を検出し、前記検出した複数の相互遅延時間差の中で最も小さい相互遅延時間差の状態になるように、前記第２のスワップ回路のスワップを制御する第２の制御回路とを有することを特徴とする請求項１記載のスキュー低減回路。
複数の第１のパスによりそれぞれ遅延させられる複数の第１のデータ信号を伝達する複数の第１のデータ信号線と、
複数の第２のパスによりそれぞれ遅延させられる複数の第２のデータ信号を伝達する複数の第２のデータ信号線と、
複数の第３のデータ信号線と、
複数の第４のデータ信号線と、
第１の制御信号に応じて、前記複数の第１のデータ信号線の一部又は全部をスワップして前記複数の第２のデータ信号線に接続する第１のスワップ回路と、
第２の制御信号に応じて、前記複数の第２のデータ信号線の一部又は全部をスワップして前記複数の第３のデータ信号線に接続する第２のスワップ回路と、
複数の第３のパスによりそれぞれ遅延させられる複数の第１のクロック信号を伝達する複数の第１のクロック信号線と、
複数の第４のパスによりそれぞれ遅延させられる複数の第２のクロック信号を伝達する複数の第２のクロック信号線と、
第３の制御信号に応じて、前記複数の第１のクロック信号線の一部又は全部をスワップして前記複数の第２のクロック信号線に接続する第３のスワップ回路と、
複数のクロック端子が前記複数の第２のクロック信号線に接続され、複数の入力端子が前記複数の第３のデータ信号線に接続され、複数の出力端子が前記複数の第４のデータ信号線に接続される複数のフリップフロップ回路とを有し、
前記第１のスワップ回路は、前記複数の第１のデータ信号線をスワップして前記複数の第２のデータ信号線に接続したときの前記複数の第２のデータ信号の相互遅延時間差が、前記複数の第１のデータ信号線をスワップしないで前記複数の第２のデータ信号線に接続したときの前記複数の第２のデータ信号の相互遅延時間差よりも小さいときには、前記複数の第１のデータ信号線をスワップして前記複数の第２のデータ信号線に接続し、
前記第２のスワップ回路は、前記第１のスワップ回路によるスワップを元に戻すように、前記複数の第２のデータ信号線をスワップして前記複数の第３のデータ信号線に接続し、
前記第３のスワップ回路は、前記複数の第１のクロック信号線をスワップして前記複数の第２のクロック信号線に接続したときの前記複数の第２のクロック信号の相互遅延時間差が、前記複数の第１のクロック信号線をスワップしないで前記複数の第２のクロック信号線に接続したときの前記複数の第２のクロック信号の相互遅延時間差よりも小さいときには、前記複数の第１のクロック信号線をスワップして前記複数の第２のクロック信号線に接続することを特徴とするスキュー低減回路。
さらに、前記第１のスワップ回路がスワップしない状態の前記複数の第２のデータ信号の相互遅延時間差、及び前記第１のスワップ回路がスワップした状態の前記複数の第２のデータ信号の相互遅延時間差を検出し、前記検出した複数の相互遅延時間差の中で最も小さい相互遅延時間差の状態になるように、前記第１のスワップ回路のスワップを制御する第１の制御回路と、
前記第３のスワップ回路がスワップしない状態の前記複数の第２のクロック信号の相互遅延時間差、及び前記第３のスワップ回路がスワップした状態の前記複数の第２のクロック信号の相互遅延時間差を検出し、前記検出した複数の相互遅延時間差の中で最も小さい相互遅延時間差の状態になるように、前記第３のスワップ回路のスワップを制御する第２の制御回路とを有することを特徴とする請求項３記載のスキュー低減回路。
さらに、前記複数のフリップフロップ回路の出力データのデータ遷移タイミングを含まないデータ有効期間の中の中央付近のタイミングで、前記複数のフリップフロップ回路がサンプリングしたデータを取得し、その他のタイミングでサンプリングしたデータを廃棄するコアを有することを特徴とする請求項１〜４のいずれか１項に記載のスキュー低減回路。