CN103036670B - 一种时钟恢复电路及并行输出电路 - Google Patents

Abstract

本发明提供了一种时钟恢复电路，包括n相位时钟、采样及边沿检测单元、边沿判断单元、时钟选择单元以及数据选择单元。采样及边沿检测单元通过n相位时钟对输入串行数据进行空间采样、将采样后的数据分别进行边沿检测和重新采样，边沿判断单元通过计数单元对重新采样后的数据进行滤波，根据计数单元的计数结果得到串行数据的边沿位置，时钟选择单元从n相位时钟中选取距离边沿位置最远的时钟作为恢复时钟，最终数据选择单元根据恢复时钟得到恢复数据。可以看出，本发明中从n相位时钟中提取恢复时钟，因此不再通过串行数据每次到达边沿处时提取恢复时钟，因此时钟恢复电路对串行数据的依赖性较小。本发明还提供了一种并行输出申路。

Description

一种时钟恢复电路及并行输出电路

本申请要求于2011年12月27日提交中国专利局、申请号为201110444863.4、发明名称为“USB2.0高速模式的串行时钟恢复电路”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。

技术领域

本发明涉及数据通信领域，尤其是涉及一种时钟恢复电路及并行输出电路。

背景技术

在串行数据通信传输中，收发电路负责将内部并行数据与外部串行数据进行转换。其中，在发送端，利用高速时钟采样的原理，将并行数据中的位数据逐个送到传输介质上，实现并行到串行的转换。而在接收端，由于发送端与接收端没有共享的时钟信号进行数据的同步，接收端需要从接收到的串行数据流中恢复出时钟信号以实现同步操作，而时钟恢复电路(ClockandDataRecovery，CDR)就是负责将串行数据中的恢复时钟和恢复数据提取出来。后级的串行转并行电路再将恢复数据转换为并行数据输出，同时还可以判断输入串行数据的特征码型，实现字节同步。

目前，通常有两种时钟恢复电路的形式，其中一种是利用锁相环法的时钟恢复电路，在这种时钟恢复电路中，通过反馈环路将接收端的时钟沿与从串行数据中检测到的数据边沿对齐，从而根据检测到的数据边沿提取时钟并用提取的时钟采样数据来恢复数据。而这种采用了闭环结构的时钟恢复电路需要考虑环路的稳定性，往往设计较复杂，并且闭环的结构也不适用于高速率的工作环境。另一种是突发式的时钟恢复电路，突发式的时钟数据恢复电路主要是通过门控制压控振荡器在串行数据到达数据边沿时从串行数据中提取恢复时钟，突发式的时钟恢复电路采用的是开环结构，因此结构相比利用锁相环的时钟恢复电路更加简单，并且也能够适用于高速率。但是，由于在串行数据每次到达边沿处时都会重新提取恢复时钟，因此这种结构的时钟恢复电路对串行数据的依赖性很大，当串行数据的数据抖动性较大时也会提取的恢复时钟有很大的抖动，甚至可能会引起恢复时钟的错误，产生误码。

发明内容

本发明解决的技术问题在于提供一种时钟恢复电路及并行输出电路，从而能够实现提取出对串行数据的抖动性依赖性小的恢复时钟。

为此，本发明解决技术问题的技术方案是：

本发明提供了一种时钟恢复电路，所述电路包括：n相位时钟、采样及边沿检测单元、边沿判断单元、时钟选择单元以及数据选择单元；其中，输入串行数据与n相位时钟提供的任一相位的时钟的速率比为m；n/m为大于2的自然数，m为大于0的自然数；

所述采样及边沿检测单元包括：第一采样组、边沿检测组以及第二采样组；所述第一采样组包括n个采样器，所述第一采样组中的n个采样器分别使用n相位时钟提供的n个相位的时钟对输入串行数据进行采样；其中，第一采样组中的编号为i的采样器使用的时钟为n相位时钟提供的编号为i的相位时钟，0≤i＜n；所述边沿检测组包括n个边沿检测器，所述n个边沿检测器用于检测第一采样组采样的相邻采样点的边沿信息，其中，边沿检测组中编号为j的边沿检测器用于检测第一采样组中编号为j的采样器和编号为(j+1)的采样器采样的相邻采样点的边沿信息，0≤j＜n－1；边沿检测组中编号为n－1的边沿检测器用于检测第一采样组中编号为n－1的采样器和编号为0的采样器采样的相邻采样点的边沿信息；所述第二采样组包括n个采样器，所述第二采样组中的n个采样器分别对n个边沿检测器检测的边沿信息进行采样，其中，第二采样组中编号为i的采样器用于对编号为i的边沿检测器检测的边沿信息进行采样，0≤i＜n；

所述边沿判断单元包括n/m个计数单元，其中，编号为k的计数单元用于对第二采样组中满足编号为k+n/m×t的m个采样器采样的边沿信息之和进行计数，其中，t为从0取到m－1的自然数，当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元用于将n/m个计数单元中的其他计数单元全部禁用或复位，以及输出有效信号至时钟选择单元，其中，0≤k＜n/m，0≤s＜n/m；

其中，第一采样组的采样时钟、第二采样组的采样时钟以及各个计数单元的计数时钟均由所述n相位时钟提供；

所述时钟选择单元用于接收到编号为s的计数单元输出的有效信号后，在n相位时钟提供的n个相位时钟中，提取分别与m个对应时钟组的相位相差最大的m个相位时钟，并将所述相位相差最大的m个时钟的逻辑和作为恢复时钟，其中，所述m个对应时钟组中编号为t的对应时钟组包括编号为s+n/m×t和编号为s+n/m×t+1的两个相位时钟；

所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对输入串行数据进行采样，采样后的数据为所述时钟恢复电路的恢复数据。

优选地，其中，在所述n相位时钟提供的n个相位时钟中，提取与编号为q和编号为q+1的相位时钟相差最大的相位时钟的具体原则可以为：在所述n相位时钟提供的n个相位时钟中，

当n/m为奇数时，与所述编号为q的相位时钟的相位相差最大的相位时钟为编号为[q+(n/m+1)/2]/n所求余数的相位时钟；

当n/m为偶数时，与所述编号为q的相位时钟的相位相差最大的相位时钟为编号为[q+(n/m)/2]/n所求余数的或者所求余数加1的相位时钟。

优选地，其中，第二采样组中编号为i的采样器用于对编号为i的边沿检测器检测的边沿信息进行采样，并且第二采样组中编号为i的采样器使用的时钟为n相位时钟提供的编号为i1的相位时钟，编号为i1的相位时钟与编号为i的相位时钟的相位差由第一采样组中的编号为i的采样器的采样时间和编号为i的边沿检测器的延时时间之和决定，0≤i1＜n。

优选地，其中，编号为k的计数单元使用的时钟为所述n相位时钟提供满足编号为k+n/m×t的m个相位时钟或者满足编号为k+n/m×t+1的m个相位时钟。

优选地，所述编号为s的计数单元用于将n/m个计数单元中的其他计数单元全部禁用或复位时还用于保护所述编号为s的计数单元不被复位或禁用。

优选地，各个计数单元的复位端为低电平有效，所述边沿判断单元还包括n/m个与门；各个所述计数单元与各个所述与门一一对应；各个所述计数单元均连接至除与该计数单元对应的与门外的其他全部与门的输入端；各个所述与门的输出端连接至与该与门对应的计数单元的复位端；

当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元还用于将低电平复位信号输出至除与编号为s的计数单元对应的与门外的其他全部与门的输入端。

优选地，所述边沿判断单元还包括：n/m个或门；各个所述或门与所述与门一一对应，各个所述与门的输出端通过与该与门对应的或门连接至与该与门对应的计数单元的复位端；

当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元还用于将高电平保护信号输出至与编号为s的计数单元对应的与门所对应的或门的输入端；

优选地，所述时钟选择单元包括n个与门和一个或门，其中所述n相位时钟提供的n个相位时钟与n个与门的输入端一一对应连接，n个与门中编号为u的与门的输入端与编号为u的相位时钟对应连接，0≤u＜n；

所述n个与门中，编号为u的与门与编号u/(n/m)所求余数的计数单元相连；所述n个与门的输出端连接至所述一个或门的输入端；所述一个或门的输出端输出的时钟为恢复时钟。

优选地，所述时钟选择单元还包括两个反相器；所述一个或门的输出端依次串联所述两个反相器。

优选地，所述m＝1，所述边沿判断单元包括n个计数单元，其中，编号为k的计数单元用于对第二采样组中编号为k的采样器采样的边沿信息进行计数，并且编号为k的计数单元所使用的采样时钟为n相位时钟提供的编号为k或编号为k+1的相位时钟，当n个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元用于将n个计数单元中的其他计数单元全部禁用或复位，以及输出有效信号至时钟选择单元，其中，0≤k＜n，0≤s＜n；

所述时钟选择单元用于接收到编号为s的计数单元输出的有效信号后，在n相位时钟提供的n个相位时钟中，提取与编号s和编号s+1的相位时钟的相位相差最大的一个相位时钟作为恢复时钟。

优选地，所述边沿检测器为异或门或者同或门。

优选地，所述计数单元为计数器或移位器。

优选地，所述电路还包括路径匹配单元，所述路径匹配单元的输入数据为所述输入串行数据；所述路径匹配单元的延时时间与所述时钟选择单元的延时时间相同；

则所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对输入串行数据进行采样包括：所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对路径匹配单元的输出数据进行采样。

优选地，所述电路还包括缓存器，所述缓存器的输入数据为所述第一采样组采样后的数据；所述缓存器用于对所述缓存器的输入数据进行延时或者滤波；

所述数据选择单元还用于对缓存器输出的数据与时钟选择单元处理得到的恢复时钟同步对应；

则所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对输入串行数据进行采样包括：所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对同步后的数据进行采样。

本发明还提供了一种并行输出电路，其特征在于，所述并行输出电路包括本发明提供的时钟恢复电路，以及串行转并行电路；输入串行数据输入至所述时钟恢复电路，所述串行转并行电路用于将所述时钟恢复电路的数据选择单元输出的恢复数据转换成并行数据输出。

通过上述技术方案可知，本发明中的时钟恢复电路通过n相位时钟提供的n个相位的时钟对输入串行数据进行空间采样，将采样后的数据分别进行边沿检测和重新采样，之后通过计数单元对重新采样后的数据进行滤波，根据计数单元的计数结果得到串行数据的边沿位置，从n相位时钟中选取距离边沿位置最远的时钟作为恢复时钟，最终根据恢复时钟得到恢复数据。可以看出，本发明中从n相位时钟中提取恢复时钟，因此不再通过串行数据每次到达边沿处时提取恢复时钟，因此时钟恢复电路对串行数据的依赖性较小，即使串行数据的数据抖动性较大时提取的恢复时钟的抖动性也较小。

附图说明

图1为本发明提供的时钟恢复电路的一具体实施例的结构示意图；

图2为图1所示的实施例中的采样及边沿检测单元的结构示意图；

图3为本发明提供的一边沿判断单元的结构示意图；

图4为本发明提供的另一边沿判断单元的结构示意图；

图5为本发明提供的时钟恢复电路的另一具体实施例的结构示意图；

图6为本发明提供的一时钟选择电路的结构示意图；

图7为本发明提供的另一时钟选择电路的结构示意图；

图8为本发明提供的一路径匹配单元的结构示意图；

图9为本发明提供的时钟恢复电路的另一具体实施例的结构示意图；

图10为本发明提供的时钟恢复电路的另一具体实施例的结构示意图；

图11为本发明提供的并行输出电路的具体实施例的结构示意图。

具体实施方式

时钟恢复电路就是负责从串行数据中将恢复时钟和恢复数据提取出来。而提取恢复时钟的原则是提取的恢复时钟与串行数据的数据边沿的相位相差最大。

n相位时钟为一种能够提供n个等间隔相位的时钟的多相位时钟。n相位时钟提供的n个相位的时钟的速率相同。在本发明中，为了表述方便，将n相位时钟提供的n个相位的时钟根据相位依次编号为0至编号为n－1的相位时钟，编号相邻的相位时钟之间的相位相差360°/n。

实施例一

请参阅图1，本发明提供了一种时钟恢复电路的具体实施例，该实施例中，所述电路包括：n相位时钟101、采样及边沿检测单元102、边沿判断单元103、时钟选择单元104以及数据选择单元105。其中，输入串行数据与n相位时钟提供的任一相位的时钟信号的速率比为m。当m＝1时，输入串行数据和n相位时钟的速率相同，此时n相位时钟为全速率模式。n相位时钟通常还可以为半速率、1/3速率、1/4速率等1/m速率模式，因此，m为大于0的自然数。该实施例中，会使用n相位时钟对输入串行数据进行空间采样，n/m为采样精度。为了满足采样定理，需保证n/m为大于2的自然数，并且显然可见，n为m的整数倍。

请参阅图2，该实施例中的采样及边沿检测单元102包括：第一采样组1021、边沿检测组1022以及第二采样组1023。第一采样组1021包括n个采样器，第一采样组中的n个采样器分别使用n相位时钟提供的n个相位的时钟对输入串行数据进行采样。也就是说，第一采样组的采样时钟由所述n相位时钟提供。其中，第一采样组中的编号为i的采样器使用的时钟为n相位时钟提供的编号为i的相位时钟，0≤i＜n，这里，i并不是固定值，i可以取[0，n)之间任意一自然数。第一采样组中编号为i的采样器在图2中通过采样器i表示，编号为i的相位时钟用phasei表示。第一采样组1021中的采样器为具有采样功能的器件，具体可以为D触发器。

边沿检测组1022包括n个边沿检测器，n个边沿检测器用于检测第一采样组1021采样的相邻采样点的边沿信息。其中，边沿检测组1022中编号为j的边沿检测器用于检测第一采样组1021中编号为j的采样器和编号为(j+1)的采样器采样的相邻采样点的边沿信息，0≤j＜n－1，这里，j并不是固定值，j可以取[0，n－1)之间任意一自然数。边沿检测组1022中编号为n－1的边沿检测器用于检测第一采样组1021中编号为n－1的采样器和编号为0的采样器采样的相邻采样点的边沿信息。编号为j的边沿检测器在图2中通过边沿检测器j表示。边沿检测器为能够检测边沿信息的器件，具体可以为异或门或者同或门。为了更好地表示编号为n的边沿检测器检测的是第一采样组1021中编号为n的采样器和编号为0的采样器采样的相邻采样点的边沿信息，因此在图2中共示出两个边沿检测器n－1，实际上，边沿检测组1022中只包括有一个边沿检测器n－1。

第二采样组1023包括n个采样器，所述第二采样组中的n个采样器分别对n个边沿检测器检测的边沿信息进行采样，其中，第二采样组中编号为i的采样器用于对编号为i的边沿检测器检测的边沿信息进行采样。第二采样组中的采样器使用的时钟，即第二采样组的采样时钟，由n相位时钟提供。具体可以为：第二采样组中编号为i的采样器使用的时钟为n相位时钟提供的编号为i1的相位时钟，编号为i1的相位时钟与编号为i的相位时钟的相位差由第一采样组中的编号为i的采样器的采样时间和编号为i的边沿检测器的延时时间之和决定，0≤i1＜n。这里，i1并不是固定值，i1可以取[0，n)之间任意一自然数。图2中所示的第二采样组1023中编号为0的采样器采样的相位时钟为n相位时钟提供的编号为n－1的相位时钟。实际应用中，也可以使用编号为n－2或者n－3等其他的相位时钟。第二采样组中编号为i的采样器在图2中通过采样器i表示。第二采样组1023中编号为i的采样器输出的边沿采样数据通过comi表示。第二采样组1023中的采样器为具有采样功能的器件，具体可以为D触发器。

边沿判断单元1024包括n/m个计数单元，其中，编号为k的计数单元用于对第二采样组中满足编号为k+n/m×t的m个采样器采样的边沿信息之和进行计数，其中，0≤t＜m，t为从0取到m－1的自然数。这是因为，第一采样组1021中从编号为0的采样器开始，每间隔n/m个采样器采样的数据都将作为同一个计数单元的输入数据。这里的n/m决定了过采样的精度，而m决定了处理的位宽。因此，这里每一个计数单元都是对同一簇具有周期性的相位时钟所采集到的边沿信息进行统计。这里的周期时间恰好为一位串行数据的时间。

各个计数单元的计数时钟由n相位时钟提供，具体可以为：编号为k的计数单元使用的时钟为所述n相位时钟提供的满足编号为k+n/m×t的m个相位时钟，具体还可以为：编号为k的计数单元使用的时钟为所述n相位时钟提供的满足编号为k+n/m×t+1的m个相位时钟，其中，0≤t＜m，也就是说t为从0取到m－1的自然数。计数单元为计数器、移位器等具有计数功能的器件。

当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元用于将n/m个计数单元中除编号为s的计数单元外的其他计数单元全部禁用或复位，以及输出有效信号至时钟选择单元，其中，0≤k＜n/m，0≤s＜n/m，这里，k和s都不是固定值，k和s都可以取[0，n/m)之间任意一自然数。例如，当编号为0的计数单元的计数值达到预设模数时，编号为0的计数单元会将其他的计数单元，即编号为1至n/m－1的计数单元全部复位或者禁用。这里，编号为s的计数单元可以保持其他计数单元一直处于禁用或复位状态直至收到重置信号。值得说明的是，当有两个或者两个以上的计数单元同时达到预设模数时，两个或两个以上的计数单元之间可以不进行复位或禁用，只对除所述两个或两个以上的计数单元外的其他计数单元复位或禁用。这里，预设模数可以根据输入串行数据的抖动性进行设定。如果输入串行数据的抖动性过大，该预设模值可以变大一些，统计更多的信息以作准确的判断。其实预设模值直接影响了整个时钟恢复电路的锁定时间和跟踪数据的带宽，当然预设模值不能大到使得时钟恢复电路的跟踪数据的带宽过小，最终使得频偏跟踪特性失效。

时钟选择单元104用于接收到编号为s的计数单元输出的有效信号后，在n相位时钟提供的n个相位时钟中，提取分别与m个对应时钟组的相位相差最大的m个相位时钟，并将所述相位相差最大的m个相位时钟的逻辑和作为恢复时钟，其中，所述m个对应时钟组中编号为t的对应时钟组包括编号为s+n/m×t和编号为s+n/m×t+1的两个相位时钟。值得说明的是，这里所述相位相差最大的m个相位时钟为同一簇具有周期性的相位时钟。这里的编号为[s+(n/m)t]和编号[s+(n/m)t+1]的相位时钟为采样数据边沿的两个相位时钟。

例如，当s＝0，m＝2并且n＝8时，则有s+n/m×t＝4t，则编号为0的对应时钟组包括编号为0和编号为1的相位时钟，则编号为1的对应时钟组包括编号为4和编号为5的相位时钟。则时钟选择单元104接收到编号为0的计数单元输出的有效信号后，在n相位时钟提供的n个相位时钟中，提取与编号为0和编号1的相位时钟的相位相差最大的一个相位时钟，以及与编号为0和编号为1的相位时钟的相位相差最大的相位时钟为编号为2或者编号为3的相位时钟，与编号为4和编号为5的相位时钟的相位相差最大的相位时钟为编号为6或者编号为7的相位时钟。而编号为2的相位时钟与编号为6的相位时钟属于同一簇具有周期性的相位时钟，编号为3的相位时钟与编号为7的相位时钟也属于同一簇具有周期性的相位时钟。如果选择其中一簇具有周期性的相位时钟2，6，它们的全部相位时钟之逻辑和将作为恢复时钟。如果计数器0和1同时达到预设模数，则同时选择上述两簇具有周期性的相位时钟2和6，还有3和7；这时2和3同时被选中，它们的逻辑和作为恢复时钟，只是这个恢复时钟的占空比有所变化，6和7同时被选中的结果也同样带来上述的变化。

数据选择单元105用于利用时钟选择单元104处理得到的恢复时钟对输入串行数据进行采样，采样后的数据为所述时钟恢复电路的恢复数据。

通过上述技术方案可知，该实施例中时钟恢复电路通过n相位时钟提供的n个相位的时钟对输入串行数据进行空间采样，将采样后的数据分别进行边沿检测和重新采样，之后通过计数单元对重新采样后的数据进行滤波，根据计数单元的计数结果得到串行数据的边沿位置，从n相位时钟中选取距离边沿位置最远的时钟作为恢复时钟，之后根据恢复时钟得到恢复数据。可以看出，该实施例中从n相位时钟中提取恢复时钟，因此不再通过串行数据每次到达边沿处时提取恢复时钟，因此该实施例中的时钟恢复电路对串行数据的依赖性较小，即使串行数据的数据抖动性较大时提取的恢复时钟的抖动性也较小。

在该实施例中，在所述n相位时钟提供的n个相位时钟中，数据时钟速率比m为大于0的自然数，n/m为大于2的自然数，这里的编号为q和q+1的相位时钟为采样数据边沿的两个相位时钟。在所述n相位时钟提供的n个相位时钟中，提取与编号为q和编号为q+1的相位时钟相差最大的相位时钟的具体原则可以为：

当n/m为奇数时，与所述编号为q的相位时钟的相位相差最大的相位时钟为编号为[q+(n/m+1)/2]/n所求余数的相位时钟。

当n/m为偶数时，与所述编号为q的相位时钟的相位相差最大的相位时钟为编号为[q+(n/m)/2]/n所求余数的或者所求余数加1的相位时钟。

在该实施例中，边沿判断单元103包括n/m个计数单元，当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元用于将n/m个计数单元中的其他计数单元全部禁用或复位，以及输出有效信号至时钟选择单元。具体地，边沿判断单元103中的各个计数单元可以通过逻辑门器件与其他计数单元的复位端或者使能端相连，当其中一个计数单元的计数值到达预设模数时，则使得逻辑门器件输出复位信号至其他计数单元的复位端，或输出禁用信号至其他计数单元的使能端。具体使用的逻辑门器件的类型由计数单元计数值到达预设模数后输出的电平信号的类型，以及复位端和使能端的电平有效类型决定。下面通过一个例子加以说明。

图3所示的边沿判断单元包括n/m个计数单元301和n/m个与门302。其中，编号为k的计数单元用于对第二采样组中满足编号为k+n/m×t的m个采样器采样的边沿信息之和进行计数，其中，0≤t＜m，也就是说t为从0取到m－1的自然数。编号为k的计数单元的输入数据为第二采样组中满足编号为k+n/m×t的m个采样器采样的数据。

其中各个计算单元均设置有相同的预设模数，当计数单元s达到预设模数时，计数单元s输出低电平的复位信号Rstpul＜s＞和高电平的有效信号Sel＜s＞。计数单元的复位端为低电平有效。其中0≤s＜n/m。

在图3中，各个所述计数单元与各个所述与门一一对应，这里，编号为s的计数单元(图3中用计数单元s表示)与编号为s的与门(图3中用与门s表示)对应。各个所述计数单元均连接至除与该计数单元对应的与门外的其他全部与门的输入端；各个所述与门的输出端连接至与该与门对应的计数单元的复位端。换句话说，对于一个计数单元对应的与门来说，该与门的输入端与其他所有计数单元相连。例如，计数单元0连接至除编号0对应的与门外的其他全部与门的输入端，即连接至编号1至编号n/m－1的与门的输入端，编号为0的与门的输出端连接至编号为0的计数单元的复位端。

当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元用于将低电平复位信号输出至除与编号为s的计数单元对应的与门外的其他全部与门的输入端，此时除与编号为s的计数单元对应的与门外的其他全部与门均输出低电平，由于计数单元为低电平有效，因此编号为s的计数单元将除编号为s的计数单元外的其他计数单元全部复位。

这里，各个所述计数单元的计数时钟由n相位时钟提供，具体为：编号为k的计数单元使用的时钟为所述n相位时钟提供的满足编号为k+n/m×t的m个相位时钟。例如，编号为0的计数单元使用的时钟为n相位时钟提供的满足编号为n/m×t的m个相位时钟。其中，0≤t＜m，也就是说t从0取到m。

当有两个或两个以上的计数单元同时达到预设模数时，采用图3所示的边沿检测单元可能会出现逻辑错误，因此，在该实施例中，所述编号为s的计数单元用于将n/m个计数单元中的其他计数单元全部禁用或复位时还可以用于保护所述编号为s的计数单元不被复位或禁用。具体可以通过逻辑门保证当计数单元输出有效信号时同时输出保护信号至该计数单元的复位端或使能端。下面通过一个例子加以说明。

图4所示的边沿判断单元包括n/m个计数单元301、n/m个与门302和n/m个或门401。其中各个计数单元均设置有相同的预设模数，当计数单元s达到预设模数时，计数单元s输出低电平的复位信号Rstpul＜s＞、高电平的有效信号Sel＜s＞以及高电平的保护信号Rst＿protect＜s＞。计数单元的复位端为低电平有效。其中0≤s＜n/m。

在图4中，各个所述计数单元与各个所述与门一一对应，这里，编号为s的计数单元(图4中用计数单元s表示)与编号为s的与门(图4中用与门s表示)对应。各个所述或门与所述与门一一对应，编号为s的与门与编号为s的或门(图4中用或门s表示)对应。各个所述计数单元均连接至除与该计数单元对应的与门外的其他全部与门的输入端；各个所述与门的输出端通过与该与门对应的或门连接至与该与门对应的计数单元的复位端。例如，计数单元0连接至除编号0对应的与门外的其他全部与门的输入端，即连接至编号1至编号n/m－1的与门的输入端，编号为0的与门的输出端通过编号为0的或门连接至编号为0的计数单元的复位端。

当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元用于将低电平复位信号输出至除与编号为s的计数单元对应的与门外的其他全部与门的输入端，以及将高电平保护信号输出至与编号为s的计数单元对应的与门所对应的或门的输入端；此时除与编号为s的计数单元对应的与门外的其他全部与门均输出低电平，编号为s的计数单元对应的与门输出高电平，由于计数单元为低电平有效，因此编号为s的计数单元将除编号为s的计数单元外的其他计数单元全部复位并且包含自身不被复位。

在该实施例中，时钟选择单元用于接收到编号为s的计数单元输出的有效信号后，在n相位时钟提供的n个相位时钟中，提取分别与m个对应时钟组的相位相差最大的m个相位时钟，并将所述相位相差最大的m个时钟的逻辑和作为恢复时钟，其中，所述m个对应时钟组中编号为t的对应时钟组包括编号为s+n/m×t和编号为s+n/m×t+1的两个相位时钟。时钟选择电路可以由多个逻辑门器件组成，下面通过一个例子加以说明。

时钟选择单元包括n个与门和一个或门，其中n相位时钟提供的n个相位时钟与时钟选择电路中的n个与门的输入端一一对应连接，一个计数单元与时钟选择单元中的m个与门相连，其中，编号为u的与门与u/(n/m)所求余数的计数单元相连。所述n个与门通过与计数单元连接端接收计数单元输出的有效信号。所述n个与门的输出端连接至所述一个或门的输入端；所述一个或门的输出端输出的时钟为恢复时钟。可以看出，该时钟恢复电路通过n个与门和一个或门将所述相位相差最大的m个时钟的逻辑和作为恢复时钟。所述一个或门的输出端还可以依次串联两个反相器，用于增加驱动能力。

在下面一个实施例中，以m＝1，即n相位时钟为全速率模式为例的时钟恢复电路加以说明。

实施例二

图5为本发明提供的时钟恢复电路的另一具体实施例，该实施例中，所述电路包括：n相位时钟101、采样及边沿检测单元102、边沿判断单元501、时钟选择单元502以及数据选择单元503。其中，m＝1，也就是说输入串行数据和n相位时钟的速率相同，即n相位时钟为全速率模式。

其中，采样及边沿检测单元102如图2所示，与实施例一中的采样及边沿检测单元102的结构和功能均相同，因此不再赘述。

该实施例中，边沿判断单元501包括n个计数单元，其中，编号为k的计数单元用于对第二采样组中编号为k的采样器采样的边沿信息进行计数，并且编号为k的计数单元使用的时钟为所述n相位时钟提供的编号为k或者编号为k+1的相位时钟。当n个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元用于将n个计数单元中的其他计数单元全部禁用或复位，以及输出有效信号至时钟选择单元，还可以保护编号为s的计数单元不被复位或禁用。其中，0≤k＜n，0≤s＜n。例如，当编号为0的计数单元计数值达到预设模数，例如3时，编号为0的计数单元会将其他的计数单元，即编号为1至n－1的计数单元全部复位或者禁用。这里，编号为s的计数单元可以保持其他计数单元一直处于禁用或复位状态直至收到重置信号。值得说明的是，当有两个或者两个以上的计数单元同时达到预设模数时，两个或两个以上的计数单元之间可以不进行复位或禁用，只对除所述两个或两个以上外的其他计数单元复位或禁用。

时钟选择单元504用于接收到编号为s的计数单元输出的有效信号后，将所述n相位时钟提供的n个相位时钟中与编号为s和编号为s+1的相位时钟的相位相差最大的一个相位时钟作为恢复时钟。例如，当s＝0，n＝8时，时钟选择单元504接收到编号为0的计数单元输出的有效信号后，选择n相位时钟提供的n个相位时钟中与编号为0和编号1的相位时钟的相位相差最大的相位时钟，对于n＝8来说的n相位时钟中，与编号为0和编号为1的相位时钟的相位相差最大的相位时钟为编号为4或者编号为5的相位时钟，因此时钟选择电路504将编号为4或者编号为5的相位时钟作为恢复时钟。值得说明的是，当时钟选择单元504接收到两个或两个以上的计数单元输出的有效信号后，可以最终选择两个相位时钟的逻辑和作为恢复时钟。具体的，时钟选择电路可以由多个逻辑器件组成。下面举例说明。

在该实施例中，当n＝8时，时钟选择电路504可以采用图6或者图7所示的结构。图6所示的时钟选择电路504包括8个与门和一个或门，其中8个与门分别编号为与门0至与门7。其中，与门0的两个输入端为8相位时钟提供的编号为4的相位时钟以及编号为0的计数单元输出的有效信号Sel0的端口，与门1的两个输入端为8相位时钟提供的编号为5的相位时钟以及编号为1的计数单元输出的有效信号Sel1的端口，依次类推，与门7的两个输入端为8相位时钟提供的编号为3的相位时钟以及编号为7的计数单元输出的有效信号Sel7的端口，8个与门的输出端连接所述一个或门的输入端，所述一个或门的输出端输出恢复时钟。图7所示的时钟选择电路504包括13个与非门和2个或非门，分别编号为与非门1至与非门12，以及或非门0和或非门1。具体实现的功能与图6所示的时钟选择电路一致，区别在于使用的是不同的逻辑器件。其中，与非门0的两个输入端为8相位时钟提供的编号为4的相位时钟以及编号为0的计数单元输出的有效信号Sel0的端口，依次类推，与非门7的两个输入端为8相位时钟提供的编号为3的相位时钟以及编号为7的计数单元输出的有效信号Sel7的端口。与非门8的输入端为与非门0和与非门1的输出端，与非门9的输入端为与非门2和与非门3的输出端，与非门10的输入端为与非门4和与非门5的输出端，与非门11的输入端为与非门6和与非门7的输出端。或非门0的输入端为与非门8和与非门9的输出端。或非门1的输入端为与非门10和与非门11的输出端。与非门12的输入端为或非门0和或非门1的输出端。

数据选择单元503用于利用时钟选择单元104提取的恢复时钟对输入串行数据进行采样，采样后的数据为所述时钟恢复电路的恢复数据。

实施例三

图8为本发明提供的时钟恢复电路的另一具体实施例，该实施例中，所述电路包括：n相位时钟101、采样及边沿检测单元102、边沿判断单元103、时钟选择单元104以及路径匹配单元801、数据选择单元802。

其中，n相位时钟101、采样及边沿检测单元102、边沿判断单元103以及时钟选择单元104均与实施例一中的采样及边沿检测单元102的结构和功能均相同，因此不再赘述。

路径匹配单元801的输入数据为输入串行数据。路径匹配单元801的延时时间与所述时钟选择单元104的延时时间相同。具体地，路径匹配电路可以与时钟选择单元的逻辑器件一致，从而以不需要测试延时时间的方式保证与时钟选择单元的延时时间一致。

数据选择单元802用于利用时钟选择单元104提取得到的恢复时钟对路径匹配单元的输出数据进行采样，采样后的数据为所述时钟恢复电路的恢复数据。

在该实施例中，若n＝8，m＝1，并且时钟恢复电路采用如图7所示的时钟选择电路时，则路径匹配电路可以采用图9所示的结构以保证路径匹配电路与图7所示的时钟恢复电路的逻辑器件一致。图9中所示的路径匹配电路包括3个与非门、1个或非门。其中3个与非门均有一个输入端为高电平，或非门的一个输入端为低电平。若图7所示的时钟选择电路的与非门12之后还串联由两个反相器时，图9中的路径匹配单元之后也串联两个反相器。

实施例四

图10为本发明提供的时钟恢复电路的另一具体实施例，该实施例中，所述电路包括：n相位时钟101、采样及边沿检测单元102、边沿判断单元103、时钟选择单元104、数据选择单元1002以及缓存器1001。

其中，n相位时钟101、采样及边沿检测单元102、边沿判断单元103和时钟选择单元104均与实施例一中的采样及边沿检测单元102的结构和功能均相同，因此不再赘述。

缓存器1001的输入数据为第一采样组采样后的数据；所述缓存器用于对所述缓存器的输入数据进行延时或者滤波。

数据选择单元1002用于对缓存器输出的数据与时钟选择单元处理得到的恢复时钟同步对应，并且利用时钟选择单元处理得到的恢复时钟对同步后的数据进行采样，采样后的数据为所述时钟恢复电路的恢复数据。

其中，数据选择单元对缓存器输出的数据与时钟选择单元处理得到的恢复时钟同步对应具体可以为根据恢复时钟对缓存器输出的数据进行选择，选择数据的原则是所选数据的边沿和所选择的恢复时钟边沿距离最远。在电路上实现可以是通过与时钟选择单元104相同的结构的选择器，并且选择器与边沿判断单元相连的连接方式与时钟选择单元与边沿判断单元的连接方式相同。这样，缓存器的输出数据经过与时钟选择单元104相同的结构的选择器后的逻辑和作为数据选择单元的采样数据。

实施例五

图11为本发明提供的并行输出电路的一具体实施例，该实施例中，所述并行输出电路包括：时钟恢复电路以及串行转并行电路1101。其中，时钟恢复电路包括n相位时钟101、采样及边沿检测单元102、边沿判断单元103、时钟选择单元104以及数据选择单元105。

其中，n相位时钟101、采样及边沿检测单元102、边沿判断单元103和时钟选择单元104以及数据选择单元105均与实施例一中的采样及边沿检测单元102的结构和功能均相同，因此不再赘述。此外，该实施例中的时钟恢复电路还可以为本发明任一实施例提供的时钟恢复电路。

输入串行数据输入至所述时钟恢复电路，所述串行转并行电路1101用于将所述时钟恢复电路的数据选择单元105输出的恢复数据转换成并行数据输出。实际上，时钟恢复电路的数据选择单元还可以为串行转并行电路中的第一级电路。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (15)

1.一种时钟恢复电路，其特征在于，所述电路包括：n相位时钟、采样及边沿检测单元、边沿判断单元、时钟选择单元以及数据选择单元；其中，输入串行数据与n相位时钟提供的任一相位的时钟的速率比为m；n/m为大于2的自然数，m为大于0的自然数；

所述采样及边沿检测单元包括：第一采样组、边沿检测组以及第二采样组；所述第一采样组包括n个采样器，所述第一采样组中的n个采样器分别使用n相位时钟提供的n个相位的时钟对输入串行数据进行采样；其中，第一采样组中的编号为i的采样器使用的时钟为n相位时钟提供的编号为i的相位时钟，0≤i＜n；所述边沿检测组包括n个边沿检测器，所述n个边沿检测器用于检测第一采样组采样的相邻采样点的边沿信息，其中，边沿检测组中编号为j的边沿检测器用于检测第一采样组中编号为j的采样器和编号为j+1的采样器采样的相邻采样点的边沿信息，0≤j＜n－1；边沿检测组中编号为n－1的边沿检测器用于检测第一采样组中编号为n－1的采样器和编号为0的采样器采样的相邻采样点的边沿信息；所述第二采样组包括n个采样器，所述第二采样组中的n个采样器分别对n个边沿检测器检测的边沿信息进行采样，其中，第二采样组中编号为i的采样器用于对编号为i的边沿检测器检测的边沿信息进行采样，0≤i＜n；

所述边沿判断单元包括n/m个计数单元，其中，编号为k的计数单元用于对第二采样组中满足编号为k+n/m×t的m个采样器采样的边沿信息之和进行计数，其中，t为从0取到m－1的自然数，当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元用于将n/m个计数单元中的其他计数单元全部禁用或复位，以及输出有效信号至时钟选择单元，其中，0≤k＜n/m，0≤s＜n/m；

其中，第一采样组的采样时钟、第二采样组的采样时钟以及各个计数单元的计数时钟均由所述n相位时钟提供；

所述时钟选择单元用于接收到编号为s的计数单元输出的有效信号后，在n相位时钟提供的n个相位时钟中，提取分别与m个对应时钟组的相位相差最大的m个相位时钟，并将所述相位相差最大的m个相位时钟的逻辑和作为恢复时钟，其中，所述m个对应时钟组中编号为t的对应时钟组包括编号为s+n/m×t和编号为s+n/m×t+1的两个相位时钟；

所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对输入串行数据进行采样，采样后的数据为所述时钟恢复电路的恢复数据。

2.根据权利要求1所述的电路，其特征在于，其中，在所述n相位时钟提供的n个相位时钟中，提取与编号为q和编号为q+1的相位时钟相差最大的相位时钟的具体原则可以为：在所述n相位时钟提供的n个相位时钟中，

当n/m为奇数时，与所述编号为q的相位时钟的相位相差最大的相位时钟为编号为[q+(n/m+1)/2]/n所求余数的相位时钟；

当n/m为偶数时，与所述编号为q的相位时钟的相位相差最大的相位时钟为编号为[q+(n/m)/2]/n所求余数的或者所求余数加1的相位时钟。

3.根据权利要求1所述的电路，其特征在于，其中，第二采样组中编号为i的采样器用于对编号为i的边沿检测器检测的边沿信息进行采样，并且第二采样组中编号为i的采样器使用的时钟为n相位时钟提供的编号为i1的相位时钟，编号为i1的相位时钟与编号为i的相位时钟的相位差由第一采样组中的编号为i的采样器的采样时间和编号为i的边沿检测器的延时时间之和决定，0≤i1＜n。

4.根据权利要求1所述的电路，其特征在于，其中，编号为k的计数单元使用的时钟为所述n相位时钟提供满足编号为k+n/m×t的m个相位时钟或者满足编号为k+n/m×t+1的m个相位时钟。

5.根据权利要求1所述的电路，其特征在于，所述编号为s的计数单元用于将n/m个计数单元中的其他计数单元全部禁用或复位时还用于保护所述编号为s的计数单元不被复位或禁用。

6.根据权利要求1所述的电路，其特征在于，各个计数单元的复位端为低电平有效，所述边沿判断单元还包括n/m个与门；各个所述计数单元与各个所述与门一一对应；各个所述计数单元均连接至除与该计数单元对应的与门外的其他全部与门的输入端；各个所述与门的输出端连接至与该与门对应的计数单元的复位端；

当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元还用于将低电平复位信号输出至除与编号为s的计数单元对应的与门外的其他全部与门的输入端。

7.根据权利要求6所述的电路，其特征在于，所述边沿判断单元还包括：n/m个或门；各个所述或门与所述与门一一对应，各个所述与门的输出端通过与该与门对应的或门连接至与该与门对应的计数单元的复位端；

当n/m个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元还用于将高电平保护信号输出至与编号为s的计数单元对应的与门所对应的或门的输入端。

8.根据权利要求1所述的电路，其特征在于，所述时钟选择单元包括n个与门和一个或门，其中所述n相位时钟提供的n个相位时钟与n个与门的输入端一一对应连接，n个与门中编号为u的与门的输入端与编号为u的相位时钟对应连接，0≤u＜n；

所述n个与门中，编号为u的与门与编号u/(n/m)所求余数的计数单元相连；所述n个与门的输出端连接至所述一个或门的输入端；所述一个或门的输出端输出的时钟为恢复时钟。

9.根据权利要求8所述的电路，其特征在于，所述时钟选择单元还包括两个反相器；所述一个或门的输出端依次串联所述两个反相器。

10.根据权利要求1所述的电路，其特征在于，所述m＝1，所述边沿判断单元包括n个计数单元，其中，编号为k的计数单元用于对第二采样组中编号为k的采样器采样的边沿信息进行计数，并且编号为k的计数单元所使用的采样时钟为n相位时钟提供的编号为k或编号为k+1的相位时钟，当n个计数单元中编号为s的计数单元的计数值达到预设模数时，所述编号为s的计数单元用于将n个计数单元中的其他计数单元全部禁用或复位，以及输出有效信号至时钟选择单元，其中，0≤k＜n，0≤s＜n；

所述时钟选择单元用于接收到编号为s的计数单元输出的有效信号后，在n相位时钟提供的n个相位时钟中，提取与编号s和编号s+1的相位时钟的相位相差最大的一个相位时钟作为恢复时钟。

11.根据权利要求1所述的电路，其特征在于，所述边沿检测器为异或门或者同或门。

12.根据权利要求1所述的电路，其特征在于，所述计数单元为计数器或移位器。

13.根据权利要求1所述的电路，其特征在于，所述电路还包括路径匹配单元，所述路径匹配单元的输入数据为所述输入串行数据；所述路径匹配单元的延时时间与所述时钟选择单元的延时时间相同；

则所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对输入串行数据进行采样包括：所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对路径匹配单元的输出数据进行采样。

14.根据权利要求1所述的电路，其特征在于，所述电路还包括缓存器，所述缓存器的输入数据为所述第一采样组采样后的数据；所述缓存器用于对所述缓存器的输入数据进行延时或者滤波；

所述数据选择单元还用于对缓存器输出的数据与时钟选择单元处理得到的恢复时钟同步对应；

则所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对输入串行数据进行采样包括：所述数据选择单元用于利用时钟选择单元处理得到的恢复时钟对同步后的数据进行采样。

15.一种并行输出电路，其特征在于，所述并行输出电路包括如权利要求1至14任意一项所述的时钟恢复电路，以及串行转并行电路；输入串行数据输入至所述时钟恢复电路，所述串行转并行电路用于将所述时钟恢复电路的数据选择单元输出的恢复数据转换成并行数据输出。