CN111082803A - 一种用于时钟数据复位电路的高速低功耗多数仲裁电路 - Google Patents

一种用于时钟数据复位电路的高速低功耗多数仲裁电路 Download PDF

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Abstract

本发明公开了集成电路设计技术领域的一种用于时钟数据复位电路的高速低功耗多数仲裁电路，包括鉴相部分和表决部分，所述鉴相部分包括第一鉴相器、第二鉴相器，所述表决部分包括第一表决电路和第二表决电路；所述第一鉴相器和第二鉴相器，用于将四个数据同时的输入，并对所述第一表决电路发送检测相位结果，本发明在完成相同相位检测和表决功能的前提下，保持极高的速度和较低的功耗；本发明创造性的提出高速低功耗表决电路消除对相位不操作的无效输出，大大减小了系统的功耗；简化了整体电路结构，提高了多数仲裁电路的速度，提升了时钟数据复位电路的整体性能，符合物联网对电子产品高速低功耗的要求。

Description

一种用于时钟数据复位电路的高速低功耗多数仲裁电路
技术领域
本发明涉及集成电路设计技术领域，具体为一种用于时钟数据复位电路的高速低功耗多数仲裁电路。
背景技术
传统的多数仲裁电路结构如图1，电路包括四个鉴相器，三个仲裁电路，第一、第二鉴相器的输出到第一仲裁电路，第三、第四鉴相器的输出到第二仲裁电路，第一、第二仲裁电路的输出到第三仲裁电路。第一第二第三仲裁电路电路采用多个二选一选择器，对于一个高速时钟数据复位电路，如果采用传统的多数仲裁电路结构很难实现高速要求。此外，多个二选一选择器无形会带来更大的功耗。
基于此，本发明设计了一种用于时钟数据复位电路的高速低功耗多数仲裁电路，以解决上述问题。
发明内容
本发明的目的在于提供一种用于时钟数据复位电路的高速低功耗多数仲裁电路，以解决上述背景技术中提出的现有的传统的多数仲裁电路结构很难实现高速要求以及多个二选一选择器无形会带来更大的功耗的问题。
为实现上述目的，本发明提供如下技术方案：一种用于时钟数据复位电路的高速低功耗多数仲裁电路，包括鉴相部分和表决部分，所述鉴相部分包括第一鉴相器、第二鉴相器，所述表决部分包括第一表决电路和第二表决电路；
所述第一鉴相器和第二鉴相器，用于将四个数据同时的输入，并对所述第一表决电路发送检测相位结果；
所述第一表决电路，用于对检测相位结果进行第一次的高速低功耗的表决，消除输入数据的up数和dn数相等的情况以及两个相位保持的情况；
所述第二表决电路，用于对通过所述第一表决电路延时的第二组数据进行高速低功耗的表决，消除四组采样数据的无效操作情况。
优选的，所述表决部分还用于对通过所述第一鉴相器和第二鉴相器输入的第一组数据up个数和dn个数相等和两个hold相等情况输出结果为0的表决。
优选的，通过所述第一鉴相器和第二鉴相器输入的第一组数据通过所述第一级表决单元表决输出结果，并消除up和dn个数相等和两个保持的情况，输出的结果和经过触发器时钟延时处理得到第二组数据，并通过所述第二级表决单元进行表决输出结果，并消除了输出结果个数相等的情况，且输出得到四个时钟周期两个数据周期的时钟超前于数据或者滞后于数据的情况。
优选的，在所述第一表决电路表决输出时，当up个数大于dn个数时输出up＝1，dn＝0；当up个数小于dn个数时输出up＝0，dn＝1；当其他情况时输出up＝0，dn＝0。
优选的，在所述第二表决电路表决输出时，当up个数大于dn个数时输出up＝1，dn＝0；当up个数小于dn个数时输出up_o＝0，dn_o＝1；当其他情况时输出up_o＝0，dn_o＝0。
与现有技术相比，本发明的有益效果是：本发明在完成相同相位检测和表决功能的前提下，保持极高的速度和较低的功耗；本发明创造性的提出高速低功耗表决电路消除对相位不操作的无效输出，大大减小了系统的功耗；简化了整体电路结构，提高了多数仲裁电路的速度，提升了时钟数据复位电路的整体性能，符合物联网对电子产品高速低功耗的要求，而传统多数仲裁电路采用复杂的电路结构和表决电路限制了多数仲裁电路速度，增加了时钟数据复位电路设计的复杂度和功耗。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术的多数仲裁电路结构图；
图2为本发明高速低功耗多数仲裁电路整体结构图；
图3为本发明高速低功耗表决电路图；
图4为本发明高速低功耗多数仲裁电路图；
图5为本发明第一表决电路真值表图；
图6为本发明第一表决电路输出表图；
图7为本发明第二表决电路真值表图；
图8为本发明第二表决电路输出表图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图2-8，本发明提供一种技术方案：一种用于时钟数据复位电路的高速低功耗多数仲裁电路，包括鉴相部分和表决部分，所述鉴相部分包括第一鉴相器、第二鉴相器，所述表决部分包括第一表决电路和第二表决电路；
所述第一鉴相器和第二鉴相器，用于将四个数据同时的输入，并对所述第一表决电路发送检测相位结果；
所述第一表决电路，用于对检测相位结果进行第一次的高速低功耗的表决，消除输入数据的up数和dn数相等的情况以及两个相位保持的情况；
所述第二表决电路，用于对通过所述第一表决电路延时的第二组数据进行高速低功耗的表决，消除四组采样数据的无效操作情况。
需要说明的是，为解决传统多数仲裁电路结构设计冗杂带来的系统延迟问题，如图2所示的仲裁电路采用四个数据同时输入鉴相器，将检测相位的结果通过第一个高速低功耗的表决电路进行第一次表决，消除对时钟相位不操作(up数和dn数相等的情况和两个相位保持的情况)的无效输出，再通过延时的第二组数据经过第二个高速低功耗的表决电路进行表决，消除两组数据up数和dn数相等的无效输出，两级表决电路，消除了四组采样数据的无效操作情况，大大降低了设计的复杂性和功耗，提出的高速低功耗的多数仲裁电路结构采用的检测相位部分和表决单元，对比于传统多数仲裁电路结构的鉴相器电路和表决电路，电路结构更简单，降低了系统延迟，速度高，表决电路消除了无效输出情况，功耗低。
更进一步的实施方式为，所述表决部分还用于对通过所述第一鉴相器和第二鉴相器输入的第一组数据up个数和dn个数相等和两个hold相等情况输出结果为0的表决；统的多数仲裁电路采用的表决电路对up个数和dn个数相等的情况仍然进行运算，无效的运算带来更大的功耗，如图3所示，提出了一种高速低功耗表决电路来解决up个数和dn个数相等的情况和两个hold的情况也进行无效运算的问题。图3为一种高速低功耗表决电路的结构示意图，其中第一组数据up个数和dn个数相等的情况和两个hold的情况表决输出两个0，即这两种情况不用进行下一步运算，被第一表决电路消除，功耗减小，两组数据的up个数和dn个数相等的情况表决输出两个0，被第二表决电路消除，这时多数仲裁电路电路的功耗进一步减小。
更进一步的实施方式为，通过所述第一鉴相器和第二鉴相器输入的第一组数据通过所述第一级表决单元表决输出结果，并消除up和dn个数相等和两个保持的情况，输出的结果和经过触发器时钟延时处理得到第二组数据，并通过所述第二级表决单元进行表决输出结果，并消除了输出结果个数相等的情况，且输出得到四个时钟周期两个数据周期的时钟超前于数据或者滞后于数据的情况；传统的多数仲裁电路电路设计复杂，如图4所示，提出的一种高速低功耗多数仲裁电路，电路设计简单，第一组数据e1、d1与非产生up1，e2、d2与非产生up2，e1、
Figure BDA0002335268470000051
与非产生dn1，e2、
Figure BDA0002335268470000052
与非产生dn2，up1、up2和dn1、dn2通过第一级表决单元表决输出
Figure BDA0002335268470000053
和
Figure BDA0002335268470000054
并消除up和dn个数相等和两个保持的情况，输出的
Figure BDA0002335268470000055
和
Figure BDA0002335268470000056
和经过触发器时钟延时处理得到的第二组数据up_3、4和dn_3、4通过第二级表决单元进行表决输出up_o和dn_o，并消除了up_4和dn_4个数相等的情况，输出得到四个时钟周期两个数据周期的时钟超前于数据或者滞后于数据的情况。该多数仲裁电路电路通过计算第一表决电路触发器时钟clk_0加上前级电路延迟，调整延时触发器的时钟clk_a到前一个数据周期，实现数据相位两个周期时钟相位四个周期的相位关系表决。该多数仲裁电路电路结构简单，功耗低，十分适用于高速低功耗数据复位电路。
更进一步的实施方式如图6所示，在所述第一表决电路表决输出时，当up个数大于dn个数时输出up＝1，dn＝0；当up个数小于dn个数时输出up＝0，dn＝1；当其他情况时输出up＝0，dn＝0即消除其他无效的情况；需要解释的是如图5所示的第一表决电路真值表，三种正常情况①：up个数为0，dn个数为2，输出up＝0，dn＝1；②：up个数为1，dn个数为1，输出up＝0，dn＝0即消除相等的情况；③：up个数为2，dn个数为0，输出up＝1，dn＝0；三种特殊情况①：一个up，一个保持，输出up＝1，dn＝0；②：一个dn，一个保持，输出up＝0，dn＝1；③：两个保持，输出up＝0，dn＝0即消除两个保持的情况。
更进一步的实施方式如图8所示，在所述第二表决电路表决输出时，当up个数大于dn个数时输出up＝1，dn＝0；当up个数小于dn个数时输出up_o＝0，dn_o＝1；当其他情况时输出up_o＝0，dn_o＝0即消除其他无效的情况；需要解释的是，第二表决电路真值表如图7所示，三种正常情况①：up个数为0，dn个数为2，输出up＝0，dn＝1；②：up个数为1，dn个数为1，输出up＝0，dn＝0即消除相等的情况；③：up个数为2，dn个数为0，输出up＝1，dn＝0；三种特殊情况①：up个数为0，dn个数为0，输出up＝0，dn＝0即消除无效的情况；②：up个数为1，dn个数为0，输出up＝1，dn＝0；③：up个数为0，dn个数为1，输出up＝0，dn＝1。
在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (5)

1.一种用于时钟数据复位电路的高速低功耗多数仲裁电路，其特征在于：包括鉴相部分和表决部分，所述鉴相部分包括第一鉴相器、第二鉴相器，所述表决部分包括第一表决电路和第二表决电路；
所述第一鉴相器和第二鉴相器，用于将四个数据同时的输入，并对所述第一表决电路发送检测相位结果；
所述第一表决电路，用于对检测相位结果进行第一次的高速低功耗的表决，消除输入数据的up数和dn数相等的情况以及两个相位保持的情况；
所述第二表决电路，用于对通过所述第一表决电路延时的第二组数据进行高速低功耗的表决，消除四组采样数据的无效操作情况。
2.根据权利要求1所述的一种用于时钟数据复位电路的高速低功耗多数仲裁电路，其特征在于：所述表决部分还用于对通过所述第一鉴相器和第二鉴相器输入的第一组数据up个数和dn个数相等和两个hold相等情况输出结果为0的表决。
3.根据权利要求1所述的一种用于时钟数据复位电路的高速低功耗多数仲裁电路，其特征在于：通过所述第一鉴相器和第二鉴相器输入的第一组数据通过所述第一级表决单元表决输出结果，并消除up和dn个数相等和两个保持的情况，输出的结果和经过触发器时钟延时处理得到第二组数据，并通过所述第二级表决单元进行表决输出结果，并消除了输出结果个数相等的情况，且输出得到四个时钟周期两个数据周期的时钟超前于数据或者滞后于数据的情况。
4.根据权利要求1所述的一种用于时钟数据复位电路的高速低功耗多数仲裁电路，其特征在于：在所述第一表决电路表决输出时，当up个数大于dn个数时输出up＝1，dn＝0；当up个数小于dn个数时输出up＝0，dn＝1；当其他情况时输出up＝0，dn＝0。
5.根据权利要求1所述的一种用于时钟数据复位电路的高速低功耗多数仲裁电路，其特征在于：在所述第二表决电路表决输出时，当up个数大于dn个数时输出up＝1，dn＝0；当up个数小于dn个数时输出up_o＝0，dn_o＝1；当其他情况时输出up_o＝0，dn_o＝0。
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