CN105720972A - 用于高速数据传输接收器的投机式时钟数据恢复电路系统 - Google Patents

Abstract

本发明涉及一种用于高速数据传输接收器的投机式时钟数据恢复电路系统，包括由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路；所述数字低通滤波器包含至少一级累加器，该累加器包括两个加法器、一个多路选择器和一个D触发器；所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入，该累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值，之后根据当前周期的鉴相器的输出值，控制多路选择器选择正确的累加器输出结果，并输入D触发器。本发明的投机式时钟数据恢复电路系统可为一阶、两阶或多阶，能够有效减少时钟数据环路的延时，提高系统的稳定性，增强对于抖动的抗干扰能力。

Description

用于高速数据传输接收器的投机式时钟数据恢复电路系统

技术领域

本发明属于高速数据通信集成电路的技术领域，具体涉及一种新型投机式时钟数据恢复电路，能够应用在各类数据传输的接收器系统中。在接收器端，存在接收数据与采样时钟不同步的问题，时钟数据恢复系统通过不断调整采样时钟相位使采样时钟在数据信噪比最高的数据中心点采样，本发明能够降低系统环路延时，增加系统稳定性，降低误码率。

背景技术

时钟数据恢复电路的实现结构包括基于锁相环(PLL)结构、基于延迟线环路(DLL)结构、基于相位插值器(PI)结构、基于模数转换器(ADC)结构以及过采样结构等。时钟数据恢复电路中数字电路的引入可使其具有较小的功耗和面积，较大频率追踪范围，且拥有集成度高、可移植性强的优势。

图1为一种典型的采用全数字时钟数据恢复电路的高速数据传输接收端系统，该系统主要包括传输媒介100，偏置电路101，静电保护电路102，均衡器103，时钟数据恢复(CDR)环路104。传输媒介100可以包括但不限于以下一种或多种的组合：芯片封装、印制电路板、背板、连接器、各种类型的线缆等。偏置电路101用于匹配传输媒介信道阻抗，偏置电位V_CM在直流耦合时可以接到固定电位或悬空，但在交流耦合时必须接固定电位。随通信速度提高，信道频宽低于数据传输速率引起数据完整性受损，均衡器103是用于补偿由此引起的信号高频部分的衰减。时钟数据恢复环路104中包括使用4相时钟的采样器105，两个2:16分接器(Demux)106(a)和106(b)，Bang-bang鉴相器107，低通滤波器108，解码器109，相位插值器110。

进入时钟数据恢复环路104的数据经过半速率(Half-rate)4相时钟的采样器105后输出4路，其中包含2路数据和2路边沿信息。接下来通过两个2:16分接器106(a)和106(b)，得到原接收数据16分频后的数据和边沿信息各并行16位。数据和边沿信息进入鉴相器107按公式做亦或相减运算，公式中字母含义如图2中所示位置采样的数值，其中J_n表示第n次的判定值，D_n-1表示第n-1个数据值，D_n表示第n个数据值，E_n表示第n个边沿值，将16次判定值相加取和得出超前或滞后的信息2位。数据进入二阶数字低通滤波器108，经过滤波后的数据滤除了鉴相器和电源等的噪声，输出6位二进制编码表示2⁶＝64种相位。该6位信息经过解码器109输出类温度计编码的2位象限控制码和16位象限内相位控制码。18位控制信号控制相位插值器110，使其调整输出的四相半速率时钟的相位，调整分辨率为2个码元(UI)分为64相，即1/32个码元。时钟继续送入采样器105形成了整个时钟数据恢复环路。

随着对于高速通信系统的需求，数据传输速率目前已达到几个吉赫兹(GHz)或几十吉赫兹，相应的接收器中的时钟数据恢复环路104为了不降低其环路性能，其工作的频率也需要相对提高，因此产生了两个问题。第一个问题，速率提升后由于鉴相器107和数字低通滤波器108存在较为复杂的逻辑运算电路，其在时序上更难满足由于时钟周期减小而产生的建立时间不足的电路时序问题；第二个问题，是为了满足时序要求而在环路逻辑运算中插入的多级寄存器，其增加了环路延时，导致了环路稳定性下降，噪声容限变差，追踪速度变慢。这两个因素阻碍了这一结构在数据通信，特别是高速数据通信领域的广泛应用。

发明内容

本发明针对全数字时钟数据恢复电路用于高速数据通信性能降低的缺陷，提出了一种新型的投机式时钟数据恢复系统。

本发明采用的技术方案如下：

一种投机式时钟数据恢复电路系统，包括依次由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路；所述数字低通滤波器包含至少一级累加器，所述累加器包括两个加法器、一个多路选择器和一个D触发器；所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入，所述累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值，之后根据当前周期的所述鉴相器的输出值，控制所述多路选择器选择正确的累加器输出结果，并输入所述D触发器。

进一步地，所述累加器为一级，其为相位累加器。

进一步地，所述累加器为两级，第一级为相位累加器，第二级为频率累加器；连接所述相位累加器的主通路分为加上相位增益Kp和减去相位增益Kp两种情况，两个相位加法器分别输出当前周期相位调整超前或滞后两种可能的累加输出值，之后根据当前周期的鉴相器的输出值，控制相位累加器的多路选择器选择正确的累加器输出结果进入相位累加器的D触发器；另一条连接所述频率累加器的通路分为加上频率增益Ki和减去频率增益Ki两种情况，两个频率加法器分别输出可能的两种结果，之后根据当前周期的鉴相器的输出值，控制频率累加器的多路选择器选择正确的频率累加器输出结果进入频率累加器的D触发器和相位累加器。

进一步地，所述累加器为三级，第一级为相位累加器，第二级为频率累加器，第三级为频率变化率累加器。

进一步地，通过增加累加器的级数实现更高阶的投机式时钟数据恢复电路系统。

进一步地，所述鉴相器输出的超前或滞后的判决直接输入所述多路选择器而不作为加法器的输入，以减少一级环路延时。

进一步地，控制所述多路选择器选择正确的累加器输出结果的方法是：设鉴相器计算的超前或滞后的结果为一个有符号数并用补码形式表示其值，其符号位作为多路选择器的控制信号的输入；当该符号位为正时，表示鉴相器当次计算结果为采样时钟的采样点比数据中心点超前，累加器应选择加上相应增益的值，多路选择器根据控制信号的“0”或“1”，分别选择0通路对应的输入或1通路对应的输入作为输出；同理，当符号位为负时表示鉴相器当次计算结果为采样时钟的采样点比数据中心点滞后，累加器应选择减去相应增益的值。

一种高速数据传输接收器，包括上述投机式时钟数据恢复电路系统。

与现有技术相比，本发明具有如下有益效果：

本发明的用于高速数据传输接收器的新型投机式时钟数据恢复电路系统，可以有效的减少时钟数据环路的延时，使得整个系统更加稳定，对于抖动的抗干扰能力更强。此外，本发明的系统采用全数字结构有良好的移植性，可适用于不同的工艺。该系统相位追踪的精度为1/32码元间隔(UI)，一阶结构能够追踪时钟数据之间的固定相位差，二阶结构能够追踪时钟数据之间的固定频率偏差，三阶结构能够追踪时钟数据之间的固定频率变化率的偏差，且更高阶的结构也同样适用。

附图说明

图1为典型的采用全数字时钟数据恢复电路的高速数据传输接收端系统结构图。

图2为Bang-bang鉴相器判断超前或滞后采样说明图。

图3(a)为二阶全数字时钟数据恢复电路的鉴相器和数字低通滤波器结构图。

图3(b)为发明的二阶全数字时钟数据恢复电路的鉴相器和数字低通滤波器结构图。

图4为二阶全数字时钟数据恢复环路的Z域建模图。

图5为本发明的二阶全数字时钟数据恢复环路的传输函数Z域仿真图。

图6为本发明的二阶全数字时钟数据恢复环路的噪声容限Z域仿真图。

图7为本发明的三阶全数字时钟数据恢复电路的鉴相器和数字低通滤波器结构图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面通过具体实施例和附图，对本发明做进一步说明。首先以最常用的二阶时钟数据恢复电路为例描述其结构，然后对一阶、三阶或更高阶的时钟数据恢复电路进行说明。下面描述中，“累加电路”也称为“累加器”。

图3(a)所示为传统的二阶时钟数据恢复环路，其中逻辑运算较为复杂的两部分分别为Bang-bang鉴相器107和低通滤波器200。在两个模块之间需插入一级D触发器201，使得电路在时序上满足要求。如背景技术中所述，Bang-bang鉴相器107输出超前或滞后的判决，经过D触发器201到二阶低通滤波器200，主通路乘以相位增益K_p后作为12位的相位累加电路203的一个输入，另一路乘以频率增益K_i后接一个15位的频率累加电路204，其和的高9位为主通路累加器(即相位累加电路203)的另一个输入。低通滤波器的时钟周期为16倍的码元间隔时长，即16UI。二阶低通滤波器200中的关键路径需满足条件：

T_cq+T_setup+T_Ki+T_acc-phase+T_{acc-frequency}＜16UI

其中T_cq和T_setup分别表示D触发器202的时钟触发沿到数据输出的延时时间和它的建立时间，T_Ki代表K_i频率增益的延时，T_acc-phase和T_{acc-frequency}是相位加法器206和频率加法器205的延时时间。在此结构中，时钟数据由于寄存器级联导致的环路延时约为3×16UI。环路延时较大，会使得时钟数据恢复环路稳定性变弱，滤除抖动的性能变差。

图3(b)所示为本发明的投机式时钟数据恢复电路系统，二阶数字低通滤波器210中包含了带有预判的相位累加电路213和频率累加电路214，该系统相对于图3(a)的主要改变为减少了一级D触发器211，即鉴相器输出的超前或滞后的判决直接输入数字低通滤波器，且输入多路选择器而不作为加法器的输入，减少了一级环路延时。该结构的具体实现是，根据Bang-bang鉴相器107得出的判决结果为超前或滞后两种(1或0)，对两种结果会产生的值都将其作为累加电路的输入。主通路上分为加上增益K_p和减去增益K_p两种情况，它们都与之前的结果进行累加，即相位加法器216(a)和216(b)分别输出当前周期相位调整超前或滞后两种可能的累加输出值。之后根据当前周期的鉴相器107的输出值，控制多路选择器217选择正确的累加器输出结果进入D触发器212，然后输出到接下来的电路。同理，另一条通路分为加上频率增益K_i和减去增益K_i两种情况，它们都与之前的结果进行累加，即频率加法器215(a)和215(b)分别输出可能的两种结果。之后根据当前周期的鉴相器107的输出值，控制多路选择器218选择正确的频率累加器输出结果进入D触发器219和相位累加器(即相位累加电路213)。如前所述，低通滤波器的时钟周期为16倍的码元间隔时长，即16UI。二阶低通滤波器210中的关键路径需满足条件：

T_cq+T_setup+2T_MUX+T_acc-phase+T_{acc-frequency}＜16UI

相应的，其中T_cq和T_setup分别表示D触发器212的时钟触发沿到数据输出的延时时间和它的建立时间，T_MUX代表多路选择器217或218的延时，T_acc-phase和T_{acc-frequency}是相位加法器216和频率加法器215的延时时间。T_MUX的数值通常比T_Kp或T_Ki的数值要小一些，因此本发明中的关键路径更容易实现，不但如此，寄存器的级联也减少一级，使时钟数据恢复系统拥有了更好的性能。为了适应不同高速通信接收器对于时钟数据系统的带宽要求，相位增益K_p和频率增益K_i设置为可调节的参数，如分别为2^-2,2^-3,2^-4和2^-9,2^-10,2^-11。

本发明的用于高速数据通信的投机式时钟数据恢复电路，其投机式的实施方法的关键在于，对于图3(b)中相位累加器213和频率累加器214，在每一次处理周期内所加的数值不再如图3(a)中相位累加器203和频率累加器204一样等待前一级的输出，而是将两种可能的结果先进行分别相加求和，再由多路选择器217和218选择正确值进行输出。如图3(b)中鉴相器107计算超前或滞后的结果为一个有符号数并用补码形式表示其值，其符号位(即最高位)作为多路选择器217和218控制信号的输入。当符号位为正(即“0”)时表示鉴相器107当次计算结果为采样时钟的采样点比数据中心点超前，相位累加器213和频率累加器214应分别选择加Kp和加Ki的值。多路选择器217和218的工作方式是根据控制信号(如图3(b)中鉴相器107的输出信号)的“0”或“1”，分别选择0通路对应的输入或1通路对应的输入作为输出。同理，当符号位为负(即“1”)时表示鉴相器107当次计算结果为采样时钟的采样点比数据中心点滞后，相位累加器213和频率累加器214应分别选择减Kp和减Ki的值。

本发明相较于没有采用投机式结构的系统，其性能优势在Z域分析中能够比较直观的看出来。图3(a)和图3(b)分别为传统的时钟数据恢复环路和采用投机式的时钟数据恢复环路，对于环路的Z域模型建立如图4所示。图中为环路中的各个器件建立了Z域的模型，鉴相器Z域模型301，其中K_PD表示根据公式(σ_j表示抖动的标准差)计算的鉴相器的线性增益；相位和频率增益Z域模型302和303，其中Kp和Ki表示其增益且为可调参数；频率累加器Z域模型304，如图由加法器和D触发器组成；相位累加器Z域模型305，如图由加法器和D触发器组成；相位插值器Z域模型307，其中K_PI为相位插值器增益；寄存器级联Z域模型306，其中NL表示级联的级数。

根据图4所示环路系统，计算开环增益可得：

其中Φ表示相位。根据Z域到S域的转换关系(T_s表示采样周期，s表示拉普拉斯变换复频域的独立变量)，可得开环增益：

$L_S=K_{PD}{K}_{PI}\·\frac{-s^2\·{\mathrm{NLT}}_s\·K_p+s\·(K_p-NL\·K_i)+K_i/T_s}{s^2{T}_s},$

根据开环增益可得整个环路的闭环系统函数其中固有频率 ${\mathrm{\ω}}_n=\frac{\sqrt{K_{PD}{K}_{PI}{K}_i}}{T_s},$ 阻尼系数 $\mathrm{\ζ}=\frac{(K_p-NL\·K_i)\·\sqrt{K_{PD}{K}_{PI}}}{2\sqrt{K_i}}.$ 从而可以计算出环路的零点为ω_z＝-ω_n/2ζ和环路的两个极点为

根据各个参数的计算值，零点通常先于极点出现，因此会导致抖动过冲(JitterPeking)如图5所示，过大的抖动过冲会影响环路的稳定性。由于环路中寄存器级联的级数不同，抖动过冲会因级数的增大而变大，如图5所示画出的两组系统函数波特图，可以明显的看出对于越大的寄存器级数NL，其抖动过冲越大，系统越不稳定。两组系统函数波特曲线是采用了不同的参数K_p，因此环路的带宽不同，但都反应了由NL过大而引起的系统不稳定。

描述时钟数据恢复电路的另一个比较重要的性能指标是抖动容限，其表示在不增加误码率的前提下，时钟数据恢复系统所能容忍的最大抖动值。在给定的频率下，为了避免采样点位于数据传输的边沿处而产生误码，相位差Φ_输入-Φ_输出必须小于半个码元间隔(1/2UI)。因此可得关系式将之前系统函数表达式H(s)带入，可得抖动容限函数对于该函数的幅值，其在频率小于ω_p1时，以40dB每10倍频的速率衰减；在频率大于ω_p1小于ω_p2时，幅值以20dB每10倍频的速率衰减；在频率大于ω_p2时，幅值接近半个码元间隔(1/2UI)。因此，对于增大固有频率ω_n和阻尼参数ζ，都可以使噪声容限幅值增大，而寄存器级联数目减小可以使阻尼参数ζ增加。如图6所示，为两个不同K_p参数值的情况下两组不同寄存器级联级数的抖动容限函数曲线。其中横坐标表示抖动的频率，单位是赫兹(Hz)；纵坐标是时钟数据恢复系统所能容忍的输入抖动相位的最大值，单位归一化为一个码元间隔(UI)。可以明显的看出在两组曲线中，都是级联数目越小的时钟数据恢复系统所能容忍的最大抖动值越大，即系统对于抗抖动干扰的性能越好。

相较前文所述的二阶时钟数据恢复系统，该投机式的结构也可应用于一阶、三阶或更高阶的时钟数据恢复系统。对于一阶的结构，将图3(b)中的频率累加器214结构及其连接的输入输出信号去掉即可得到一阶的投机式时钟数据恢复系统。一阶的系统只能对时钟与数据之间的固定相位偏差进行追相的功能，不能如二阶结构中对于两者的固定频率偏差进行追频。对于三阶的结构，如图7所示，其低通滤波器230在二阶结构的基础上增加一级累加器。增加的频率变化率累加器233，其与相位累加器231和频率累加器232结构基本相同。频率变化率累加器233中的多路选择器243也由鉴相器107的输出进行控制。三阶的时钟数据恢复电路不仅能够追踪时钟数据的固定频率偏差，还能追踪两者之间具有的固定频率变化率的偏差。更高阶的投机式时钟数据恢复电路系统，也能够以相应增加累加器级数的方式进行实现。

以上实施例仅用以说明本发明的技术方案而非对其进行限制，本领域的普通技术人员可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明的精神和范围，本发明的保护范围应以权利要求书所述为准。

Claims (8)

1.一种投机式时钟数据恢复电路系统，包括依次由采样器、分接器、鉴相器、数字低通滤波器、解码器和相位差值器构成的环路，其特征在于，所述数字低通滤波器包含至少一级累加器，所述累加器包括两个加法器、一个多路选择器和一个D触发器；所述鉴相器输出的超前或滞后的判决结果都作为所述累加器的输入，所述累加器的两个加法器分别输出当前周期的超前或滞后两种可能的累加输出值，之后根据当前周期的所述鉴相器的输出值，控制所述多路选择器选择正确的累加器输出结果，并输入所述D触发器。

2.如权利要求1所述的系统，其特征在于，所述累加器为一级，其为相位累加器。

3.如权利要求1所述的系统，其特征在于：所述累加器为两级，第一级为相位累加器，第二级为频率累加器；连接所述相位累加器的主通路分为加上相位增益K_p和减去相位增益K_p两种情况，两个相位加法器分别输出当前周期相位调整超前或滞后两种可能的累加输出值，之后根据当前周期的鉴相器的输出值，控制相位累加器的多路选择器选择正确的累加器输出结果进入相位累加器的D触发器；另一条连接所述频率累加器的通路分为加上频率增益K_i和减去频率增益K_i两种情况，两个频率加法器分别输出可能的两种结果，之后根据当前周期的鉴相器的输出值，控制频率累加器的多路选择器选择正确的频率累加器输出结果进入频率累加器的D触发器和相位累加器。

4.如权利要求1所述的系统，其特征在于：所述累加器为三级，第一级为相位累加器，第二级为频率累加器，第三级为频率变化率累加器。

5.如权利要求4所述的系统，其特征在于：通过增加累加器的级数实现更高阶的投机式时钟数据恢复电路系统。

6.如权利要求1～5中任一项所述的系统，其特征在于，所述鉴相器输出的超前或滞后的判决直接输入所述多路选择器而不作为加法器的输入，以减少一级环路延时。

7.如权利要求1～5中任一项所述的系统，其特征在于，控制所述多路选择器选择正确的累加器输出结果的方法是：设鉴相器计算的超前或滞后的结果为一个有符号数并用补码形式表示其值，其符号位作为多路选择器的控制信号的输入；当该符号位为正时，表示鉴相器当次计算结果为采样时钟的采样点比数据中心点超前，累加器应选择加上相应增益的值，多路选择器根据控制信号的“0”或“1”，分别选择0通路对应的输入或1通路对应的输入作为输出；同理，当符号位为负时表示鉴相器当次计算结果为采样时钟的采样点比数据中心点滞后，累加器应选择减去相应增益的值。

8.一种高速数据传输接收器，其特征在于，包括权利要求1～7中任一项所述的投机式时钟数据恢复电路系统。