CN109412584B - 时钟和数据恢复电路及其实施方法 - Google Patents

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Abstract

公开了用于实施时钟和数据恢复的电路和方法。在一个实例中，公开了一种时钟和数据恢复电路。该电路包括三阶数字滤波器，例如，包括三个串联连接的累加器的有限状态机(FSM)。在这三个累加器中，第一累加器接收输入相位码，其中，输入相位码表示在每个FSM周期处的数据信号与时钟信号之间的相位时序差，并且累加不同FSM周期的输入相位码，以在每个FSM周期处产生一阶相位码；第二累加器累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期处产生二阶相位码；并且第三累加器累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期处产生三阶相位码。

Description

时钟和数据恢复电路及其实施方法
技术领域
本发明的实施例一般地涉及通信技术领域，更具体地，涉及时钟和数据恢复电路及其实施方法。
背景技术
通常在没有附加时钟电路的情况下传输有线链路的通信系统中的数字数据流，例如以太网、火线和其他串行通信网络。因此，系统的接收器通常使用时钟和数据恢复(CDR)电路来同步处理数据，这确保恢复的时钟与输入数据正确对准。
CDR电路试图通过利用数字滤波器和相位插入器来恢复时钟和数据。数字滤波器估计串行数据信号中即将到达的电平转换的相位位置；并且相位插入器控制在最佳时间处进行采样。数字滤波器类似于反馈控制环路，其检查当前恢复的时钟和数据之间的相位误差的符号。如果恢复的时钟太早，则相位插入器会延迟时钟。如果恢复的时钟太晚，则相位插入器会提前时钟。传统的数字环路滤波器是一阶滤波器或二阶滤波器，尤其是当最初是基于扩频生成接收器时钟时，传统的数字环路滤波器不能完全消除系统的剩余抖动。因此，现有的CDR电路在性能和稳定性方面无法完全令人满意。
发明内容
根据本发明的一方面，提供了一种时钟和数据恢复电路，包括：有限状态机FSM，所述FSM包括：第一累加器，被配置为接收表示在每个FSM周期处的数据信号和时钟信号之间的相位时序差的输入相位码，以累加不同FSM周期的输入相位码，并且在每个FSM周期处生成一阶相位码，第二累加器，耦合到所述第一累加器并且被配置为累加不同FSM周期的所述输入相位码和所述一阶相位码，并且在每个FSM周期处生成二阶相位码；以及第三累加器，耦合到所述第二累加器并且被配置为累加不同FSM周期的所述输入相位码和所述二阶相位码，并且在每个FSM周期处生成三阶相位码；以及相位插入器，被配置为旋转所述时钟信号的相位，以基于所述三阶相位码提供旋转时钟。
根据本发明的另一方面，提供了一种时钟和数据恢复电路，包括：有限状态机(FSM)，所述FSM包括：第一累加器，被配置为接收表示每个FSM周期处的数据信号和时钟信号之间的相位时序差的输入相位码，以累加不同FSM周期的输入相位码，并且在每个FSM周期处生成一阶相位码，多个累加器，其中，所述第一累加器和所述多个累加器串联连接，其中，所述多个累加器中的每一个均被配置为累加不同FSM周期的所述输入相位码和由先前累加器产生的低阶相位码，以及在每个FSM周期处产生高阶相位码，以及端部累加器，连接到所述多个累加器中的最后一个累加器，并且被配置为累加不同FSM周期的所述输入相位码和由所述最后一个累加器生成的相位码，并且在每个FSM周期处生成最终阶相位码；以及相位插入器，被配置为旋转所述时钟信号的相位，以基于所述最终阶相位码来提供旋转时钟。
根据本发明的又一方面，提供了一种实施时钟和数据恢复的方法，所述方法包括：在每个有限状态机(FSM)周期处产生表示数据信号和时钟信号之间的相位时序差的输入相位码；累加不同FSM周期的输入相位码，以在每个FSM周期处产生一阶相位码；累加不同FSM周期的所述输入相位码和所述一阶相位码，以在每个FSM周期处产生二阶相位码；累加不同FSM周期的所述输入相位码和所述二阶相位码，以在每个FSM周期处产生三阶相位码；以及旋转所述时钟信号的相位，以基于所述三阶相位码提供旋转时钟。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，各个部件不一定按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸和几何形状可以任意增大或减小。在整个说明书和附图中，相同的参考标号表示相同的部件。
图1示出了根据本发明的一些实施例的包括用于实施时钟和数据恢复的数字电路的系统的示例性框图。
图2示出了根据本发明的一些实施例的时钟和数据恢复电路中的有限状态机(FSM)的示例性框图。
图3示出了根据本发明的一些实施例的在不同FSM周期处FSM的不同节点处生成的示例性相位码。
图4示出了根据本发明的一些实施例的时钟和数据恢复电路的功率谱密度性能。
图5示出了根据本发明的一些实施例的时钟和数据恢复电路的抖动容限性能。
图6示出了根据本发明的一些实施例的时钟和数据恢复电路的相位裕度性能。
图7示出了根据本发明的一些实施例的时钟和数据恢复电路中的FSM的另一示例性框图。
图8示出了根据本发明的一些实施例的用于实施时钟和数据恢复的示例性方法的流程图。
具体实施方式
以下公开内容描述了用于实现主题的不同特征的许多不同示例性实施例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在...下面”、“下部”、“在...之上”、“上部”等的空间相对术语来描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包含在使用或操作中的器件的不同取向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间相对描述符同样可以作出相应地解释。除非另有明确说明，否则诸如“附接”、“粘接”、“连接”和“互连”的术语是指结构通过中间结构直接或间接地彼此固定或附接的关系、以及可移动或刚性附接或关系。
除非另有定义，否则本文使用的所有术语(包括技术和科学术语)具有与本文所属领域的普通技术人员通常理解的相同的含义。此外，应该理解，除非在本文中有明确地限定，否则诸如在通用字典中限定的那些术语应该被解释为具有与其在相关技术和本发明的背景下它们的含义一致的含义，并且将不被解释为理想化或过于正式的含义。
现在将详细参考本发明的本实施例，其中，在附图中示出其实例。只要有可能，在附图和说明书中使用相同的参考标号来指代相同或相似的部分。
CDR电路试图通过利用数字滤波器和相位插入器来恢复时钟和数据。数字滤波器估计串行数据信号中即将到达的电平转换的相位位置；并且相位插入器控制在最佳时间进行采样。数字滤波器类似于反馈控制环路，其检查当前恢复的时钟和数据之间的相位误差的符号。如果恢复的时钟太早，则相位插入器会延迟时钟。如果恢复的时钟太晚，则相位插入器会提前时钟。传统的数字环路滤波器是一阶滤波器或二阶滤波器，尤其是当基于扩频最初生成接收器时钟时，传统的数字环路滤波器不能完全消除系统的剩余抖动。
本发明提供了新型CDR电路以及实施用于剩余抖动消除的CDR的方法的各种实施例。在一些实施例中，所公开的CDR电路包括三阶数字滤波器，例如，包括三个串联连接的累加器的有限状态机(FSM)。在这三个累加器中，第一累加器在每个FSM周期接收表示数据信号与时钟信号之间的相位时序差的输入相位码，并且累加不同FSM周期的输入相位码，以在每个FSM周期产生一阶相位码；第二累加器累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期产生二阶相位码；并且第三累加器累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期产生三阶相位码。所公开的CDR电路还包括相位插入器，其中，该相位插入器被配置为基于三阶相位码来旋转时钟信号的相位，以将时钟恢复为与输入数据正确对准。在一个实施例中，即使基于扩频生成初始时钟信号，以降低系统的电磁干扰(EMI)的频谱密度，三阶FSM也具有完全消除CDR电路的剩余抖动的闭环传输函数。在另一实施例中，所公开的CDR电路可以包括具有串联连接的k个累加器的任何类型的k阶FSM，其中k是大于3的整数。
本发明适用于包括CDR电路的任何通信系统。所公开的CDR电路可以完全消除系统的剩余抖动。与一阶或二阶CDR电路相比，除了抖动性能改善之外，所公开的CDR电路改善了相位裕度高于或等于60度的系统的稳定性。
图1示出了根据本发明的一些实施例的包括用于实施时钟和数据恢复的数字电路105的系统100的示例性框图。根据一个实施例，系统100可以是具有串行器/解串器(SerDes，Serializer/Deserializer)架构的通信系统中的接收器的部分。具有SerDes架构的通信系统包括发射器、信道和接收器。发射器可以包括线性均衡器，例如，前馈均衡器(FFE)，以在发送之前均衡数据。在该实例中，发射器经由信道将串行数据流(例如，0101110...)发送给接收器，该信道可以是通常包括芯片封装件、电缆、子卡和底板的损耗介质。在信道的输出处接收的信号显然有噪声并且受到高度污染，但是预计最终会完全恢复到原始发送的比特流。为了实现这个目标，接收器中包含了几个辅助模块，例如连续时间线性均衡(CTLE)、判定反馈均衡器(DFE)和CDR电路以控制用于时钟对准的恢复时钟的相位(并且有时控制频率)。
在图1中简化并示出闭环配置，其中，通过闭环配置来实现通过上面提到的时钟对准。基本上由锁相环(PLL)120、扩频时钟(SSC)130和CDR电路105来配置该环路。PLL 120耦合至参考时钟110以用作参考时钟源。如图1所示，PLL 120可以锁定时钟频率以形成窄带或单调频率信号(single tone frequency signal)125。
作为参考时钟源，当信号能量高度集中在单频(single tone)上时，单频信号125可能导致系统中的电磁干扰(EMI)。连接到PLL 120的SSC 130可以基于单频时钟信号125来产生时钟信号135，其中，该时钟信号135具有更宽的带宽和更少的EMI。SSC 130可以通过故意抖动时钟以使辐射能量扩散到整个频谱并且从而降低其峰值来降低EMI辐射。尽管输出时钟信号135具有降低的EMI并且能够满足法规或工业规范，但是因为在时钟对准之后可能容易从SSC调制产生剩余抖动，所以对于时钟与输入数据的对准是不利的。
在该实例中，CDR电路105被设计为通过剩余抖动消除实施时钟对准，即，时钟和数据恢复。CDR电路105基于输入数据101和扩展时钟信号135实施时钟和数据恢复，以产生恢复时钟信号185，其中，恢复时钟信号185也是单频时钟信号。在类似于均衡的一些数据处理之后，输入数据101可以是从发射器接收的数据。在一个实施例中，如图1所示，通过读出放大器触发器(SAFF)170进一步处理输入数据101，其中，该触发器可以将输入数据的信号电压恢复为具有高灵敏度的其全摆幅。在另一实施例中，在用于低功率和低噪声设计的DFE(图1中未示出)中可以包括SAFF 170，以在CDR电路105处的时钟对准之前对输入数据101进行预处理。
如图1所示，在该实例中，CDR电路105包括相位插入器140、分频器150、解串器160和M阶CDR FSM 180(M＝第一、第二、第三...)。在该实施例中，术语M阶表示在CDR FSM中最多具有串联连接的M个累加器。一般来说，在CDR电路中使用相位插入器来生成具有不同相位的时钟信号，并且用于选取(pick，又称拾取)具有适当相位的时钟信号。在该实例中，相位插入器140接收单频时钟信号135以产生要对准和恢复的初始时钟信号。为了恢复时钟，相位插入器140遵循来自M阶CDR FSM 180的命令来旋转时钟信号以用于在每个FSM周期处对准。在一个实施例中，相位插入器140通过基于初始时钟和由M阶CDR FSM 180生成的相位码从初始时钟旋转(移位)相位来生成旋转时钟。相位插入器140可以存储具有相同的相位差Δp的多个候选旋转的时钟。根据各种实施例，相位差可以不同。相位差Δp是预先确定的，并且可以是诸如5度、10度、15度等。如果第一时钟信号从第二时钟信号旋转了相位差Δp、2Δp、3Δp等，则第一时钟信号被称为从第二时钟信号旋转了一步、两步、三步等。此外，如果要与第二时钟信号相比向右(时间上稍后)旋转第一时钟信号，则旋转步骤(step)为正，例如+1、+2、+3等，并且相应的相位码也为+1、+2、+3等。相反，如果与第二时钟信号相比向左(时间上稍早)旋转第一时钟信号，则旋转步骤为负，例如-1、-2、-3等，并且相应的相位码也为-1、-2、-3等。本领域技术人员可以理解的是，该定义也可以颠倒。旋转的相位可以与由M阶CDR FSM 180生成的相位码线性相关。
在一个实例中，如果相位码是-1或+1，则将通过将初始时钟分别向左旋转一步或向右旋转一步来生成旋转的时钟信号。本领域技术人员可以理解，新产生的时钟将被用作下一次旋转(即，在下一个FSM周期处)的初始时钟。如果相位码是-3、-2、+2、+3等，则根据相位码的值，与每次移动一步相比，新生成时钟的相位可以从初始时钟移动更多步。
在该实例中，解串器160将由诸如SAFF 170处理或没有处理的输入数据101从串行格式转换为并行格式。输入的串行数据是高速单比特操作。在进入M阶CDR FSM 180之前，串行数据由解串器160进行处理，以将操作从高速减慢到低速。因此，数据以较慢的时钟逐位累加。如图1所示，分频器150控制解串器160的时钟源，并且将由相位插入器140在每个FSM周期产生的初始时钟信号馈送到解串器160中。以每比特串行数据100ps为例，如果解串器160减慢64倍，那么M阶CDR FSM 180将以等于100ps*64＝6.4ns的时钟速度同时传导64比特。
在一个实施例中，解串器160接收输入数据信号和初始时钟信号，在每个FSM周期处生成表示输入数据信号和初始时钟信号之间的相位时序差的输入相位码，并且将输入相位码发送到M阶CDR FSM 180以产生M阶相位码。
在该实例中，M阶CDR FSM 180基于由解串器160生成的输入相位码来生成M阶相位码。在一个实施例中，M阶CDR FSM 180具有比输入数据101的频率更低的处理速率。因此，输入相位码信号是由串行信号101转换的并行信号。M阶CDR FSM 180接收一个输入相位码并将相应的M阶相位码发送到相位插入器140的持续时间被称为一个FSM周期。
M阶CDR FSM 180的每阶设计均对应于时钟对准环路的数学行为模型。在一个实例中，一阶CDR FSM具有开环传输函数p/s，其中p表示s域中的极点；并且二阶CDR FSM具有开环传输函数
Figure BDA0001690147190000081
其中δ表示阻尼因子，并且ωn表示固有频率。
根据各种实施例，SSC 130是具有传输函数
Figure BDA0001690147190000082
的三角形SSC调制器，其中Δf/Δt表示由于SSC引起的频率偏差率。以5000ppm SSC为例，频率在15微秒内偏移(drift)5000ppm。因此，一阶CDR FSM中的剩余抖动可以如下得出：
Figure BDA0001690147190000083
因此，二阶CDR FSM中的剩余抖动可以如下得出：
Figure BDA0001690147190000084
如上面等式(1)和(2)所示，一阶和二阶CDR FSM中的剩余抖动不能被消除为零。从系统意义上讲，由此产生的剩余抖动叠加对抖动容限和功率谱密度的重大影响。如下面详细讨论的，当M阶CDR FSM 180具有三阶或更高阶时，其将具有将剩余抖动完全消除为零的能力。在时钟对准之后，M阶CDR FSM 180输出恢复时钟信号185，其中，恢复时钟信号185与接收器处的输入数据对准。接收器可以根据对准的时钟对接收到的数据实施采样以恢复已经通过有损信道发送的数据。通过将接收器处的恢复数据与来自发射器的发射数据进行比较，误比特率测试(BERT,又称误码率测试)模块(图1中未示出)可以用于计算通信系统的误比特率(BER，bit error rate，又称误码率)。
图2示出了根据本发明的一些实施例的时钟和数据恢复电路中的三阶CDR FSM280的示例性框图。在一个实施例中，三阶CDR FSM 280用作图1的CDR电路105中的M阶CDRFSM 180。如图2所示，在该实例中，三阶CDR FSM 280包括第一累加器210、第二累加器220、第三累加器230以及触发器或锁存器204。在该实例中，锁存器204接收并存储由解串器160生成的输入相位码信息，并且在每个FSM周期处将存储的输入相位码提供给第一累加器210、第二累加器220和第三累加器230。如上所述，输入相位码表示在每个FSM周期处数据信号和时钟信号之间的相位时序差。
在该实例中，第一累加器210在每个FSM周期处接收输入相位码并且累加用于不同FSM周期的输入相位码，以在每个FSM周期处生成一阶相位码。如图2所示，第一累加器210包括加法器212、延迟型(D型)触发器214和滤波器G 216。可以通过逻辑门实现加法器212以将两个输入值相加在一起并输出两个输入值的总和。D型触发器214用于存储第一累加器210的过去的数据。
累加器是用于累加从过去到迄今为止的数据的电路。利用用于数据存储的D型触发器214，加法器212可以将来自先前FSM周期的数据和来自锁存器204的新输入相位码相加。例如，由加法器212实施的等式可以示出为：x[n]＝x[n-1]+Input[n-1]，其中n是时间索引，即FSM周期数，x表示数据，即此处的累加相位码，并且输入(Input)表示来自锁存器204的输入相位码204。
加法器212将新累加的相位码输出到D型触发器214以在每个FSM周期处进行数据存储，使得所存储的相位码可以用于在下一FSM周期时进行累加。此外，D型触发器214还在每个FSM周期处经由滤波器G 216将所存储的相位码(称为一阶相位码)输出至第二累加器220。
在该实例中，滤波器G 216可以修改来自D型触发器214的存储的相位码以在当前FSM周期处生成一阶相位码，并将其提供给第二累加器220以进行累加。例如，滤波器G 216可以是数字滤波器，其中，该滤波器G 216在将一阶相位码提供给第二累加器220之前，通过按比例放大或缩小所存储的相位码或将其保持不变来修改所存储的相位码的强度(intensity)。根据各种实施例，滤波器G 216可以放置在第一累加器210中、第二累加器220中或第一累加器210和第二累加器220之间。
在该实例中，第二累加器220在每个FSM周期处接收输入相位码和一阶相位码，并且累加用于不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期处生成二阶相位码。如图2所示，第二累加器220包括加法器222、D型触发器224和滤波器F 226。可以通过逻辑门实现加法器222以将两个输入值相加在一起并输出两个输入值的总和。D型触发器224用于存储用于第二累加器220的过去的数据。累加器是用于从过去直到现在的数据的电路。利用用于数据存储的D型触发器224，加法器222可将来自先前FSM周期的数据、来自锁存器204的新输入相位码和来自第一累加器210的新的一阶相位码相加。
加法器222将新累加的相位码输出到D型触发器224以用于在每个FSM周期处的数据存储，使得所存储的相位码可以用于在下一FSM周期时进行累加。此外，D型触发器224还在每个FSM周期处经由滤波器F 226将所存储的相位码(称为二阶相位码)输出至第三累加器230。在该实例中，滤波器F 226可以修改来自D型触发器224的存储的相位码，以在当前FSM周期处产生二阶相位码，并将其提供给第三累加器230用于进行累加。例如，滤波器F226可以是数字滤波器，其中，滤波器F 226在将二阶相位码提供给第三累加器230之前，通过按比例放大或缩小所存储的相位码或保持其不变来修改D型触发器224处所存储的相位码的强度。根据各种实施例，过滤器F 226可以放置在第二累加器220中、第三累加器230中或第二累加器220和第三累加器230之间。
在该实例中，第三累加器230在每个FSM周期处接收输入相位码和二阶相位码，并来累加用于不同FSM周期的输入相位码和二阶相位码以在每个FSM周期处生成三阶相位码。如图2所示，第三累加器230包括加法器232、D型触发器234和滤波器P 236。在该实例中，滤波器P 236可以修改来自锁存器204的输入相位码，以在当前FSM周期处生成修改的输入相位码，并将其提供给加法器232以进行累加。例如，滤波器P 236可以是数字滤波器，其中，滤波器P 236在将三阶相位码提供给加法器232之前，通过按比例放大或缩小输入相位码或保持其不变来修改输入相位码的强度。根据各种实施例，过滤器P 236可以放置在第三累加器230中或放置在第三累加器230外。
可以通过逻辑门实现加法器232以将两个输入值相加在一起并输出两个输入值的和。D型触发器234用于存储用于第三累加器230的过去的数据。利用用于数据存储的D型触发器234，加法器232可以将来自先前FSM周期的数据、来自滤波器P 236的修改的输入相位码和来自第二累加器220的新的二阶相位码进行相加。加法器232将新累加的相位码输出到D型触发器234以在每个FSM周期处进行数据存储，使得所存储的相位码可以用于在下一FSM周期时进行累加。此外，D型触发器234还在每个FSM周期处将所存储的相位码(称为三阶相位码)输出至相位插入器140。
在三阶CDR FSM 280中存在三个串联的累加器。因此，三阶CDR FSM280具有开环传输函数
Figure BDA0001690147190000111
其中G、F、P分别表示与滤波器G 216、滤波器F 226和滤波器P 236相关联的按比例缩放因子。例如，G、F、P中的每一个均可以是0.5、0.8、1、1.5、2等。通过适当的设计，G、F、P的值可以帮助提高CDR电路的抖动容限和相位裕度的性能。
用于三阶CDR FSM 280的相应的闭环频率响应可以导出为
Figure BDA0001690147190000112
此处，分子中的三次方s3随后被创建以完全消除三角形SSC调制的影响。因此，三阶CDR FSM中的剩余抖动可以如下得出：
Figure BDA0001690147190000113
在上面的实例中，其中A＝P、B＝F并且C＝GF。与等式(1)和(2)相反，对于三阶CDRFSM，等式(3)中所示的剩余抖动被完全消除，即消除为零。
图3示出了根据本发明的一些实施例的在不同FSM周期处在FSM 380中的不同节点处生成的示例性相位码。在一个实施例中，FSM 380具有与三阶CDR FSM 280相同的架构并且用作图1中的CDR电路105中的M阶CDR FSM 180。图3示出了在不同FSM周期处在节点a381、节点b 382、节点c 383和节点d 384处生成的相位码的阵列300。同时参考图2和图3，节点a 381位于锁存器204的输出处；节点b 382位于D型触发器214的输出处；节点c 383位于D型触发器224的输出处；而节点d 384位于D型触发器234的输出处。在该实例中，为了简单起见并且不失一般性的情况下，假设P＝F＝G＝1。
如图3的阵列300所示，在任何给定的FSM周期中，节点a 381处的相位码是0、1或-1，例如，0、1或-1表示时钟信号分别与恢复的数据信号对准、早于或晚于恢复的数据信号。尽管节点b 382在FSM周期1处具有初始相位码值0，但是可以通过将在先前FSM周期处的节点a 381的值与节点b 382的值相加来计算在每个其他FSM周期处的节点b 382的相位码值。如上所述，这是因为第一累加器210累加用于不同FSM周期的输入相位码，以在每个FSM周期处产生一阶相位码。
此外，如图3的阵列300所示，尽管节点c 383在FSM周期1处具有初始相位码值0，但是可以通过将在先前FSM周期处的节点a 381的值、节点b 382的值、以及节点c 383的值相加来计算在每个其他FSM周期处的节点c 383的相位码值。如上所述，这是因为第二累加器220累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期处产生二阶相位码。
此外，如图3的阵列300所示，尽管节点d 384在FSM周期1处具有初始相位码值0，但是可以通过将在先前FSM周期处的节点a 381的值、节点c 383的值、以及节点d 384的值相加来计算在每个其他FSM周期处的节点d 384的相位码值。如上所述，这是因为第三累加器230累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期处产生三阶相位码。
图4示出了根据本发明的一些实施例的时钟和数据恢复电路的功率谱密度性能，例如图1中的CDR电路105。如图4所示，曲线410分别示出了具有二阶和三阶CDR架构的两个恢复时钟的功率谱密度性能。曲线410示出了三阶CDR架构的单侧振幅谱具有比二阶CDR架构的单侧振幅谱中的更少或更小的尖峰。在该实例中，大的尖峰表示示图的功率谱密度的剩余抖动。例如，与尖峰频率412处的二阶CDR相比较，三阶CDR具有6dB的减少，而不影响其他感兴趣的频谱。为了更好的可视性，在图表420中放大了422处的尖峰减小。
图5示出了根据本发明的一些实施例的时钟和数据恢复电路(例如，图1中的CDR电路105)的抖动容限性能。图5示出了当诸如在SSC 130处施加5000ppm SSC频率调制时，分别在二阶和三阶CDR架构的两个恢复时钟的抖动容限性能之间进行比较。如图5所示，根据IEEE P802.3bs的规范，二阶CDR FSM的抖动容限曲线520未能位于工业抖动掩模(jittermask)510的曲线之上。相反，三阶CDR FSM的抖动容限曲线530位于工业抖动掩模510的曲线之上，即使采用5000ppm SSC调制，其也可恢复二阶CDR FSM的抖动容限损失。这示出了所公开的CDR电路在抖动容限性能方面的有效性。
图6示出了根据本发明的一些实施例的时钟和数据恢复电路(例如，图1中的CDR电路105)的相位裕量性能。如图6所示，三阶CDR FSM的振幅图610示出了在0dB振幅下的9.83MHz的频率带宽(FBW)。对应于该9.83MHz的带宽，三阶CDR FSM的相位图620示出了69.55度的相位裕度(PM)，大于60度的相位裕量目标。这表示采用三阶CDR(给定60度的相位裕量目标)的系统具有高稳定性。在一个实施例中，三阶CDR电路的相位裕度取决于图2中相应滤波器的按比例缩放因子P、F、G的值。
图7示出了根据本发明的一些实施例的时钟和数据恢复电路(例如，图1中的CDR电路105)中的FSM 700的另一示例性框图。在该实例中，FSM 700具有一阶累加器710、二阶累加器720以及可以包括更高阶的累加器(例如，三阶累加器、四阶累加器、五阶累加器等)的一个或多个累加器730。与图2中的累加器一样，图7中的累加器串联连接。本领域技术人员可以理解，一旦累加器串联连接，可以按照顺序颠倒这些参考。例如，当在FSM 700中存在M个累加器时，其中M是大于或等于3的整数，一阶累加器710可以被重命名为端部累加器或M阶累加器；二阶累加器720可以被重新命名为(M-1)阶累加器等等。类似于三阶CDR FSM，具有第四或更高阶的CDR FSM也可具有闭环传输函数，从而将CDR电路的剩余抖动消除为零。
图8是示出根据本发明的一些实施例的用于实施时钟和数据恢复的示例性方法800的流程图。在操作802处，减慢初始时钟以生成时钟信号。在操作804处，将数据信号从串行格式转换为并行格式。在操作806处，在每个FSM周期处生成表示数据信号和时钟信号之间的相位时序差的输入相位码。在操作808处，累加不同FSM周期的输入相位码，以在每个FSM周期处生成一阶相位码。在操作810处，累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期处生成二阶相位码。在操作812处，累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期处生成三阶相位码。在操作814处，旋转时钟信号的相位，以基于三阶相位码提供旋转时钟。在操作816处，减慢旋转时钟以生成更新的时钟信号。在操作818处，将更新的数据信号从串行格式转换成并行格式。在操作820处，更新输入相位码，以表示更新的数据信号和更新的时钟信号之间的相位时序差。本领域技术人员可以理解的是，图8所示的步骤顺序可以根据本发明的不同实施例而改变。
在一个实施例中，公开了一种时钟和数据恢复电路。时钟和数据恢复电路包括：FSM和相位插入器。FSM包括第一累加器、第二累加器和第三累加器。第一累加器被配置为接收输入相位码，其中，输入相位码表示每个FSM周期处的数据信号与时钟信号之间的相位时序差，以累加不同FSM周期的输入相位码，并且在每个FSM周期处生成一阶相位码。第二累加器被耦合到第一累加器并且被配置为累加不同FSM周期的输入相位码和一阶相位码，并且在每个FSM周期处生成二阶相位码。第三累加器耦合到第二累加器，并被配置为累加不同FSM周期的输入相位码和二阶相位码，并且在每个FSM周期处生成三阶相位码。相位插入器被配置为旋转时钟信号的相位，以基于三阶相位码提供旋转时钟。
在实施例中，所述相位与所述三阶相位码线性相关。
在实施例中，所述第一累加器包括：第一触发器，被配置为存储先前FSM周期处的第一相位码；第一加法器，被配置为将所述先前FSM周期处的第一相位码和当前FSM周期处的所述输入相位码相加，以生成所述当前FSM周期处的所述第一相位码；以及第一滤波器，被配置为在所述当前FSM周期处修改所述第一相位码，以在所述当前FSM周期处生成所述一阶相位码。
在实施例中，所述第二累加器包括：第二触发器，被配置为存储先前FSM周期处的第二相位码；第二加法器，被配置为将所述先前FSM周期处的第二相位码、所述当前FSM周期处的一阶相位码、以及所述当前FSM周期处的输入相位码相加，以在所述当前FSM周期处生成所述第二相位码；以及第二滤波器，被配置为修改所述当前FSM周期处的第二相位码，以在所述当前FSM周期处生成所述二阶相位码。
在实施例中，所述第三累加器包括：第三滤波器，被配置为修改所述输入相位码，以在所述当前FSM周期处产生修改的输入相位码；第三触发器，被配置为存储先前FSM周期处的第三相位码；以及第三加法器，被配置为将所述先前FSM周期处的第三相位码、在所述当前FSM周期处的二阶相位码、以及在所述当前FSM周期处的修改的输入相位码累加，以在所述当前FSM周期处生成三阶相位码。
在实施例中，时钟和数据恢复电路还包括：分频器，被配置为减慢由所述相位插入器提供的初始时钟，以生成所述时钟信号；以及解串器，被配置为将所述数据信号从串行格式转换为并行格式，并且生成表示所述数据信号与所述时钟信号之间的相位时序差的输入相位码。
在实施例中，所述分频器还被配置为减慢由所述相位插入器提供的旋转时钟以生成更新的时钟信号；以及所述解串器还被配置为将更新的数据信号从串行格式转换为并行格式，并且更新所述输入相位码以表示所述更新的数据信号与所述更新的时钟信号之间的相位时序差。
在实施例中，所述FSM还包括：第四触发器，被配置为存储由所述解串器生成的输入相位码，并且在每个FSM周期处将存储的输入相位码提供给所述第一累加器、所述第二累加器和所述第三累加器。
在实施例中，所述FSM具有闭环传输函数，其中，所述闭环传输函数消除所述时钟和数据恢复电路的剩余抖动。
在实施例中，所述FSM具有高于或等于60度的相位裕度。
在另一实施例中，公开了一种时钟和数据恢复电路。时钟和数据恢复电路包括：串联连接的FSM和端部累加器。FSM包括：第一累加器、多个累加器和第三累加器。第一累加器被配置为接收输入相位码，其中，输入相位码表示每个FSM周期处的数据信号与时钟信号之间的相位时序差，以累加不同FSM周期的输入相位码，并且在每个FSM周期处生成一阶相位码。多个累加器中的每一个均被配置为累加不同FSM周期的输入相位码和由先前累加器产生的低阶相位码，并且在每个FSM周期处产生高阶相位码。端部累加器连接到多个累加器中的最后一个累加器，并且被配置为累加不同FSM周期的输入相位码和由最后一个累加器产生的相位码，并且在每个FSM周期处产生最终阶相位码。相位插入器被配置为旋转时钟信号的相位，以基于最终阶相位码来提供旋转时钟。
在实施例中，所述相位与所述最终阶相位码线性相关。
在实施例中，所述第一累加器包括：第一触发器，被配置为存储先前FSM周期处的第一相位码；第一加法器，被配置为将所述先前FSM周期处的第一相位码和当前FSM周期处的输入相位码相加，以在所述当前FSM周期处生成所述第一相位码；以及第一滤波器，被配置为修改所述当前FSM周期处的所述第一相位码，以生成所述当前FSM周期处的所述一阶相位码。
在实施例中，所述多个累加器中的每一个均包括：触发器，被配置为存储先前FSM周期处的先前相位码；加法器，被配置为将所述先前FSM周期处的先前相位码、在所述当前FSM周期处由先前累加器生成的低阶相位码、以及在所述当前FSM周期处的输入相位码相加，以生成所述当前FSM周期处的当前相位码；以及滤波器，被配置为修改所述当前FSM周期处的当前相位码，以生成所述当前FSM周期处的所述高阶相位码。
在实施例中，所述端部累加器包括：端部滤波器，被配置为修改所述输入相位码，以在所述当前FSM周期处生成修改的输入相位码；端部触发器，被配置为存储先前FSM周期处的最终相位码；以及端部加法器，被配置为将所述先前FSM周期处的最终相位码、在所述当前FSM周期处由所述多个累加器中的最后一个累加器生成的相位码、以及在所述当前FSM周期处的修改的输入相位码相加，以在所述当前FSM周期处生成所述最终阶相位码。
在实施例中，时钟和数据恢复电路还包括：分频器，被配置为减慢由所述相位插入器提供的初始时钟以生成所述时钟信号；以及解串器，被配置为将所述数据信号从串行格式转换为并行格式，并且生成表示所述数据信号与所述时钟信号之间的相位时序差的所述输入相位码。
在又一实施例中，公开了一种用于实施时钟和数据恢复的方法。该方法包括：生成输入相位码，其中，输入相位码表示在每个FSM周期处的数据信号与时钟信号之间的相位时序差；累加不同FSM周期的输入相位码，以在每个FSM周期处产生一阶相位码；累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期处产生二阶相位码；累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期处产生三阶相位码；以及旋转时钟信号的相位，以基于三阶相位码来提供旋转时钟。
在实施例中，所述相位与所述三阶相位码线性相关。
在实施例中，实施时钟和数据恢复的方法还包括：减慢初始时钟以产生所述时钟信号；以及将所述数据信号从串行格式转换为并行格式。
在实施例中，实施时钟和数据恢复的方法还包括：减慢所述旋转时钟以产生更新的时钟信号；将更新的数据信号从串行格式转换成并行格式；以及更新所述输入相位码以表示所述更新的数据信号和所述更新的时钟信号之间的相位时序差。
以上论述了若干实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种时钟和数据恢复电路，包括：
有限状态机，所述有限状态机包括：
第一累加器，被配置为接收表示在每个有限状态机周期处的数据信号和时钟信号之间的相位时序差的输入相位码，以累加不同有限状态机周期的输入相位码，并且在每个有限状态机周期处生成一阶相位码，
第二累加器，耦合到所述第一累加器并且被配置为累加不同有限状态机周期的所述输入相位码和所述一阶相位码，并且在每个有限状态机周期处生成二阶相位码；以及
第三累加器，耦合到所述第二累加器并且被配置为累加不同有限状态机周期的所述输入相位码和所述二阶相位码，并且在每个有限状态机周期处生成三阶相位码；以及
相位插入器，被配置为旋转所述时钟信号的相位，以基于所述三阶相位码提供旋转时钟。
2.根据权利要求1所述的时钟和数据恢复电路，其中，所述相位与所述三阶相位码线性相关。
3.根据权利要求1所述的时钟和数据恢复电路，其中，所述第一累加器包括：
第一触发器，被配置为存储先前有限状态机周期处的第一相位码；
第一加法器，被配置为将所述先前有限状态机周期处的第一相位码和当前有限状态机周期处的所述输入相位码相加，以生成所述当前有限状态机周期处的所述第一相位码；以及
第一滤波器，被配置为在所述当前有限状态机周期处修改所述第一相位码，以在所述当前有限状态机周期处生成所述一阶相位码。
4.根据权利要求3所述的时钟和数据恢复电路，其中，所述第二累加器包括：
第二触发器，被配置为存储先前有限状态机周期处的第二相位码；
第二加法器，被配置为将所述先前有限状态机周期处的第二相位码、所述当前有限状态机周期处的一阶相位码、以及所述当前有限状态机周期处的输入相位码相加，以在所述当前有限状态机周期处生成所述第二相位码；以及
第二滤波器，被配置为修改所述当前有限状态机周期处的第二相位码，以在所述当前有限状态机周期处生成所述二阶相位码。
5.根据权利要求4所述的时钟和数据恢复电路，其中，所述第三累加器包括：
第三滤波器，被配置为修改所述输入相位码，以在所述当前有限状态机周期处产生修改的输入相位码；
第三触发器，被配置为存储先前有限状态机周期处的第三相位码；以及
第三加法器，被配置为将所述先前有限状态机周期处的第三相位码、在所述当前有限状态机周期处的二阶相位码、以及在所述当前有限状态机周期处的修改的输入相位码累加，以在所述当前有限状态机周期处生成三阶相位码。
6.根据权利要求1所述的时钟和数据恢复电路，还包括：
分频器，被配置为减慢由所述相位插入器提供的初始时钟，以生成所述时钟信号；以及
解串器，被配置为将所述数据信号从串行格式转换为并行格式，并且生成表示所述数据信号与所述时钟信号之间的相位时序差的输入相位码。
7.根据权利要求6所述的时钟和数据恢复电路，其中：
所述分频器还被配置为减慢由所述相位插入器提供的旋转时钟以生成更新的时钟信号；以及
所述解串器还被配置为将更新的数据信号从串行格式转换为并行格式，并且更新所述输入相位码以表示所述更新的数据信号与所述更新的时钟信号之间的相位时序差。
8.根据权利要求6所述的时钟和数据恢复电路，其中，所述有限状态机还包括：
第四触发器，被配置为存储由所述解串器生成的输入相位码，并且在每个有限状态机周期处将存储的输入相位码提供给所述第一累加器、所述第二累加器和所述第三累加器。
9.根据权利要求1所述的时钟和数据恢复电路，其中，所述有限状态机具有闭环传输函数，其中，所述闭环传输函数消除所述时钟和数据恢复电路的剩余抖动。
10.根据权利要求1所述的时钟和数据恢复电路，其中，所述有限状态机具有高于或等于60度的相位裕度。
11.一种时钟和数据恢复电路，包括：
有限状态机，所述有限状态机包括：
第一累加器，被配置为接收表示每个有限状态机周期处的数据信号和时钟信号之间的相位时序差的输入相位码，以累加不同有限状态机周期的输入相位码，并且在每个有限状态机周期处生成一阶相位码，
多个累加器，其中，所述第一累加器和所述多个累加器串联连接，其中，所述多个累加器中的每一个均被配置为累加不同有限状态机周期的所述输入相位码和由先前累加器产生的低阶相位码，以及在每个有限状态机周期处产生高阶相位码，以及
端部累加器，连接到所述多个累加器中的最后一个累加器，并且被配置为累加不同有限状态机周期的所述输入相位码和由所述最后一个累加器生成的相位码，并且在每个有限状态机周期处生成最终阶相位码；以及
相位插入器，被配置为旋转所述时钟信号的相位，以基于所述最终阶相位码来提供旋转时钟。
12.根据权利要求11所述的时钟和数据恢复电路，其中，所述相位与所述最终阶相位码线性相关。
13.根据权利要求11所述的时钟和数据恢复电路，其中，所述第一累加器包括：
第一触发器，被配置为存储先前有限状态机周期处的第一相位码；
第一加法器，被配置为将所述先前有限状态机周期处的第一相位码和当前有限状态机周期处的输入相位码相加，以在所述当前有限状态机周期处生成所述第一相位码；以及
第一滤波器，被配置为修改所述当前有限状态机周期处的所述第一相位码，以生成所述当前有限状态机周期处的所述一阶相位码。
14.根据权利要求13所述的时钟和数据恢复电路，其中，所述多个累加器中的每一个均包括：
触发器，被配置为存储先前有限状态机周期处的先前相位码；
加法器，被配置为将所述先前有限状态机周期处的先前相位码、在所述当前有限状态机周期处由先前累加器生成的低阶相位码、以及在所述当前有限状态机周期处的输入相位码相加，以生成所述当前有限状态机周期处的当前相位码；以及
滤波器，被配置为修改所述当前有限状态机周期处的当前相位码，以生成所述当前有限状态机周期处的所述高阶相位码。
15.根据权利要求14所述的时钟和数据恢复电路，其中，所述端部累加器包括：
端部滤波器，被配置为修改所述输入相位码，以在所述当前有限状态机周期处生成修改的输入相位码；
端部触发器，被配置为存储先前有限状态机周期处的最终相位码；以及
端部加法器，被配置为将所述先前有限状态机周期处的最终相位码、在所述当前有限状态机周期处由所述多个累加器中的最后一个累加器生成的相位码、以及在所述当前有限状态机周期处的修改的输入相位码相加，以在所述当前有限状态机周期处生成所述最终阶相位码。
16.根据权利要求11所述的时钟和数据恢复电路，还包括：
分频器，被配置为减慢由所述相位插入器提供的初始时钟以生成所述时钟信号；以及
解串器，被配置为将所述数据信号从串行格式转换为并行格式，并且生成表示所述数据信号与所述时钟信号之间的相位时序差的所述输入相位码。
17.一种实施时钟和数据恢复的方法，所述方法包括：
在每个有限状态机周期处产生表示数据信号和时钟信号之间的相位时序差的输入相位码；
累加不同有限状态机周期的输入相位码，以在每个有限状态机周期处产生一阶相位码；
累加不同有限状态机周期的所述输入相位码和所述一阶相位码，以在每个有限状态机周期处产生二阶相位码；
累加不同有限状态机周期的所述输入相位码和所述二阶相位码，以在每个有限状态机周期处产生三阶相位码；以及
旋转所述时钟信号的相位，以基于所述三阶相位码提供旋转时钟。
18.根据权利要求17所述的实施时钟和数据恢复的方法，其中，所述相位与所述三阶相位码线性相关。
19.根据权利要求17所述的实施时钟和数据恢复的方法，还包括：
减慢初始时钟以产生所述时钟信号；以及
将所述数据信号从串行格式转换为并行格式。
20.根据权利要求17所述的实施时钟和数据恢复的方法，还包括：
减慢所述旋转时钟以产生更新的时钟信号；
将更新的数据信号从串行格式转换成并行格式；以及
更新所述输入相位码以表示所述更新的数据信号和所述更新的时钟信号之间的相位时序差。
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