TW201911753A - 時鐘及資料恢復電路 - Google Patents

Abstract

本發明揭露用於執行時鐘及資料恢復的電路及方法。在一個實例中，揭露時鐘及資料恢復電路。電路包含三階數位濾波器，例如包含串聯連接的三個累加器的有限態機器（finite state machine，FSM）。在三個累加器中，第一累加器接收在每一FSM循環處表示資料信號與時鐘信號之間的相位時序差的輸入相位程式碼，且累積用於不同FSM循環的輸入相位程式碼以生成每一FSM循環處的一階相位程式碼；第二累加器累積用於不同FSM循環的輸入相位程式碼及一階相位程式碼以生成每一FSM循環處的二階相位程式碼；且第三累加器累積用於不同FSM循環的輸入相位程式碼及二階相位程式碼以生成每一FSM循環處的三階相位程式碼。

Description

時鐘及資料恢復電路

在諸如乙太網路、火線（FireWire）以及其他串聯通信網路的有線連接之通信系統中，數位資料串流通常在無伴隨時鐘電路之情況下經傳輸。如此，系統之接收器通常使用時鐘及資料恢復（clock and data recovery，CDR）電路來同步地處理資料，這確保經恢復時鐘與進入資料適當地對準。

CDR電路試圖藉由利用數位濾波器及相位內插器來恢復時鐘及資料。數位濾波器評估在串聯資料信號中即將到達的位準轉換的相位位置；且相位內插器控制採樣發生在最佳時間。數位濾波器類似於反饋控制迴路，所述反饋控制迴路檢查目前經恢復的時鐘與資料之間的相位誤差的信號。若經恢復時鐘過早，則相位內插器延遲時鐘。若經恢復時鐘過晚，則相位內插器使時鐘提前。習知數位迴路濾波器是一階濾波器或二階濾波器，尤其當基於展開頻譜（spread-spectrum）最初生成接收器時鐘時，所述一階濾波器或二階濾波器不能徹底地抵消系統的殘餘抖動（residual jitter）。如此，現有CDR電路就效能及穩定性而言不完全令人滿意。

以下揭露內容描述用於實施主題之不同特徵的各種例示性實施例。下文描述組件及配置之特定實例以簡化本發明。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡單及清晰性之目的，且本身並不指示所論述之各種實施例及/或組態之間的關係。

此外，為便於描述，諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」等的空間相對術語可用於本文中以描述如圖式中所說明的一個元件或特徵與另一（一些）元件或特徵的關係。除圖式中所描繪之定向以外，空間相對術語意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解釋。除非以其他方式明確地描述，否則諸如「附接」、「貼附」、「連接」及「互連」的術語是指直接或間接地經由介入結構而經緊固或彼此附接的結構的關係，以及可移動的或剛性的附接或關係兩者。

除非另外定義，否則本文中所使用之所有術語（包含技術及科學術語）具有與於本領域具有通常知識者通常所理解相同的含義。應進一步理解，諸如常用詞典中所定義之術語的術語應解釋為具有與其在相關技術及本揭露內容之上下文中之含義一致的含義，且除非本文中明確地如此定義，否則將不以理想化或過度形式化意義進行解釋。

現將詳細地參考本揭露內容的當前實施例，所述當前實施例的實例在附圖中加以說明。在任何有可能之處，在圖式及描述內容中使用相同圖式元件符號來指相同或類似部分。

CDR電路試圖藉由利用數位濾波器及相位內插器來恢復時鐘及資料。數位濾波器評估在串聯資料信號中即將到達的位準轉換的相位位置；且相位內插器控制採樣發生在最佳時間。數位濾波器類似於反饋控制迴路，所述反饋控制迴路檢查目前經恢復的時鐘與資料之間的相位誤差的信號。若經恢復時鐘過早，則相位內插器延遲時鐘。若經恢復時鐘過晚，則相位內插器使時鐘提前。習知數位迴路濾波器是一階濾波器或二階濾波器，尤其當基於展開頻譜（spread-spectrum）最初生成接收器時鐘時，所述一階濾波器或二階濾波器不能徹底地抵消系統的殘餘抖動（residual jitter）。

本揭露內容提供用於執行CDR以抵消殘餘抖動的新CDR電路及方法之各種實施例。在一些實施例中，所揭露之CDR電路包含三階數位濾波器，例如包含串聯連接之三個累加器的有限態機器（finite state machine，FSM）。在三個累加器中，第一累加器接收在每一FSM循環處表示資料信號與時鐘信號之間的相位時序差的輸入相位程式碼，且累積用於不同FSM循環的輸入相位程式碼以生成每一FSM循環處的一階相位程式碼；第二累加器累積用於不同FSM循環的輸入相位程式碼及一階相位程式碼以生成每一FSM循環處的二階相位程式碼；且第三累加器累積用於不同FSM循環的輸入相位程式碼及二階相位程式碼以生成每一FSM循環處的三階相位程式碼。所揭露之CDR電路亦包含相位內插器，所述相位內插器經組態以基於三階相位程式碼來旋轉時鐘信號之相位，以使時鐘恢復至與進入資料適當地對準。在一個實施例中，三階FSM具有徹底地抵消CDR電路之殘餘抖動的封閉迴路轉移函數，即使基於展開頻譜生成初始時鐘信號，以減小系統之電磁干擾（electromagnetic interference，EMI）的頻譜密度。在另一實施例中，所揭露之CDR電路可包含具有串聯連接之k個累加器的任何種類之k階FSM，其中k為大於3的整數。

本揭露內容適用於包含CDR電路的任何通信系統。所揭露之CDR電路可徹底地抵消系統之殘餘抖動。與一階或二階CDR電路相比，除了抖動效能改進之外，所揭露之CDR電路還改進了具有高於或等於60度的相位邊際的系統的穩定性。

圖1根據本揭露內容之一些實施例說明包含用於執行時鐘及資料恢復之數位電路105的系統100之例示性方塊圖。根據一個實施例，系統100可為具有串列器/解串器（Serializer/Deserializer，SerDes）架構之通信系統中的接收器的一部分。具有SerDes架構的通信系統包含發射器、通道以及接收器。發射器可包含例如前授等化器（feed forward equalizer，FFE）的線性等化器以在發射之前等化資料。在此實例中，發射器經由通道向接收器發射串列資料串流（例如，0101110…），所述通道可為通常包含晶片封裝、纜線、子卡女代卡（daughter-cards）以及底板的有損介質。在通道之輸出端處的所接收信號明顯有雜訊且高度受污染，但期望最後完全恢復回初始發射之位元串流。為實現此目的，若干輔助區塊包含於接收器中，諸如連續時間線性等化（continuous time linear equalization，CTLE）、決策回饋等化器（decision feedback equalizer，DFE）以及CDR電路，以控制經恢復時鐘之相位（有時甚至是頻率）以用於時鐘對準。

上文所提及之時鐘對準藉由封閉迴路組態來實現，所述封閉迴路組態在圖1中經簡化及說明。迴路基本上藉由鎖相迴路（phase lock loop，PLL）120、展頻時鐘（spread spectrum clock，SSC）130以及CDR電路105來組態。PLL 120耦接至參考時鐘110以充當參考時鐘源。如圖1中所展示，PLL 120可鎖定時鐘頻率以形成窄頻帶或單音頻信號125。

作為參考時鐘源，當信號能量高度集中於單音調時，單音調信號125可導致系統中的電磁干擾（EMI）。連接至PLL 120的SSC 130可基於單音調時鐘信號125生成具有較寬頻寬及較少EMI的時鐘信號135。SSC 130可藉由故意使時鐘高頻振動來減少EMI發射，以使輻射能量在整個頻譜中擴展且因此減小其峰值。雖然輸出時鐘信號135具有減少的EMI且能夠符合法規或工業規範，但不適合於與進入資料的時鐘對準，這是因為殘餘抖動可在時鐘對準之後自SSC調變容易地產生。

在此實例中，CDR電路105設計成執行時鐘對準，即時鐘及資料恢復，並具有殘餘抖動抵消。CDR電路105基於進入資料101及擴展時鐘信號135來執行時鐘及資料恢復，以生成恢復時鐘信號185，所述恢復時鐘信號同樣是單音調時鐘信號。進入資料101可為在如等化的一些資料處理之後自發射器接收到的資料。在一個實施例中，如圖1中所展示，進入資料101藉由可將進入資料的信號電壓以高靈敏度恢復到其全擺幅的感測放大器正反器（sense-amplifier flip-flop，SAFF）170進一步處理。在另一實施例中，SAFF 170可包含於用於低功率及低雜訊設計的DFE（在圖1中未展示）中，以在CDR電路105處進行時鐘對準之前預處理進入資料101。

如圖1中所展示，在此實例中，CDR電路105包含相位內插器140、除法器150、解串器160以及M階CDR FSM 180（M=1、2、3...）。在此實施例中，術語M階意謂在CDR FSM中存在串聯連接的至多M個累加器。一般而言，相位內插器用於CDR電路中以生成具有不同相位的時鐘信號且用於選取具有適當相位的時鐘信號。在此實例中，相位內插器140接收擴展時鐘信號135以生成待對準及恢復的初始時鐘信號。為恢復時鐘，相位內插器140遵從來自M階CDR FSM 180的指令以旋轉時鐘信號以便在每一FSM循環處對準。在一個實施例中，相位內插器140基於由M階CDR FSM 180生成的初始時鐘及相位程式碼藉由旋轉（移位）相位自初始時鐘生成經旋轉時鐘。相位內插器140可儲存具有相等相位差Δp的多個候選經旋轉時鐘。相位差根據各種實施例可為不同的。相位差Δp經預定，且可為例如5度、10度、15度或類似者。若第一時鐘信號自第二時鐘信號旋轉相位差Δp、相位差2Δp、相位差3Δp或類似者，則第一時鐘信號被稱為自第二時鐘信號旋轉一步、兩步、三步或類似者。此外，若第一時鐘信號相較於第二時鐘信號待旋轉至右方（在時間上稍晚），則旋轉步數為正，例如+1、+2、+3以及類似者，且對應相位程式碼亦為+1、+2、+3以及類似者。相反地，若第一時鐘信號相較於第二時鐘信號旋轉至左方（在時間上較早），則旋轉步數為負，例如−1、−2、−3或類似者，且對應相位程式碼亦為−1、−2、−3以及類似者。本領域的技術人員能夠理解此定義也可顛倒。經旋轉相位可與由M階CDR FSM 180生成的相位程式碼線性地相關。

在一個實例中，若相位程式碼是−1或+1，則經旋轉時鐘信號將分別藉由使初始時鐘向左方旋轉一步或向右方旋轉一步來生成。本領域的技術人員能夠理解，新生成的時鐘將用作初始時鐘以用於下一旋轉，即下一FSM循環處。若相位程式碼是−3、−2、+2、+3或類似者，則新生成之時鐘的相位可視相位程式碼的值而定，每次自初始時鐘移位大於一步。

在此實例中，解串器160將可或不可例如由SAFF 170處理的進入資料101自串聯格式轉換至並聯格式。進入串聯資料為高速單位元操作。在進入M階CDR FSM 180前，串聯資料由解串器160處理以將操作自高速減緩至低速。如此，資料隨著較慢時鐘逐位累積。如圖1中所展示，除法器150控制解串器160的時鐘源，且將每一FSM循環處由相位內插器140生成的初始時鐘信號反饋至解串器160。採用串聯資料單位元100皮秒（ps）作為一實例，若解串器160為64倍慢，則M階CDR FSM 180將以等於100皮秒×64 = 6.4奈秒（ns）的時鐘速度同時傳導64個位元。

在一個實施例中，解串器160接收進入資料信號及初始時鐘信號，生成在每一FSM循環處表示進入資料信號與初始時鐘信號之間的相位時序差的輸入相位程式碼，且將輸入相位程式碼發送至M階CDR FSM 180以用於生成M階相位程式碼。

在此實例中，M階CDR FSM 180基於由解串器160生成的輸入相位程式碼來生成M階相位程式碼。在一實施例中，M階CDR FSM 180具有比進入資料101之頻率更低的處理速率。相應地，輸入相位程式碼信號為轉換自串聯信號（進入資料101）的並聯信號。M階CDR FSM 180接收一個輸入相位程式碼及將相應M階相位程式碼發送至相位內插器140的持續時間被稱為一個FSM循環。

M階CDR FSM 180之每一設計對應於時鐘對準迴路的數學行為模型。在一個實例中，一階CDR FSM具有開放迴路轉移函數p/s，其中p表示s域中的極點；且二階CDR FSM具有開放迴路轉移函數，其中表示阻尼因數，且表示自然頻率。

根據各種實施例，SSC 130為具有轉移函數的三角SSC調變器，其中表示因SSC所致的頻率偏差率。以5000 ppm SSC為例，頻率在15微秒（μs）內偏移5000 ppm。相應地，一階CDR FSM中的殘餘抖動可經推導如下：(1)

相應地，二階CDR FSM中的殘餘抖動可經推導如下：(2)

如以上在式（1）及式（2）中所展示，一階及二階CDR FSM中的殘餘抖動不能抵消為零。在系統意義上，由此產生的殘餘抖動對抖動容限及功率譜密度兩者均有顯著影響。如下文詳細論述，當M階CDR FSM 180具有三階或較高階時，所述M階CDR FSM將具有將殘餘抖動完全抵消為零的能力。在時鐘對準後，M階CDR FSM 180輸出在接收器處與進入資料對準的恢復時鐘信號185。接收器可根據對準時鐘執行對所接收資料的採樣，以恢復已經由有損通道發射的資料。位元誤差率測試（bit error rate testing，BERT）模塊（在圖1中未展示）可用於藉由比較接收器處的經恢復資料與來自發射器的發射資料來計算通信系統的位元誤差率（bit error rate，BER）。

圖2根據本揭露內容之一些實施例說明在時鐘及資料恢復電路中的三階CDR FSM 280之例示性方塊圖。在一個實施例中，三階CDR FSM 280充當圖1中之CDR電路105中的M階CDR FSM 180。如圖2中所展示，在此實例中，三階CDR FSM 280包含第一累加器210、第二累加器220、第三累加器230以及正反器或鎖存器204。在此實例中，鎖存器204接收及儲存由解串器160生成的輸入相位程式碼資訊，且在每一FSM循環處向第一累加器210、第二累加器220以及第三累加器230提供所儲存輸入相位程式碼。如上文所論述，輸入相位程式碼在每一FSM循環處表示資料信號與時鐘信號之間的相位時序差。

在此實例中，第一累加器210接收每一FSM循環處的輸入相位程式碼且累積用於不同FSM循環的輸入相位程式碼以生成每一FSM循環處的一階相位程式碼。如圖1中所展示，第一累加器210包含加法器212、延遲型（D型）正反器214以及濾波器G 216。加法器212可藉由邏輯閘實施以一同添加兩個輸入值且輸出兩個輸入值的總和。D型正反器214用於儲存過去的資料以用於第一累加器210。

累加器為累積過去至今的資料的電路。在D型正反器214用於資料儲存之情況下，加法器212可合計來自先前FSM循環的資料及來自鎖存器204的新輸入相位程式碼。舉例而言，由加法器212執行的式子可展示為：x[n] = x[n-1] + 輸入[n-1]，其中n為時間指數，即FSM循環數，x表示資料，即此處的累積相位程式碼，且輸入表示來自鎖存器204的輸入相位程式碼。

加法器212將新累積的相位程式碼輸出至D型正反器214以在每一FSM循環處進行資料儲存，以使得所儲存相位程式碼可在下一FSM循環處用於累積。另外，D型正反器214亦在每一FSM循環處經由濾波器G 216將稱為一階相位程式碼的所儲存相位程式碼輸出至第二累加器220。

在此實例中，濾波器G 216可修改來自D型正反器214的所儲存相位程式碼以生成當前FSM循環處的一階相位程式碼，且將其提供至第二累加器220以用於累積。舉例而言，濾波器G 216可為數位濾波器，所述數位濾波器在將所儲存相位程式碼提供至第二累加器220之前藉由按比例擴大或縮小所儲存相位程式碼或使其保持不變來修改所儲存相位程式碼的強度。根據各種實施例，濾波器G 216可置放於第一累加器210中、第二累加器220中或第一累加器210與第二累加器220之間。

在此實例中，第二累加器220接收每一FSM循環處的輸入相位程式碼及一階相位程式碼且累積用於不同FSM循環的輸入相位程式碼及一階相位程式碼以生成每一FSM循環處的二階相位程式碼。如圖1中所展示，第二累加器220包含加法器222、D型正反器224以及濾波器F 226。加法器222可藉由邏輯閘實施以一同添加三個輸入值且輸出三個輸入值的總和。D型正反器224用於儲存過去的資料以用於第二累加器220。累加器為累積過去至今的資料的電路。在D型正反器224用於資料儲存之情況下，加法器222可合計來自先前FSM循環的資料、來自鎖存器204的新輸入相位程式碼以及來自第一累加器210的新一階相位程式碼。

加法器222將新累積的相位程式碼輸出至D型正反器224以在每一FSM循環處進行資料儲存，以使得所儲存相位程式碼可在下一FSM循環處用於累積。另外，D型正反器224亦在每一FSM循環處經由濾波器F 226將稱為二階相位程式碼的所儲存相位程式碼輸出至第三累加器230。在此實例中，濾波器F 226可修改來自D型正反器224的所儲存相位程式碼以生成當前FSM循環處的二階相位程式碼，且將所儲存相位程式碼提供至第三累加器230以用於累積。舉例而言，濾波器F 226可為數位濾波器，所述數位濾波器在將所儲存相位程式碼提供至第三累加器230之前藉由按比例擴大或縮小所儲存相位程式碼或使其保持不變來在D型正反器224處修改所儲存相位程式碼的強度。根據各種實施例，濾波器F 226可置放於第二累加器220中、第三累加器230中或第二累加器220與第三累加器230之間。

在此實例中，第三累加器230接收每一FSM循環處的輸入相位程式碼及二階相位程式碼且累積用於不同FSM循環的輸入相位程式碼及二階相位程式碼以生成每一FSM循環處的三階相位程式碼。如圖1中所展示，第三累加器230包含加法器232、D型正反器234以及濾波器P 236。在此實例中，濾波器P 236可修改來自鎖存器204的輸入相位程式碼以生成當前FSM循環處的經修改輸入相位程式碼，且將所述輸入相位程式碼提供至加法器232以用於累積。舉例而言，濾波器P 236可為數位濾波器，所述數位濾波器在將輸入相位程式碼提供至加法器232之前藉由按比例擴大或縮小輸入相位程式碼或使其保持不變來修改輸入相位程式碼的強度。根據各種實施例，濾波器P 236可置放於第三累加器230中或第三累加器外部。

加法器232可藉由邏輯閘實施以一同添加三個輸入值且輸出三個輸入值的總和。D型正反器234用於儲存過去的資料以用於第三累加器230。在D型正反器234用於資料儲存之情況下，加法器232可合計來自先前FSM循環的資料、來自濾波器P 236的經修改輸入相位程式碼以及來自第二累加器220的新二階相位程式碼。加法器232將新累積的相位程式碼輸出至D型正反器234以在每一FSM循環處進行資料儲存，以使得所儲存相位程式碼可在下一FSM循環處用於累積。另外，D型正反器234亦在每一FSM循環處將稱為三階相位程式碼的所儲存相位程式碼輸出至相位內插器140。

在三階CDR FSM 280中存在串聯連接的三個累加器。相應地，三階CDR FSM 280具有開放迴路轉移函數，其中G、F、P分別表示與濾波器G 216、濾波器F 226以及濾波器P 236相關聯的比例因數。舉例而言，G、F、P中之每一者可為0.5、0.8、1、1.5、2等。在適當設計之情況下，G、F、P的值可有助於改進CDR電路之抖動容限及相位邊限的效能。

用於三階CDR FSM 280的對應封閉迴路頻率回應可推導為。此處，分子中的立方隨後經創建以完全消除三角SSC調變的效應。如此，三階CDR FSM中的殘餘抖動可經推導如下：(3)

其中在以上實例中A = P，B = F，且C = GF。與式（1）及式（2）相比，用於三階CDR FSM的式（3）中所展示的殘餘抖動完全經抵消，即抵消為零。

圖3根據本揭露內容之一些實施例說明在不同FSM循環處於FSM 380中之不同節點處生成的例示性相位程式碼。在一個實施例中，FSM 380具有與三階CDR FSM 280相同的架構且在圖1之CDR電路105中充當M階CDR FSM 180。圖3展示在不同FSM循環處於節點a 381、節點b 382、節點c 383以及節點d 384處生成的相位程式碼的陣列300。一同參見圖2及圖3，節點a 381位於鎖存器204之輸出端處；節點b 382位於D型正反器214之輸出端處；節點c 383位於D型正反器224之輸出端處；且節點d 384位於D型正反器234之輸出端處。在此實例中，為簡單起見在不損失一般性的情況下，假定P = F = G = 1。

如圖3的陣列300中所展示，在任何給定FSM循環處，節點a 381處的相位程式碼為0、1或−1，這分別例如表示時鐘信號與經恢復資料信號對準、比經恢復資料信號較早或比經恢復資料信號稍晚。當節點b 382具有FSM循環1處的初始相位程式碼值0時，節點b 382在其他FSM循環中之每一者處的相位程式碼值可藉由添加先前FSM循環處的節點a 381的值及節點b 382的值來計算。此是因為第一累加器210累積用於不同FSM循環的輸入相位程式碼以生成每一FSM循環處的一階相位程式碼，如上文所論述。

另外，如圖3之陣列300中所展示，當節點c 383具有FSM循環1處的初始相位程式碼值0時，節點c 383在其他FSM循環中之每一者處的相位程式碼值可藉由添加先前FSM循環處的節點a 381的值、節點b 382的值以及節點c 383的值來計算。此是因為第二累加器220累積用於不同FSM循環的輸入相位程式碼及一階相位程式碼以生成每一FSM循環處的二階相位程式碼，如上文所論述。

此外，如圖3之陣列300中所展示，當節點d 384具有FSM循環1處的初始相位程式碼值0時，節點d 384在其他FSM循環中之每一者處的相位程式碼值可藉由添加先前FSM循環處的節點a 381的值、節點c 383的值以及節點d 384的值來計算。此是因為第三累加器230累積用於不同FSM循環的輸入相位程式碼及二階相位程式碼以生成每一FSM循環處的三階相位程式碼，如上文所論述。

圖4根據本揭露內容之一些實施例說明例如圖1中之CDR電路105的時鐘及資料恢復電路的功率譜密度效能。如圖4中所展示，曲線圖410展示分別具有二階及三階CDR架構的兩個經恢復時鐘的功率譜密度效能。曲線圖410展示三階CDR架構的單側振幅頻譜具有比二階CDR架構的單側振幅頻譜更少或較少的雜訊。在此實例中，大雜訊表示自功率譜密度視角來看的殘餘抖動。舉例而言，在寄生頻率（spurious frequency）412處三階CDR與二階CDR相比減小6分貝（dB），而不損害所關注之其他頻譜。出於較佳可視性，已在曲線圖420中於422處放大雜訊減小。

圖5根據本揭露內容之一些實施例說明例如圖1中之CDR電路105的時鐘及資料恢復電路的抖動容限效能。圖5的抖動容限效能曲線圖500展示當例如在SSC 130處應用5000 ppm SSC頻率調變時，分別具有二階及三階CDR架構的兩個經恢復時鐘的抖動容限效能之間的比較。如圖5中所展示，根據IEEE P802.3bs的規範，二階CDR FSM的抖動容限曲線520未能高於工業抖動罩幕（industrial jitter mask）的曲線510。相比之下，三階CDR FSM的抖動容限曲線530的確高於工業抖動罩幕的曲線510，這甚至以5000 ppm SSC調變來恢復二階CDR FSM的抖動容限損失。這展示所揭露之CDR電路就抖動容限效能而言的功效。

圖6根據本揭露內容之一些實施例說明例如圖1中之CDR電路105的時鐘及資料恢復電路的相位邊限效能。如圖6中所展示，三階CDR FSM之量值曲線610展示在0分貝（dB）量值處的9.83兆赫頻寬（frequency bandwidth，FBW）。對應於9.83兆赫頻寬，三階CDR FSM的相位曲線620展示大於60度相位邊限目標的69.55度相位邊限（phase margin，PM）。這表示在60度相位邊限目標之情況下採用三階CDR之系統的高穩定性。在一個實施例中，三階CDR電路的相位邊限視圖2中之對應濾波器的比例因數P、比例因數F、比例因數G之值而定。

圖7根據本揭露內容之一些實施例說明例如圖1中之CDR電路105的時鐘及資料恢復電路的FSM 700的另一例示性方塊圖。在此實例中，FSM 700具有一階累加器710、二階累加器720以及可包含例如三階累加器、四階累加器、五階累加器等的較高階累加器的一或多個累加器730。圖7中的這些累加器串聯連接為圖2中的那些累加器。本領域的技術人員能夠理解，當串聯連接累加器時，此處參考可顛倒次序。舉例而言，當在FSM 700中存在M個累加器時，其中M為大於或等於3的整數，一階累加器710可重新命名為末端累加器或M階累加器；二階累加器720可重新命名為(M-1)階累加器，以此類推。類似於三階CDR FSM，具有四階或較高階的CDR FSM亦可具有將CDR電路之殘餘抖動抵消為零的封閉迴路轉移函數。

圖8是根據本揭露內容之一些實施例的說明用於執行時鐘及資料恢復之例示性方法800的流程圖。在操作802處，初始時鐘經減慢以生成時鐘信號。資料信號在操作804處自串聯格式轉換為並聯格式。表示資料信號與時鐘信號之間的相位時序差的輸入相位程式碼在操作806處於每一FSM循環處生成。用於不同FSM循環的輸入相位程式碼在操作808處經累積以生成每一FSM循環處的一階相位程式碼。用於不同FSM循環的輸入相位程式碼及一階相位程式碼在操作810處經累積以生成每一FSM循環處的二階相位程式碼。用於不同FSM循環的輸入相位程式碼及二階相位程式碼在操作812處經累積以生成每一FSM循環處的三階相位程式碼。時鐘信號之相位在操作814處經旋轉以基於三階相位程式碼來提供經旋轉時鐘。經旋轉時鐘在操作816處經減慢以生成經更新時鐘信號。經更新資料信號在操作818處自串聯格式轉換為並聯格式。在操作820處，輸入相位程式碼經更新以表示經更新資料信號與經更新時鐘信號之間的相位時序差。本領域的技術人員能夠理解，圖8中所展示的步驟次序可根據本揭露內容之不同實施例而改變。

在一實施例中，揭露時鐘及資料恢復電路。時鐘及資料恢復電路包含：FSM及相位內插器。FSM包含第一累加器、第二累加器以及第三累加器。第一累加器經組態以接收在每一FSM循環處表示資料信號與時鐘信號之間的相位時序差的輸入相位程式碼，經組態以累積用於不同FSM循環的輸入相位程式碼，且經組態以生成每一FSM循環處的一階相位程式碼。第二累加器耦接至第一累加器且經組態以累積用於不同FSM循環的輸入相位程式碼及一階相位程式碼，且經組態以生成每一FSM循環處的二階相位程式碼。第三累加器耦接至第二累加器且經組態以累積用於不同FSM循環的輸入相位程式碼及二階相位程式碼，且經組態以生成每一FSM循環處的三階相位程式碼。相位內插器，經組態以旋轉時鐘信號之相位以基於三階相位程式碼來提供經旋轉時鐘。

在另一實施例中，揭露時鐘及資料恢復電路。時鐘及資料恢復電路包含：串聯連接的FSM及末端累加器。FSM包含：第一累加器、多個累加器以及第三累加器。第一累加器經組態以接收在每一FSM循環處表示資料信號與時鐘信號之間的相位時序差的輸入相位程式碼，經組態以累積用於不同FSM循環的輸入相位程式碼，且經組態以生成每一FSM循環處的一階相位程式碼。多個累加器中之每一者經組態以累積用於不同FSM循環的輸入相位程式碼及由先前累加器生成的較低階相位程式碼，且經組態以生成每一FSM循環處的較高階相位程式碼。末端累加器連接至所述多個累加器中的最後一個累加器，且經組態以累積用於不同FSM循環的輸入相位程式碼及由所述最後一個累加器生成的相位程式碼，且經組態以生成每一FSM循環處的最終階相位程式碼。相位內插器經組態以旋轉時鐘信號之相位以基於最終階相位程式碼來提供經旋轉時鐘。

在又一實施例中，揭露用於執行時鐘及資料恢復的方法。方法包含：生成在每一FSM循環處表示資料信號與時鐘信號之間的相位時序差的輸入相位程式碼；累積用於不同FSM循環的輸入相位程式碼以生成每一FSM循環處的一階相位程式碼；累積用於不同FSM循環的輸入相位程式碼及一階相位程式碼以生成每一FSM循環處的二階相位程式碼；累積用於不同FSM循環的輸入相位程式碼及二階相位程式碼以生成每一FSM循環處的三階相位程式碼；以及旋轉時鐘信號之相位以基於三階相位程式碼來提供經旋轉時鐘。

前文概述若干實施例之特徵以使得所屬領域中具通常知識者可較佳地理解本揭露內容之態樣。本領域的技術人員應理解，其可容易地使用本揭露內容作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，這類等效構造並不脫離本揭露內容之精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇之情況下在本文中作出改變、替代及更改。

100‧‧‧系統

101‧‧‧進入資料

105‧‧‧CDR電路/數位電路/時鐘及資料恢復電路

110‧‧‧參考時鐘

120‧‧‧鎖相迴路/PLL

125‧‧‧窄頻帶或單音頻信號/單音調信號/單音調時鐘信號

130‧‧‧展頻時鐘/SSC

135‧‧‧時鐘信號/擴展時鐘信號

140‧‧‧相位內插器

150‧‧‧除法器

160‧‧‧解串器

170‧‧‧感測放大器正反器/SAFF

180‧‧‧M階CDR FSM/M階時鐘及資料恢復有限態機器

185‧‧‧恢復時鐘信號

204‧‧‧鎖存器

210、‧‧‧第一累加器

212、222、232‧‧‧加法器

214、224、234‧‧‧延遲型正反器/D型正反器

216‧‧‧濾波器G

220‧‧‧第二累加器

226‧‧‧濾波器F

230‧‧‧第三累加器

236‧‧‧濾波器P

280‧‧‧三階CDR FSM

300‧‧‧陣列

380、700‧‧‧FSM

381‧‧‧節點a

382‧‧‧節點b

383‧‧‧節點c

384‧‧‧節點d

410‧‧‧曲線圖

412‧‧‧寄生頻率

420‧‧‧曲線圖

422‧‧‧雜訊減小放大

510‧‧‧工業抖動罩幕的曲線

520‧‧‧二階CDR FSM的抖動容限曲線

530‧‧‧三階CDR FSM的抖動容限曲線

610‧‧‧量值曲線

620‧‧‧相位曲線

710‧‧‧一階累加器

720‧‧‧二階累加器

730‧‧‧可包含例如三階累加器、四階累加器、五階累加器等的較高階累加器的一或多個累加器

800‧‧‧方法

802-820‧‧‧操作

G‧‧‧與濾波器G相關聯的比例因數

F‧‧‧與濾波器F相關聯的比例因數

P‧‧‧與濾波器P相關聯的比例因數

當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容之態樣。應注意，各種特徵未必按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸及幾何結構。在整個說明書及圖式中相同圖式元件符號表示相同特徵。 圖1根據本揭露內容之一些實施例說明包含用於執行時鐘及資料恢復之數位電路的系統之例示性方塊圖。 圖2根據本揭露內容之一些實施例說明時鐘及資料恢復電路中的有限態機器（finite state machine，FSM）之例示性方塊圖。 圖3根據本揭露內容之一些實施例說明在不同FSM循環處於FSM中之不同節點處生成的例示性相位程式碼。 圖4根據本揭露內容之一些實施例說明時鐘及資料恢復電路的功率譜密度效能。 圖5根據本揭露內容之一些實施例說明時鐘及資料恢復電路的抖動容限效能。 圖6根據本揭露內容之一些實施例說明時鐘及資料恢復電路的相位邊限效能。 圖7根據本揭露內容之一些實施例說明時鐘及資料恢復電路中之FSM的另一例示性方塊圖。 圖8是根據本揭露之一些實施例的說明用於執行時鐘及資料恢復之例示性方法的流程圖。

Claims (20)

1. 一種時鐘及資料恢復電路，包括： 有限態機器（FSM），包括： 第一累加器，經組態以接收在每一FSM循環處表示資料信號與時鐘信號之間的相位時序差的輸入相位程式碼，經組態以累積用於不同FSM循環的輸入相位程式碼，且經組態以生成每一FSM循環處的一階相位程式碼， 第二累加器，耦接至所述第一累加器，且經組態以累積用於不同FSM循環的所述輸入相位程式碼及一階相位程式碼，且經組態以生成每一FSM循環處的二階相位程式碼，以及 第三累加器，耦接至所述第二累加器，且經組態以累積用於不同FSM循環的所述輸入相位程式碼及二階相位程式碼，且經組態以生成每一FSM循環處的三階相位程式碼；以及 相位內插器，經組態以旋轉所述時鐘信號之相位以基於所述三階相位程式碼來提供經旋轉時鐘。
2. 如申請專利範圍第1項所述之時鐘及資料恢復電路，其中所述相位與所述三階相位程式碼線性地相關。
3. 如申請專利範圍第1項所述之時鐘及資料恢復電路，其中所述第一累加器包括： 第一正反器，經組態以儲存先前FSM循環處的第一相位程式碼； 第一加法器，經組態以添加所述先前FSM循環處的所述第一相位程式碼及當前FSM循環處的所述輸入相位程式碼以生成所述當前FSM循環處的所述第一相位程式碼；以及 第一濾波器，經組態以修改所述當前FSM循環處的所述第一相位程式碼以生成所述當前FSM循環處的所述一階相位程式碼。
4. 如申請專利範圍第3項所述之時鐘及資料恢復電路， 其中所述第二累加器包括： 第二正反器，經組態以儲存先前FSM循環處的第二相位程式碼； 第二加法器，經組態以添加所述先前FSM循環處的所述第二相位程式碼、所述當前FSM循環處的所述一階相位程式碼以及所述當前FSM循環處的所述輸入相位程式碼以生成所述當前FSM循環處的所述第二相位程式碼；以及 第二濾波器，經組態以修改所述當前FSM循環處的所述第二相位程式碼以生成所述當前FSM循環處的所述二階相位程式碼。
5. 如申請專利範圍第4項所述之時鐘及資料恢復電路，其中所述第三累加器包括： 第三濾波器，經組態以修改所述輸入相位程式碼以生成所述當前FSM循環處的經修改輸入相位程式碼； 第三正反器，經組態以儲存先前FSM循環處的第三相位程式碼；以及 第三加法器，經組態以添加所述先前FSM循環處的所述第三相位程式碼、所述當前FSM循環處的所述二階相位程式碼以及所述當前FSM循環處的所述經修改輸入相位程式碼以生成所述當前FSM循環處的所述三階相位程式碼。
6. 如申請專利範圍第1項所述之時鐘及資料恢復電路，更包括： 除法器，經組態以減慢由所述相位內插器提供的初始時鐘以生成所述時鐘信號；以及 解串器，經組態以將所述資料信號自串聯格式轉換成並聯格式，且經組態以生成表示所述資料信號與所述時鐘信號之間的所述相位時序差的所述輸入相位程式碼。
7. 如申請專利範圍第6項所述之時鐘及資料恢復電路，其中： 所述除法器進一步經組態以減慢由所述相位內插器提供的所述經旋轉時鐘以生成經更新時鐘信號；且 所述解串器進一步經組態以將經更新資料信號自串聯格式轉換成並聯格式，且經組態以更新表示所述經更新資料信號與所述經更新時鐘信號之間的相位時序差的所述輸入相位程式碼。
8. 如申請專利範圍第6項所述之時鐘及資料恢復電路，其中所述FSM更包括： 第四正反器，經組態以儲存由所述解串器生成的所述輸入相位程式碼，且經組態以將所儲存輸入相位程式碼提供至每一FSM循環處的所述第一累加器、所述第二累加器以及所述第三累加器。
9. 如申請專利範圍第1項所述之時鐘及資料恢復電路，其中所述FSM具有消除所述時鐘及資料恢復電路之殘餘抖動的封閉迴路轉移函數。
10. 如申請專利範圍第1項所述之時鐘及資料恢復電路，其中所述FSM具有高於或等於60度的相位邊限。
11. 一種時鐘及資料恢復電路，包括： 有限態機器（FSM），包括： 第一累加器，經組態以接收在每一FSM循環處表示資料信號與時鐘信號之間的相位時序差的輸入相位程式碼，經組態以累積用於不同FSM循環的輸入相位程式碼，且經組態以生成每一FSM循環處的一階相位程式碼， 多個累加器，其中所述第一累加器及所述多個累加器串聯連接，其中所述多個累加器中之每一者經組態以累積用於不同FSM循環的所述輸入相位程式碼及由先前累加器生成的較低階相位程式碼，且經組態以生成每一FSM循環處的較高階相位程式碼，以及 末端累加器，連接至所述多個累加器中的最後一個累加器，且經組態以累積用於不同FSM循環的所述輸入相位程式碼及由所述最後一個累加器生成的相位程式碼，且經組態以生成每一FSM循環處的最終階相位程式碼；以及 相位內插器，經組態以旋轉所述時鐘信號之相位以基於所述最終階相位程式碼來提供經旋轉時鐘。
12. 如申請專利範圍第11項所述之時鐘及資料恢復電路，其中所述相位與所述最終階相位程式碼線性地相關。
13. 如申請專利範圍第1項所述之時鐘及資料恢復電路，其中所述第一累加器包括： 第一正反器，經組態以儲存先前FSM循環處的第一相位程式碼； 第一加法器，經組態以添加所述先前FSM循環處的所述第一相位程式碼及當前FSM循環處的所述輸入相位程式碼以生成所述當前FSM循環處的所述第一相位程式碼；以及 第一濾波器，經組態以修改所述當前FSM循環處的所述第一相位程式碼以生成所述當前FSM循環處的所述一階相位程式碼。
14. 如申請專利範圍第13項所述之時鐘及資料恢復電路， 其中所述多個累加器中之每一者包括： 正反器，經組態以儲存先前FSM循環處的先前相位程式碼； 加法器，經組態以添加所述先前FSM循環處的所述先前相位程式碼、所述當前FSM循環處的由先前累加器生成的所述較低階相位程式碼以及所述當前FSM循環處的所述輸入相位程式碼以生成所述當前FSM循環處的當前相位程式碼；以及 濾波器，經組態以修改所述當前FSM循環處的所述當前相位程式碼以生成所述當前FSM循環處的所述較高階相位程式碼。
15. 如申請專利範圍第14項所述之時鐘及資料恢復電路，其中所述末端累加器包括： 末端濾波器，經組態以修改所述輸入相位程式碼以生成所述當前FSM循環處的經修改輸入相位程式碼； 末端正反器，經組態以儲存先前FSM循環處的最終相位程式碼；以及 末端加法器，經組態以添加所述先前FSM循環處的所述最終相位程式碼、所述當前FSM循環處的由所述多個累加器中之所述最後一個累加器生成的所述相位程式碼以及所述當前FSM循環處的所述經修改輸入相位程式碼以生成所述當前FSM循環處的所述最終階相位程式碼。
16. 如申請專利範圍第11項所述之時鐘及資料恢復電路，更包括： 除法器，經組態以減慢由所述相位內插器提供的初始時鐘以生成所述時鐘信號；以及 解串器，經組態以將所述資料信號自串聯格式轉換成並聯格式，且經組態以生成表示所述資料信號與所述時鐘信號之間的所述相位時序差的所述輸入相位程式碼。
17. 一種用於執行時鐘及資料恢復的方法，包括： 生成在每一有限態機器（FSM）循環處表示資料信號與時鐘信號之間的相位時序差的輸入相位程式碼； 累積用於不同FSM循環的輸入相位程式碼以生成每一FSM循環處的一階相位程式碼； 累積用於不同FSM循環的所述輸入相位程式碼及一階相位程式碼以生成每一FSM循環處的二階相位程式碼； 累積用於不同FSM循環的所述輸入相位程式碼及二階相位程式碼以生成每一FSM循環處的三階相位程式碼；以及 旋轉所述時鐘信號之相位以基於所述三階相位程式碼來提供經旋轉時鐘。
18. 如申請專利範圍第17項所述之用於執行時鐘及資料恢復的方法，其中所述相位與所述三階相位程式碼線性地相關。
19. 如申請專利範圍第17項所述之用於執行時鐘及資料恢復的方法，更包括： 減慢初始時鐘以生成所述時鐘信號；以及 將所述資料信號自串聯格式轉換成並聯格式。
20. 如申請專利範圍第17項所述之用於執行時鐘及資料恢復的方法，更包括： 減慢所述經旋轉時鐘以生成經更新時鐘信號； 將經更新資料信號自串聯格式轉換成並聯格式；以及 更新表示所述經更新資料信號與所述經更新時鐘信號之間的相位時序差的所述輸入相位程式碼。