CN108809304B - 时脉数据回复装置及方法 - Google Patents
时脉数据回复装置及方法 Download PDFInfo
- Publication number
- CN108809304B CN108809304B CN201710414355.9A CN201710414355A CN108809304B CN 108809304 B CN108809304 B CN 108809304B CN 201710414355 A CN201710414355 A CN 201710414355A CN 108809304 B CN108809304 B CN 108809304B
- Authority
- CN
- China
- Prior art keywords
- signal
- control signal
- filter circuit
- clock
- generate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/105—Resetting the controlled oscillator when its frequency is outside a predetermined limit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Abstract
一种时脉数据回复装置及方法。时脉数据回复装置包含数据分析电路、回路滤波电路以及相位调整电路。数据分析电路用以依据输入数据、第一时脉信号以及第二时脉信号产生误差信号。回路滤波电路用以依据误差信号产生调整信号。回路滤波电路包含相位滤波电路、第一频率滤波电路以及第一加法器。相位滤波电路用以依据误差信号产生第一控制信号。第一频率滤波电路的切换元件用以依据误差信号以及具有第一周期的第一切换信号输出第二控制信号。第一加法器用以依据第一控制信号以及第二控制信号产生调整信号。相位调整电路用以依据调整信号调整第一时脉信号及第二时脉信号。如此,数据的交流频率偏移(例如:展频时脉偏移)得以被降低。
Description
技术领域
本揭示中所述实施例内容是有关于一种时脉数据回复技术,特别是关于一种时脉数据回复装置及方法。
背景技术
随着集成电路(IC)技术的快速发展,集成电路的操作速度大幅地提升。当集成电路的操作速度提升,传送端所传送的数据与接收端所接收的数据之间发生误差的机率将会提高。时脉数据回复(clock and data recovery;CDR)装置通常用来确保接收端能够正确地接收数据。
另外,为了避免对其他电子装置产生干扰,展频(spread spectrum)技术被应用于时脉数据回复装置中。然而,此作法可能会引入更多的偏移(offsets)或抖动(jitters)至数据当中。
发明内容
本揭示内容的一实施方式是关于一种时脉数据回复装置。时脉数据回复装置包含一数据分析电路、一回路滤波电路以及一相位调整电路。数据分析电路用以依据一输入数据、一第一时脉信号以及一第二时脉信号产生一误差信号。回路滤波电路用以依据误差信号产生一调整信号。回路滤波电路包含一相位滤波电路、一第一频率滤波电路以及一第一加法器。相位滤波电路用以依据误差信号产生一第一控制信号。第一频率滤波电路包含一切换元件。切换元件用以依据误差信号以及具有一第一周期的一第一切换信号输出一第二控制信号。第一加法器用以依据第一控制信号以及第二控制信号产生调整信号。相位调整电路用以依据调整信号调整第一时脉信号以及第二时脉信号。
在一些实施例中,第一频率滤波电路还包含一第一三角积分调变器、一第一积分器以及一第一计数器。第一三角积分调变器用以累加误差信号以产生一第一累加值,且依据第一累加值以及一第一频率临界值输出一第一调变信号。第一积分器用以累加第一调变信号以产生一第一积分信号。第一计数器用以对第一积分信号进行计数以产生一第一计数信号。切换元件用以依据第一计数信号以及第一切换信号产生第二控制信号。
在一些实施例中,切换元件包含一乘法器或一第一开关。
在一些实施例中,当切换元件包含乘法器时,乘法器用以将第一计数信号以及第一切换信号进行相乘,以产生第二控制信号。
在一些实施例中,当切换元件包含第一开关时,第一开关用以依据第一切换信号导通以传送第一计数信号,以产生第二控制信号。
在一些实施例中,第一频率滤波电路还包含一第二开关。第二开关用以依据一第二切换信号导通,以将第一调变信号传送至第一积分器。
在一些实施例中,第二开关于一第一模式下依据第二切换信号导通。第二开关于一第二模式下依据第二切换信号截止。
在一些实施例中,时脉数据回复装置还包含一第二频率滤波电路以及一第二加法器。第二频率滤波电路用以依据误差信号产生一第三控制信号。第二加法器用以依据第一控制信号以及第三控制信号产生一第四控制信号。第一加法器更用以依据第四控制信号以及第二控制信号产生调整信号。
在一些实施例中,第二频率滤波电路包含一第二三角积分调变器、一第二积分器以及一第二计数器。第二三角积分调变器用以累加误差信号以产生一第二累加值,且依据第二累加值以及一第二频率临界值输出一第二调变信号。第二积分器用以累加第二调变信号以产生一第二积分信号。第二计数器用以依据第二积分信号进行计数以产生第三控制信号。
在一些实施例中,第二频率临界值相异于第一频率临界值。
在一些实施例中,第二频率临界值大于第一频率临界值。
在一些实施例中,第二频率临界值实质上为第一频率临界值的1000倍。
在一些实施例中,当第一频率滤波电路操作于一第一模式时,第一切换信号位于一第一电压位准,当第一频率滤波电路操作于一第二模式时,第一切换信号于第一电压位准与一第二电压位准之间切换,且第一电压位准不同于第二电压位准。
本揭示内容的一实施方式是关于一种时脉数据回复方法。时脉数据回复方法包含:通过一数据分析电路依据一输入数据、一第一时脉信号以及一第二时脉信号产生一误差信号;通过一相位滤波电路依据误差信号产生一第一控制信号;通过一第一频率滤波电路的一切换元件依据误差信号以及具有一第一周期的一第一切换信号,以第一周期输出一第二控制信号;通过一第一加法器依据第一控制信号以及第二控制信号产生一调整信号;以及通过一相位调整电路依据调整信号调整第一时脉信号以及第二时脉信号。
在一些实施例中,通过第一频率滤波电路的切换元件输出第二控制信号包含:通过一第一三角积分调变器累加误差信号以产生一第一累加值;通过第一三角积分调变器依据第一累加值以及一第一频率临界值输出一第一调变信号;通过一第一积分器累加第一调变信号进行以产生一第一积分信号;通过一第一计数器对该第一积分信号进行计数以产生一第一计数信号;以及通过切换元件将第一计数信号以及第一切换信号进行相乘以产生第二控制信号。切换元件包含一乘法器。
在一些实施例中,通过第一频率滤波电路的切换元件输出第二控制信号包含:通过一第一三角积分调变器累加误差信号以产生一第一累加值;通过第一三角积分调变器依据第一累加值以及一第一频率临界值输出一第一调变信号;通过一第一积分器累加第一调变信号以产生一第一积分信号;通过一第一计数器对第一积分信号进行计数以产生一第一计数信号;以及依据第一切换信号透过切换元件传送第一计数信号,以产生第二控制信号。切换元件包含一第一开关。
在一些实施例中,时脉数据回复方法还包含:通过一第二频率滤波电路依据误差信号产生一第三控制信号;通过一第二加法器依据第一控制信号以及第三控制信号产生一第四控制信号;以及通过第一加法器依据第四控制信号以及第二控制信号产生调整信号。
在一些实施例中,通过第二频率滤波电路产生第三控制信号包含:通过一第二三角积分调变器累加误差信号以产生一第二累加值;通过第二三角积分调变器依据第二累加值以及一第二频率临界值输出一第二调变信号;通过一第二积分器累加第二调变信号以产生一第二积分信号;以及通过一第二计数器对第二积分信号进行计数以产生第三控制信号。
在一些实施例中,第二频率临界值大于第一频率临界值。
在一些实施例中,时脉数据回复方法还包含:于一第一模式下,维持第一切换信号为一第一电压位准;以及于一第二模式下,切换第一切换信号于第一电压位准与一第二电压位准之间。第一电压位准不同于第二电压位准。
综上所述,本揭示中的时脉数据回复装置以及时脉数据回复方法降低数据的交流频率偏移(例如:展频时脉偏移),以降低信号抖动。
附图说明
为让本揭示的上述和其他目的、特征、优点与实施例能够更明显易懂,所附附图的说明如下:
图1是依照本揭示一些实施例所绘示的一种时脉数据回复装置的示意图;
图2是依照本揭示一些实施例所绘示如图1中的回路滤波电路的电路图;
图3是依照本揭示一些实施例所绘示如图1中的回路滤波电路的电路图;
图4是依照本揭示一些实施例所绘示如图1中的回路滤波电路的电路图;以及
图5是依照本揭示一些实施例所绘示的一种时脉数据回复方法的流程图。
具体实施方式
请参考图1。图1是依照本揭示一些实施例所绘示的一种时脉数据回复装置100的示意图。在一些实施例中,时脉数据回复装置100包含数据分析电路120、回路滤波电路140以及相位调整电路160。
数据分析电路120用以接收输入数据DATA。在一些实施例中,输入数据DATA是经展频时脉(spread spectrum clock;SSC)处理的数据。展频时脉是经展频技术调变后的时脉。举例而言,时脉被三角波(triangle wave)调变。调变频率例如是30~33kHz。调变偏差(modulation deviation)例如是5000ppm。通过展频时脉,电磁干扰(electromagneticinterference;EMI)可被降低。
数据分析电路120用以依据输入数据DATA、时脉信号CLK1以及时脉信号CLK2产生误差信号VE。在一些实施例中,数据分析电路120包含两取样器(图未示)以及一相位侦测器(图未示)。两取样器中的其中一取样器用以依据时脉信号CLK1对输入数据DATA进行取样。两取样器中的另一取样器用以依据时脉信号CLK2对输入数据DATA进行取样。相位侦测器用以比较上述两取样器所取样到的值以产生误差信号VE。在一些实施例中,时脉信号CLK1以及时脉信号CLK2之间具有90度的相位差。
上述数据分析电路120的设置方式仅为示例。数据分析电路120的各种设置方式皆为本揭示内容所涵盖的范围。
回路滤波电路140用以依据误差信号VE产生调整信号VA。关于回路滤波电路140的详细设置方式将于后述段落搭配图2~图4进行叙述。
相位调整电路160用以依据调整信号VA调整时脉信号CLK1以及时脉信号CLK2。在一些实施例中,相位调整电路160包含一相位内差器(图未示)以及一时脉信号产生器(图未示)。相位内差器电性耦接回路滤波电路140。相位内差器用以接收调整信号VA,且产生相位调整信号(图未示)。时脉信号产生器电性耦接相位内差器且受相位内差器控制。举例而言,时脉信号产生器用以接收相位调整信号,且依据相位调整信号动态地调整时脉信号CLK1以及时脉信号CLK2。在一些实施例中,时脉信号产生器同步提升或同步降低时脉信号CLK1以及时脉信号CLK2的时脉周期。
上述相位调整电路160的设置方式仅为示例。相位调整电路160的各种设置方式皆为本揭示内容所涵盖的范围。
在一些实施例中,数据分析电路120、回路滤波电路140以及相位调整电路160形成回授机制。在不同的实施例中,通过此回授机制,时脉信号CLK1以及时脉信号CLK2可被调整以降低存在于输入数据DATA中的相位偏移(offsets)以及频率偏移,以降低信号抖动。关于此回授机制的详细操作将于以下段落搭配图2~图4讨论。
以下段落提供相关于回路滤波电路140的特定实施例。需注意的是以下实施例仅为示例。各种用以实现回路滤波电路140的功能的电路皆为本揭示内容所涵盖的范围。
请参考图2。图2是依照本揭示一些实施例所绘示的回路滤波电路140a的电路图。在一些实施例中,回路滤波电路140a用以实现图1中的回路滤波电路140。为易于理解,于图2中的类似元件将与图1使用相同标号。
以图2示例而言,回路滤波电路140a包含相位滤波电路220、频率滤波电路240以及加法器260。
相位滤波电路220用以接收来自图1中数据分析电路120的误差信号VE以产生控制信号C1。
在一些实例中,相位滤波电路220包含三角积分调变器222。三角积分调变器222电性耦接图1的数据分析电路120,以接收误差信号VE。在一些实施例中,三角积分调变器222包含累加器Σ。三角积分调变器222的累加器Σ用以累加误差信号VE以产生累加值AP。三角积分调变器222更用以将累加值AP与相位临界值+MP或-MP进行比较。当累加值AP大于相位临界值+MP时,三角积分调变器222输出逻辑值为+1的控制信号C1。接着累加器Σ通过减去相位临界值+MP以重置。当累加值AP小于相位临界值-MP时,三角积分调变器222输出逻辑值为-1的控制信号C1。接着累加器Σ通过减去相位临界值-MP以重置。换言的,当累加值AP大于相位临界值+MP或小于相位临界值-MP时,三角积分调变器222更新控制信号C1。
如上所述,控制信号C1的正负号对应于输入数据DATA的相位偏移的方向,而控制信号C1的频率对应于相位偏移的量。如此,通过配置相位滤波电路220,输入数据DATA的相位偏移得以被追踪。
频率滤波电路240用以接收来自图1中数据分析电路120的误差信号VE,并依据误差信号VE以及切换信号N1输出控制信号C2。
在一些实施例中,频率滤波电路240包含三角积分调变器242、积分器244、计数器246以及切换元件S1。在一些实施例中,切换元件S1是以乘法器248实现,如图2所示。在一些实施例中,频率滤波电路240还包含开关SW1。
在一些实施例中,开关SW1是以一或多个晶体管实现。各种得以实现开关SW1的晶体管皆为本揭示内容所涵盖的范围。在一些实施例中,晶体管可为双极性晶体管(bipolarjunction transistors;BJTs)、金属氧化物半导体场效晶体管(metal-oxide-siliconfiled-effect transistors;MOSFETs)或绝缘栅双极晶体管(insulated gate bipolartransistors;IGBTs)。
三角积分调变器242电性耦接图1的数据分析电路120,以接收误差信号VE。在一些实施例中,三角积分调变器242包含累加器Σ。三角积分调变器242的累加器Σ用以于频率路径累加误差信号VE以产生累加值AFac。在一些实施例中,频率路径是指误差信号VE传输至三角积分调变器242的路径,相位路径是指误差信号VE传输至三角积分调变器222的路径。三角积分调变器242更用以将累加值AFac与频率临界值+MFac或-MFac比较。当累加值AFac大于频率临界值+MFac时,三角积分调变器242输出逻辑值为+1的调变信号AF1。接着累加器Σ通过减去频率临界值+MFac以重置。当累加值AFac小于频率临界值-MFac时,三角积分调变器242输出逻辑值为-1的调变信号AF1。接着累加器Σ通过减去频率临界值-MFac以重置。换言之,当累加值AFac大于频率临界值+MFac或小于频率临界值-MFac时,三角积分调变器242更新调变信号AF1。
开关SW1耦接于三角积分调变器242以及积分器244之间。开关SW1用以接收切换信号N2。开关SW1依据切换信号N2导通或截止。当开关SW1导通,开关SW1用以将调变信号AF1传送至积分器244。积分器244用以累加调变信号AF1以产生积分信号AF2。计数器246电性耦接积分器244以接收积分信号AF2。计数器246用以依据积分信号AF2进行上数及/或下数以产生计数信号AF3。在一些实施例中,计数器246的计数顺序是受积分信号AF2控制。换言之,当累加值AFac大于频率临界值+MFac或小于频率临界值-MFac时,三角积分调变器242切换调变信号AF1的值,使得计数器246开始计数。乘法器248电性耦接计数器246以接收计数信号AF3。乘法器248用以将计数信号AF3以及切换信号N1进行相乘,以产生控制信号C2。
在一些实施例中,频率滤波电路240依据切换信号N1以及N2操作于适应模式(adaptation mode)与收敛模式(convergence mode)两者中的一者。在一些实施例中,于适应模式下,切换元件SW1通过切换信号N2导通,以将调变信号AF1传送至积分器244。在这种情况下,计数器246基于积分信号AF2上数及/或下数以产生计数信号AF3。另外,于适应模式下,切换信号N1的逻辑值实质上等于0。如此,由乘法器248输出的控制信号C2实质上等于0。等效而言,于适应模式下,计数信号AF3不会影响到控制信号C2的值。
在一些实施例中,于收敛模式下,切换元件SW1通过切换信号N2截止。如此一来,积分器244停止接收调变信号AF1。在这种情况下,计数器246完成计数且计数信号AF3的值为固定。另外,于收敛模式下,切换信号N1的逻辑值受控制而以一预设周期于1与0之间切换。如上所述,在一些实施例中,输入数据DATA经展频时脉处理,切换信号N1的预设周期因此相关于展频时脉的周期。当切换信号N1的逻辑值为1,乘法器248输出计数信号AF3作为控制信号C2。当切换信号N1的逻辑值为0,乘法器248输出具有逻辑值0的信号作为控制信号C2。由于切换信号N1以预设周期于1以及0之间切换,因此控制信号C2的操作周期相同于切换信号N1的预设周期。换言的,计数信号AF3被乘法器248以预设周期重复输出作为控制信号C2。
在一些实施例中,上述的逻辑值1对应于第一电压位准,且上述的逻辑值0对应于第二电压位准。在一些实施例中,第一电压位准不同于第二电压位准。在一些进一步的实施例中,第一电压位准高于第二电压位准。
上述频率滤波电路240的设置方式仅为示例。频率滤波电路240的各种设置方式皆为本揭示内容所涵盖的范围。
如上所述,控制信号C2的周期对应于输入数据DATA的动态频率偏移(例如:SSC偏移)。如此,通过配置频率滤波电路240,输入数据DATA的动态频率偏移得以被追踪。
加法器260用以依据控制信号C1以及控制信号C2产生调整信号VA。详细而言,加法器260将控制信号C1以及控制信号C2进行相加以产生调整信号VA。调整信号VA被图1的相位调整电路160所接收。相位调整电路160依据调整信号VA调整时脉信号CLK1以及时脉信号CLK2。如此,时脉数据回复装置100得以依据控制信号C1以及控制信号C2调整时脉信号CLK1以及时脉信号CLK2。
如上所述,控制信号C1对应于输入数据DATA的相位偏移,且控制信号C2对应于输入数据DATA的动态频率偏移(例如:SSC偏移)。如此,在一些实施例中,时脉数据回复装置100得以依据控制信号C1以及控制信号C2降低输入数据DATA的相位偏移以及动态频率偏移(例如:SSC偏移)。
在一些实施例中,时脉数据回复装置100是以全数位电路实现。在这例子中,时脉数据回复装置100具有扩缩性(scalability)以及强健性(robustness)的优点。
请参考图3。图3是依照本揭示一些实施例所绘示的回路滤波电路140b的电路图。在一些实施例中,图3中的回路滤波电路140b用以实现图1中的回路滤波电路140。为易于理解,于图3中的类似元件将与图1以及图2使用相同标号。
以图3示例而言,回路滤波电路140b包含相位滤波电路220、频率滤波电路240、加法器260、频率滤波电路280以及加法器290。以另一种方式解释,相较于图2的回路滤波电路140a,图3的回路滤波电路140b还包含了频率滤波电路280以及加法器290。
频率滤波电路280用以接收来自图1中数据分析电路120的误差信号VE,并依据误差信号VE产生控制信号C3。
在一些实施例中,频率滤波电路280包含三角积分调变器282、积分器284以及计数器286。三角积分调变器282电性耦接图1的数据分析电路120以接收误差信号VE。在一些实施例中,三角积分调变器282包含累加器Σ。三角积分调变器282的累加器Σ用以于频率路径累加误差信号VE以产生累加值AFdc。三角积分调变器282更用以将累加值AFdc与频率临界值+MFdc或-MFdc进行比较。当累加值AFdc大于频率临界值+MFdc时,三角积分调变器282输出逻辑值为+1的调变信号DF1。接着累加器Σ通过减去频率临界值+MFdc以重置。当累加值AFdc小于频率临界值-MFdc时,三角积分调变器282输出逻辑值为-1的调变信号DF1。接着累加器Σ通过减去频率临界值-MFdc以重置。换言之,当累加值AFdc大于频率临界值+MFdc或小于频率临界值-MFdc时,三角积分调变器282更新调变信号DF1。
积分器284电性耦接三角积分调变器282。积分器284用以累加调变信号DF1以产生积分信号DF2。计数器286电性耦接积分器284。计数器286用以上数及/或下数积分信号DF2以产生控制信号C3。在一些实施例中,当累加值AFdc大于频率临界值+MFdc或小于频率临界值-MFdc时,三角积分调变器282切换调变信号DF1的值,使得计数器286开始计数,以产生控制信号C3。
上述频率滤波电路280的设置方式仅为示例。频率滤波电路280的各种配置方式皆为本揭示内容所涵盖的范围。
在一些实施例中,频率滤波电路280用以追踪输入数据DATA的直流(DC)频率偏移,且频率滤波电路240用以追踪输入数据DATA的动态频率偏移(例如:SSC偏移)。相应地,在一些实施例中,频率临界值+MFac(-MFac)被设定为小于频率临界值+MFdc(-MFdc)。举例而言,频率临界值+MFdc(-MFdc)实质上为频率临界值+MFac(-MFac)的1000倍。频率临界值+MFac(-MFac)以及频率临界值+MFdc(-MFdc)的值仅为示例的目的。各种频率临界值皆在本揭示内容所涵盖的范围。
基于设定频率临界值+MFdc(-MFdc),由频率滤波电路280所产生的控制信号C3对应于输入数据DATA的直流频率偏移。如此,通过配置频率滤波电路280,输入数据DATA的直流频率偏移得以被追踪。
在一些实施例中,相位临界值+MP(-MP)、频率临界值+MFdc(-MFdc)以及频率临界值+MFac(-MFac)得以被外部程序或电路动态地调整,以调整回路滤波电路140b的频宽。在一些实施例中,相位临界值+MP(-MP)、频率临界值+MFdc(-MFdc)以及频率临界值+MFac(-MFac)被调整成彼此不相同。
加法器290用以依据控制信号C1以及控制信号C3产生控制信号C4。详细而言,加法器290将控制信号C1以及控制信号C3进行相加以产生控制信号C4。如上所述,控制信号C1对应于输入数据DATA的相位偏移,控制信号C3对应于输入数据DATA的直流频率偏移,因此控制信号C4对应于输入数据DATA的相位偏移以及直流频率偏移。
加法器260用以将控制信号C4以及控制信号C2进行相加以产生调整信号VA。调整信号VA被图1的相位调整电路160所接收。相位调整电路160依据调整信号VA调整时脉信号CLK1以及时脉信号CLK2。
如上所述,控制信号C4对应于输入数据DATA的相位偏移以及直流频率偏移,且控制信号C2对应于输入数据DATA的动态频率偏移(例如:SSC偏移)。如此,在一些实施例中,时脉数据回复装置100得以依据控制信号C4以及控制信号C2降低输入数据DATA的相位偏移、直流频率偏移以及动态频率偏移(例如:SSC偏移)。
请参考图4。图4是依照本揭示一些实施例所绘示的回路滤波电路140c的电路图。在一些实施例中,图4中的回路滤波电路140c用以实现图1中的回路滤波电路140。为易于理解,于图4中的类似元件将与图1以及图3使用相同标号。
图4的频率滤波电路440与图3的频率滤波电路240之间的不同在于,图4中的切换元件S1是以开关SW2实现。
在一些实施例中,开关SW2是以一或多个晶体管实现。各种得以实现开关SW2的晶体管皆为本揭示内容所涵盖的范围。在一些实施例中,晶体管可为双极性晶体管(BJTs)、金属氧化物半导体场效晶体管(MOSFETs)或绝缘栅双极晶体管(IGBTs)。
开关SW2电性耦接计数器246以及加法器260。开关SW2用以接收切换信号N1。开关SW2依据切换信号N1导通或截止。当开关SW2导通时,开关SW2用以传送计数信号AF3以产生控制信号C2至加法器260。换言之,计数信号AF3透过开关SW2传送以作为控制信号C2。
在一些实施例中,开关SW2于适应模式下依据切换信号N1截止。在一些实施例中,切换信号N1于收敛模式下以预设周期于逻辑值0与逻辑值1之间切换。如此,开关SW2于收敛模式下以预设周期传送计数信号AF3以产生控制信号C2。
在一些实施例中,计数信号AF3储存于计数器246当中,但本揭示内容不以此为限制。关于图4的其他操作相似于图2以及图3,故于此不再赘述。
另外,上述频率滤波电路440的设置方式仅为示例。频率滤波电路440的各种设置方式皆为本揭示内容所涵盖的范围。
请参考图5。图5是依照本揭示一些实施例所绘示的一种时脉数据回复方法500的流程图。在一些实施例中,时脉数据回复方法500被应用于图1中的时脉数据回复装置100。为了以较佳的方式理解本揭示内容,时脉数据回复方法500将参考图1以及图2进行讨论。
在步骤S502中,数据分析电路120依据输入数据DATA、时脉信号CLK1以及时脉信号CLK2产生误差信号VE。在一些实施例中,时脉信号CLK1以及时脉信号CLK2之间具有90度的相位差。
在步骤S504中,相位滤波电路220依据误差信号VE产生控制信号C1。在一些实施例中,相位滤波电路220的三角积分调变器222将累加值AP与相位临界值+MP(-MP)进行比较输出控制信号C1。
在步骤S506中,频率滤波电路240的切换元件S1依据误差信号VE以及切换信号N1输出控制信号C2。在一些实施例中,切换信号N1具有上述的预设周期。如此,在一些实施例中,控制信号C2亦具有该预设周期。
在步骤S508中,加法器260依据控制信号C1以及控制信号C2产生调整信号VA。在一些实施例中,加法器260将控制信号C1以及控制信号C2进行相加以产生调整信号VA。
在步骤S510中,相位调整电路160依据调整信号VA调整时脉信号CLK1以及时脉信号CLK2。在一些实施例中,相位调整电路160用以同步提升或同步降低时脉信号CLK1以及时脉信号CLK2。
上述时脉数据回复方法500的叙述包含示例性的操作,但时脉数据回复方法500的这些操作不必依所显示的顺序被执行。时脉数据回复方法500的这些操作的顺序得以被变更,或者这些操作得以在适当的情况下被同时执行或部分同时执行,皆在本揭示的实施例的精神与范围内。
综上所述,本揭示中的时脉数据回复装置以及时脉数据回复方法降低数据的交流频率偏移(例如:展频时脉偏移),以降低信号抖动。
虽然本揭示已以实施方式揭露如上,然其并非用以限定本揭示,任何本领域具通常知识者,在不脱离本揭示的精神和范围内,当可作各种的更动与润饰,因此本揭示的保护范围当视所附的权利要求书所界定的范围为准。
Claims (19)
1.一种时脉数据回复装置,其特征在于,包含:
一数据分析电路,用以依据一输入数据、一第一时脉信号以及一第二时脉信号产生一误差信号;
一回路滤波电路,用以依据该误差信号产生一调整信号,该回路滤波电路包含:
一相位滤波电路,用以依据该误差信号产生一第一控制信号;
一第一频率滤波电路,包含:
一第一切换元件,该第一切换元件用以输出一第二控制信号;
一第一三角积分调变器,用以累加该误差信号以产生一第一累加值,且依据该第一累加值以及一第一频率临界值输出一第一调变信号;
一第一积分器,用以累加该第一调变信号以产生一第一积分信号;
一第二切换元件,用以将来自该第一三角积分调变器的该第一调变信号传给该第一积分器;以及
一第一计数器,用以对该第一积分信号进行计数以产生一第一计数信号,
其中该第一切换元件用以依据该第一计数信号以及一第一切换信号产生该第二控制信号,其中当该第二切换元件截止且该第一积分器停止接收该第一调变信号时,该第一切换元件的该第一切换信号以一第一周期于1与0之间切换;以及
一第一加法器,用以依据该第一控制信号以及该第二控制信号产生该调整信号;以及
一相位调整电路,用以依据该调整信号调整该第一时脉信号以及该第二时脉信号。
2.根据权利要求1所述的时脉数据回复装置,其特征在于,该第一切换元件包含一乘法器或一第一开关。
3.根据权利要求2所述的时脉数据回复装置,其特征在于,当该第一切换元件包含该乘法器时,该乘法器用以将该第一计数信号以及该第一切换信号进行相乘,以产生该第二控制信号。
4.根据权利要求2所述的时脉数据回复装置,其特征在于,当该第一切换元件包含该第一开关时,该第一开关用以依据该第一切换信号导通以传送该第一计数信号,以产生该第二控制信号。
5.根据权利要求1所述的时脉数据回复装置,其特征在于,该第二切换元件包含:
一第二开关,用以依据一第二切换信号导通,以将该第一调变信号传送至该第一积分器。
6.根据权利要求5所述的时脉数据回复装置,其特征在于,该第二开关于一第一模式下依据该第二切换信号导通,且该第二开关于一第二模式下依据该第二切换信号截止。
7.根据权利要求1所述的时脉数据回复装置,其特征在于,还包含:
一第二频率滤波电路,用以依据该误差信号产生一第三控制信号;以及
一第二加法器,用以依据该第一控制信号以及该第三控制信号产生一第四控制信号,
其中该第一加法器更用以依据该第四控制信号以及该第二控制信号产生该调整信号。
8.根据权利要求7所述的时脉数据回复装置,其特征在于,该第二频率滤波电路包含:
一第二三角积分调变器,用以累加该误差信号以产生一第二累加值,且依据该第二累加值以及一第二频率临界值输出一第二调变信号;
一第二积分器,用以累加该第二调变信号以产生一第二积分信号;以及
一第二计数器,用以依据该第二积分信号进行计数以产生该第三控制信号。
9.根据权利要求8所述的时脉数据回复装置,其特征在于,该第二频率临界值相异于该第一频率临界值。
10.根据权利要求8所述的时脉数据回复装置,其特征在于,该第二频率临界值大于该第一频率临界值。
11.根据权利要求10所述的时脉数据回复装置,其特征在于,该第二频率临界值为该第一频率临界值的1000倍。
12.根据权利要求1所述的时脉数据回复装置,其特征在于,当该第一频率滤波电路操作于一第一模式时,该第一切换信号位于一第一电压位准,当该第一频率滤波电路操作于一第二模式时,该第一切换信号于该第一电压位与一第二电压位准之间切换,且该第一电压位准不同于该第二电压位准。
13.一种时脉数据回复方法,其特征在于,包含:
通过一数据分析电路依据一输入数据、一第一时脉信号以及一第二时脉信号产生一误差信号;
通过一相位滤波电路依据该误差信号产生一第一控制信号;
通过一第一频率滤波电路的一第一切换元件依据该误差信号以及具有一第一周期的一第一切换信号,以该第一周期输出一第二控制信号,包含:
通过该第一频率滤波电路的一第一三角积分调变器累加该误差信号以产生一第一累加值;
通过该第一频率滤波电路的该第一三角积分调变器依据该第一累加值以及一第一频率临界值输出一第一调变信号;
通过该第一频率滤波电路的一第一积分器累加该第一调变信号以产生一第一积分信号;
通过该第一频率滤波电路的一第二切换元件将来自该第一三角积分调变器的该第一调变信号传给该第一积分器;以及
通过该第一频率滤波电路的一第一计数器对该第一积分信号进行计数以产生一第一计数信号;
其中该第一切换元件用以依据该第一计数信号以及一第一切换信号产生该第二控制信号,其中当该第二切换元件截止且该第一积分器停止接收该第一调变信号时,该第一切换元件的该第一切换信号以一第一周期于1与0之间切换;
通过一第一加法器依据该第一控制信号以及该第二控制信号产生一调整信号;以及
通过一相位调整电路依据该调整信号调整该第一时脉信号以及该第二时脉信号。
14.根据权利要求13所述的时脉数据回复方法,其特征在于,通过该第一频率滤波电路的该第一切换元件输出该第二控制信号还包含:
通过该第一切换元件将该第一计数信号以及该第一切换信号进行相乘,以产生该第二控制信号,
其中该第一切换元件包含一乘法器。
15.根据权利要求13所述的时脉数据回复方法,其特征在于,通过该第一频率滤波电路的该第一切换元件输出该第二控制信号还包含:
依据该第一切换信号透过该第一切换元件传送该第一计数信号,以产生该第二控制信号,
其中该第一切换元件包含一第一开关。
16.根据权利要求13所述的时脉数据回复方法,其特征在于,还包含:
通过一第二频率滤波电路依据该误差信号产生一第三控制信号;
通过一第二加法器依据该第一控制信号以及该第三控制信号产生一第四控制信号;以及
通过该第一加法器依据该第四控制信号以及该第二控制信号产生该调整信号。
17.根据权利要求16所述的时脉数据回复方法,其特征在于,通过该第二频率滤波电路产生该第三控制信号包含:
通过一第二三角积分调变器累加该误差信号以产生一第二累加值;
通过该第二三角积分调变器依据该第二累加值以及一第二频率临界值输出一第二调变信号;
通过一第二积分器累加该第二调变信号以产生一第二积分信号;以及
通过一第二计数器对该第二积分信号进行计数以产生该第三控制信号。
18.根据权利要求17所述的时脉数据回复方法,其特征在于,该第二频率临界值大于该第一频率临界值。
19.根据权利要求13所述的时脉数据回复方法,其特征在于,还包含:
于一第一模式下,维持该第一切换信号为一第一电压位准;以及
于一第二模式下,切换该第一切换信号于该第一电压位准与一第二电压位准之间,
其中该第一电压位准不同于该第二电压位准。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/585,164 | 2017-05-03 | ||
US15/585,164 US10439793B2 (en) | 2017-05-03 | 2017-05-03 | Device and method for recovering clock and data |
Publications (2)
Publication Number | Publication Date |
---|---|
CN108809304A CN108809304A (zh) | 2018-11-13 |
CN108809304B true CN108809304B (zh) | 2022-01-21 |
Family
ID=64015541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710414355.9A Active CN108809304B (zh) | 2017-05-03 | 2017-06-05 | 时脉数据回复装置及方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10439793B2 (zh) |
CN (1) | CN108809304B (zh) |
TW (1) | TWI635710B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI743791B (zh) * | 2020-05-18 | 2021-10-21 | 瑞昱半導體股份有限公司 | 多晶片系統、晶片與時脈同步方法 |
TWI757054B (zh) | 2021-01-15 | 2022-03-01 | 瑞昱半導體股份有限公司 | 接收器及相關的訊號處理方法 |
US20230163765A1 (en) * | 2021-11-23 | 2023-05-25 | Mediatek Inc. | Clock and data recovery circuit with spread spectrum clocking synthesizer |
WO2024045142A1 (zh) * | 2022-09-01 | 2024-03-07 | 华为技术有限公司 | 一种通信装置以及信号采样方法 |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1271211A (zh) * | 1999-04-16 | 2000-10-25 | 松下电器产业株式会社 | 时钟脉冲再生装置 |
CN1275835A (zh) * | 1999-05-26 | 2000-12-06 | 三星电子株式会社 | 用于恢复数字时钟信号的电路和方法 |
CN1599998A (zh) * | 2001-08-16 | 2005-03-23 | 皇家飞利浦电子股份有限公司 | 数据和时钟恢复电路以及包含多个这种电路的设备 |
CN1768478A (zh) * | 2002-03-06 | 2006-05-03 | 高通股份有限公司 | 用于频率合成器的校准技术 |
US7149269B2 (en) * | 2003-02-27 | 2006-12-12 | International Business Machines Corporation | Receiver for clock and data recovery and method for calibrating sampling phases in a receiver for clock and data recovery |
CN101473537A (zh) * | 2006-06-29 | 2009-07-01 | 日本电信电话株式会社 | Cdr电路 |
US7777577B2 (en) * | 2007-09-28 | 2010-08-17 | Texas Instruments Incorporated | Dual path phase locked loop (PLL) with digitally programmable damping |
US8295106B2 (en) * | 2009-05-29 | 2012-10-23 | Samsung Electronics Co., Ltd. | Delay locked loop and method and electronic device including the same |
CN103814524A (zh) * | 2011-08-05 | 2014-05-21 | 高通股份有限公司 | 在反馈环路中具有相位校正的锁相环 |
US9264219B1 (en) * | 2014-10-15 | 2016-02-16 | Global Unichip Corporation | Clock and data recovery circuit and method |
CN105720972A (zh) * | 2016-01-15 | 2016-06-29 | 北京大学(天津滨海)新一代信息技术研究院 | 用于高速数据传输接收器的投机式时钟数据恢复电路系统 |
CN106549665A (zh) * | 2015-09-16 | 2017-03-29 | 华为技术有限公司 | 锁相环电路、数据恢复电路及锁相环电路的控制方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2879763B2 (ja) * | 1989-06-27 | 1999-04-05 | ソニー株式会社 | Pllのチャージポンプ回路 |
US6630868B2 (en) * | 2000-07-10 | 2003-10-07 | Silicon Laboratories, Inc. | Digitally-synthesized loop filter circuit particularly useful for a phase locked loop |
JP4431015B2 (ja) * | 2004-09-09 | 2010-03-10 | 株式会社ルネサステクノロジ | 位相同期ループ回路 |
TWI241776B (en) * | 2004-10-11 | 2005-10-11 | Realtek Semiconductor Corp | Clock generator and data recovery circuit |
JP4264585B2 (ja) * | 2007-04-27 | 2009-05-20 | ソニー株式会社 | 同期回路およびその制御方法 |
US20090003501A1 (en) * | 2007-06-29 | 2009-01-01 | Gunter Steinbach | Offset Error Mitigation in a Phase-Locked Loop Circuit with a Digital Loop Filter |
KR101224890B1 (ko) * | 2007-11-05 | 2013-01-22 | 삼성전자주식회사 | 투 포인트 모듈레이션을 수행하는 위상 동기 루프 회로 및그 이득 조정 방법 |
JP5716609B2 (ja) * | 2011-08-25 | 2015-05-13 | 日本電気株式会社 | 多相クロック発生回路、及び多相クロック発生方法 |
TWI565283B (zh) * | 2014-10-15 | 2017-01-01 | 創意電子股份有限公司 | 時脈資料回復電路與方法 |
TWI573401B (zh) * | 2015-07-23 | 2017-03-01 | 財團法人成大研究發展基金會 | 估測抖動容忍度的時脈資料回復電路與方法 |
US9509319B1 (en) * | 2016-04-26 | 2016-11-29 | Silab Tech Pvt. Ltd. | Clock and data recovery circuit |
-
2017
- 2017-05-03 US US15/585,164 patent/US10439793B2/en active Active
- 2017-06-05 CN CN201710414355.9A patent/CN108809304B/zh active Active
- 2017-06-08 TW TW106119095A patent/TWI635710B/zh active
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1271211A (zh) * | 1999-04-16 | 2000-10-25 | 松下电器产业株式会社 | 时钟脉冲再生装置 |
CN1275835A (zh) * | 1999-05-26 | 2000-12-06 | 三星电子株式会社 | 用于恢复数字时钟信号的电路和方法 |
CN1599998A (zh) * | 2001-08-16 | 2005-03-23 | 皇家飞利浦电子股份有限公司 | 数据和时钟恢复电路以及包含多个这种电路的设备 |
CN1768478A (zh) * | 2002-03-06 | 2006-05-03 | 高通股份有限公司 | 用于频率合成器的校准技术 |
US7149269B2 (en) * | 2003-02-27 | 2006-12-12 | International Business Machines Corporation | Receiver for clock and data recovery and method for calibrating sampling phases in a receiver for clock and data recovery |
CN101473537A (zh) * | 2006-06-29 | 2009-07-01 | 日本电信电话株式会社 | Cdr电路 |
US7777577B2 (en) * | 2007-09-28 | 2010-08-17 | Texas Instruments Incorporated | Dual path phase locked loop (PLL) with digitally programmable damping |
US8295106B2 (en) * | 2009-05-29 | 2012-10-23 | Samsung Electronics Co., Ltd. | Delay locked loop and method and electronic device including the same |
CN103814524A (zh) * | 2011-08-05 | 2014-05-21 | 高通股份有限公司 | 在反馈环路中具有相位校正的锁相环 |
US9264219B1 (en) * | 2014-10-15 | 2016-02-16 | Global Unichip Corporation | Clock and data recovery circuit and method |
CN106549665A (zh) * | 2015-09-16 | 2017-03-29 | 华为技术有限公司 | 锁相环电路、数据恢复电路及锁相环电路的控制方法 |
CN105720972A (zh) * | 2016-01-15 | 2016-06-29 | 北京大学(天津滨海)新一代信息技术研究院 | 用于高速数据传输接收器的投机式时钟数据恢复电路系统 |
Non-Patent Citations (3)
Title |
---|
《A 2.5Gb/s multi-rate 0.25μm CMOS CDR utilizing a hybrid analog/digital loop filter》;M. H. Perrott, Yunteng Huang, R. T. Baird, B. W. Garlepp, Ligang;《 2006 IEEE International Solid State Circuits Conference - Digest of Technical Papers》;20061231;全文 * |
《A sigma-delta based PLL for non-sinusoidal waveforms》;C. Fiocchi, F. Maloberti and G. Torelli;《1992 IEEE International Symposium on Circuits and Systems》;pp. 2661-2664;19921231;全文 * |
《应用于1394b物理层实现的时钟数据恢复电路的研究和设计》;蔡伟鹏;《中国学术期刊(光盘版)电子杂志社》;20140615;全文 * |
Also Published As
Publication number | Publication date |
---|---|
CN108809304A (zh) | 2018-11-13 |
TWI635710B (zh) | 2018-09-11 |
US10439793B2 (en) | 2019-10-08 |
TW201843936A (zh) | 2018-12-16 |
US20180323956A1 (en) | 2018-11-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108809304B (zh) | 时脉数据回复装置及方法 | |
CN104836580B (zh) | 任意相位轨迹频率合成器 | |
US8947172B2 (en) | Polar transmitter having frequency modulating path with interpolation in compensating feed input and related method thereof | |
TWI535213B (zh) | 時脈資料回復電路與方法 | |
US10009166B2 (en) | Hybrid clock data recovery circuit and receiver | |
US8036614B2 (en) | Replica DLL for phase resetting | |
US7728631B2 (en) | Phase frequency detector with pulse width control circuitry | |
US20150063594A1 (en) | Slew rate control apparatus for digital microphones | |
KR102161744B1 (ko) | 위상 오차를 줄이기 위한 시스템, 방법, 및 디스플레이 | |
US8817841B2 (en) | System and method of controlling modulation frequency of spread-spectrum signal | |
US8284885B2 (en) | Clock and data recovery circuits | |
US20100283525A1 (en) | Phase control device and data communication system using it | |
US8638147B2 (en) | Clock generator and system including the same | |
US11777507B2 (en) | Phase-locked loop (PLL) with direct feedforward circuit | |
EP2249534A1 (en) | Phase synchronization device and phase synchronization method | |
JP7186708B2 (ja) | データ受信装置 | |
EP3217555A1 (en) | Data conversion | |
CN111585568A (zh) | 频率数据恢复电路 | |
EP3093994A2 (en) | Apparatus for performing multi-loop power control in an electronic device with aid of analog compensation and duty cycle selection, and associated method | |
US10425123B2 (en) | Parts-per-million detection apparatus and method | |
JP6164208B2 (ja) | 送信機および送信方法 | |
CN110611496B (zh) | 时脉数据回复装置与相位控制方法 | |
WO1996029785A1 (fr) | Synthetiseur de frequence a gain de boucle variable | |
US11303320B2 (en) | Sampler in a full-duplex system and method of sampling received signal | |
JPWO2004075426A1 (ja) | 信号処理装置、及びダイレクトコンバージョン受信装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |