CN111585568A - 频率数据恢复电路 - Google Patents

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Abstract

本发明提出一种频率数据恢复电路，包含：第一检测电路，用于检测数据信号与取样频率信号的相位，以产生第一检测信号；回路滤波器，用于依据第一检测信号进行产生控制信号；第二检测电路，用于检测参考信号与反馈信号的相位，以产生第二检测信号；控制电压产生电路，用于依据第二检测信号产生控制电压；压控振荡器，用于依据控制电压产生取样频率信号；相位调整电路，用于依据控制信号调整取样频率信号的相位，以产生相位调整信号；以及分频电路，用于对相位调整信号进行分频操作，以产生反馈信号。

Description

频率数据恢复电路
技术领域
本发明涉及频率数据恢复电路，尤指一种不容易产生频率漂移(frequencydrift)、并能加快回路响应速度的频率数据恢复电路。
背景技术
频率数据恢复电路的应用非常广泛，但传统的频率数据恢复电路通常采用模拟式的回路滤波器，所以在面临输入端持续超过一段时间都没有接收到数据信号的情况时，容易导致产生的取样频率信号出现频率飘移的问题。
通过将模拟式回路滤波器改成电路设计较复杂的数字式回路滤波器或许能降低频率漂移的问题，但却容易衍生回路响应速度不足的问题，进而导致频率数据恢复电路难以支持数据信号频率较高的应用。
发明内容
有鉴于此，如何以精简的电路架构降低频率数据恢复电路出现频率漂移的问题，并同时加快回路响应速度，实为有待解决的问题。
本说明书提供一种频率数据恢复电路的实施例，其包含：一第一检测电路，设置成检测一数据信号与一取样频率信号两者的相位时序，以产生一相应的第一检测信号；一第一回路滤波器，耦接于该第一检测电路，设置成对该第一检测信号进行处理以产生一控制信号；一第二检测电路，设置成检测一参考信号与一反馈信号两者的相位时序，以产生一相应的第二检测信号；一控制电压产生电路，耦接于该第二检测电路，设置成依据该第二检测信号产生一相应的控制电压；一压控振荡器，耦接于该控制电压产生电路，设置成依据该控制电压产生该取样频率信号；一相位调整电路，耦接于该第一回路滤波器与该压控振荡器，设置成依据该控制信号调整该取样频率信号的相位，以产生一相位调整信号；以及一分频电路，耦接于该第二检测电路与该相位调整电路，设置成对该相位调整信号进行一分频操作，以产生该反馈信号。
上述实施例的优点之一，是即使频率数据恢复电路长时间都没有接收到数据信号，也不容易发生取样频率信号出现频率飘移的问题。
上述实施例的另一优点，是可有效提高频率数据恢复电路的回路响应速度，使得频率数据恢复电路能够支持更高速的应用。
本发明的其他优点将搭配以下的说明和附图进行更详细的解说。
附图说明
图1为本发明一实施例的频率数据恢复电路简化后的功能方块图。
图2至图4为频率数据恢复电路中的调整电路的不同实施例简化后的示意图。
具体实施方式
以下将配合相关附图来说明本发明的实施例。在附图中，相同的标号表示相同或类似的组件或方法流程。
图1为本发明一实施例的频率数据恢复电路100简化后的功能方块图。频率数据恢复电路100用于接收一数据信号DA_IN，并依据数据信号DA_IN产生可用来对数据信号DA_IN进行取样的一取样频率信号SCLK。如图1所示，频率数据恢复电路100包含有一第一检测电路110、一第一回路滤波器120、一第二检测电路130、一控制电压产生电路140、一压控振荡器150、一相位调整电路160、一分频电路170、以及一调整电路180。
第一检测电路110设置成检测数据信号DA_IN与取样频率信号SCLK两者的相位时序，以产生一相应的第一检测信号DEC1。第一检测电路110可用各种合适的相位检测电路(phase detector circuit)、频率检测电路(frequency detector circuit)、或是相位频率检测电路(phase and frequency detector circuit)来实现。第一检测信号DEC1则可用任何能够表达数据信号DA_IN与取样频率信号SCLK两者相位的相对时序关系的信号格式来实现。
第一回路滤波器120耦接于第一检测电路110，设置成对第一检测信号DEC1进行处理以产生一控制信号CTL。第一回路滤波器120可用各种合适的数字滤波器的架构来实现，以提升相关的回路响应速度。
第二检测电路130设置成检测一参考信号REF与一反馈信号FB两者的相位时序，以产生一相应的第二检测信号DEC2。前述参考信号REF的频率设计成与频率数据恢复电路100所接收的数据信号DA_IN的频率相近或相等。实践上，参考信号REF可由频率数据恢复电路100外部的其他合适电路(图1中未示出)来产生。第二检测电路130可用各种合适的相位检测电路、频率检测电路、或是相位频率检测电路来实现。第二检测信号DEC2则可用任何能够表达参考信号REF与反馈信号FB两者相位的相对时序关系的信号格式来实现。
控制电压产生电路140耦接于第二检测电路130，设置成依据第二检测信号DEC2产生一相应的控制电压VC。在本实施例中，当第二检测信号DEC2代表参考信号REF的相位领先于反馈信号FB的相位时，控制电压产生电路140可调升控制电压VC的大小。反之，当第二检测信号DEC2代表参考信号REF的相位落后于反馈信号FB的相位时，控制电压产生电路140可调降控制电压VC的大小。
压控振荡器150耦接于控制电压产生电路140，设置成依据控制电压VC产生前述的取样频率信号SCLK。压控振荡器150可于控制电压产生电路140调升控制电压VC的大小时，提高输出的取样频率信号SCLK的频率，并可于控制电压产生电路140调降控制电压VC的大小时，降低的取样频率信号SCLK的频率。
相位调整电路160耦接于第一回路滤波器120与压控振荡器150，设置成依据控制信号CTL调整取样频率信号SCLK的相位，以产生一相位调整信号ACLK。实践上，相位调整电路160可用各种相位内插电路(phase interpolation circuit)、可编程序延迟链(programmable delay chain)、或其他合适的电路来实现。
分频电路170耦接于第二检测电路130与相位调整电路160，设置成对相位调整信号ACLK进行一分频操作，以产生前述的反馈信号FB，使得反馈信号FB的频率低于相位调整信号ACLK的频率。实践上，分频电路170可用各种合适的整数分频器或非整数分频器来实现。
调整电路180耦接于第一检测电路110与压控振荡器150，设置成依据第一检测信号DEC1控制压控振荡器150改变取样频率信号SCLK的相位。换言之，前述的压控振荡器150不仅会依据控制电压产生电路140产生的控制电压VC来调整取样频率信号SCLK的频率，还会依据调整电路180的控制调整取样频率信号SCLK的相位。
当频率数据恢复电路100在操作时，前述的第一检测电路110、调整电路180、与压控振荡器150会形成一第一回路。第二检测电路130、控制电压产生电路140、压控振荡器150、相位调整电路160、与分频电路170会形成一第二回路。
由于前述的相位调整电路160会在第一回路滤波器120的控制之下调整取样频率信号SCLK的相位以产生相位调整信号ACLK，所以能够使得前述的第一回路与第二回路两者同时达到稳态。如此一来，第一回路与第二回路两者便可同时操作。亦即，频率数据恢复电路100中的第一回路与第二回路两者可同时共享压控振荡器150所产生的取样频率信号SCLK。
因此，在频率数据恢复电路100无需设置额外的开关电路将压控振荡器150在前述的第一回路与第二回路之间进行切换。如此一来，便可有效降低压控振荡器150输出的取样频率信号SCLK产生频率漂移的可能性。
实践上，控制电压产生电路140可用电荷泵搭配回路滤波器的架构来实现。例如，在图2的实施例中，控制电压产生电路140包含一电荷泵242与一第二回路滤波器244。
电荷泵242耦接于第二检测电路130，设置成依据第二检测信号DEC2产生一相应的输出电压。第二回路滤波器244耦接于电荷泵242与压控振荡器150，设置成对电荷泵242的输出电压进行补偿与滤波，以产生前述的控制电压VC。实践上，前述的电荷泵242与第二回路滤波器244可用各种合适的电路架构来实现。
在本实施例中，当第二检测电路130检测到参考信号REF的相位领先于反馈信号FB的相位时，可利用第二检测信号DEC2控制电荷泵242调升输出电压，以通过调升控制电压VC。当第二检测电路130检测到参考信号REF的相位落后于反馈信号FB的相位时，则可利用第二检测信号DEC2控制电荷泵242调降输出电压，以通过调降控制电压VC。
在图2的实施例中，前述的调整电路180可用一电流源电路282搭配一电流槽电路284的组合来实现。电流源电路282设置成可依据第一检测信号DEC1增加流经压控振荡器150的电流大小。电流槽电路284设置成可依据第一检测信号DEC1减少流经压控振荡器150的电流大小。
当第一检测电路110检测到数据信号DA_IN的相位领先于取样频率信号SCLK的相位时，可利用第一检测信号DEC1控制调整电路180增加流经压控振荡器150的电流大小，以致使压控振荡器150将取样频率信号SCLK的相位时序提前。另一方面，当第一检测电路110检测到数据信号DA_IN的相位落后于取样频率信号SCLK的相位时，可利用第一检测信号DEC1控制调整电路180减少流经压控振荡器150的电流大小，以致使压控振荡器150将取样频率信号SCLK的相位时序往后延。
通过调整电路180依据第一检测电路110的检测结果直接调整流经压控振荡器150的电流大小的方式，可改变压控振荡器150输出的取样频率信号SCLK的相位，进而大幅加快前述第一回路的回路响应速度。因此，即使频率数据恢复电路100持续较长的时间都没有接收到数据信号DA_IN，也能使压控振荡器150输出的取样频率信号SCLK的频率维持稳定。通过前述方式，便可有效降低压控振荡器150输出的取样频率信号SCLK出现频率飘移的问题。
请注意，前述的电路架构只是示范性的实施例，并非局限本发明的实际实施方式。如图3所示，某些实施例中可将前述调整电路180中的电流槽电路284省略。
又例如，如图4所示，某些实施例中可将前述调整电路180中的电流源电路282省略。
在某些实施例中，前述的调整电路180可改用耦接于压控振荡器150的输入端的可变电容装置来实现。在本实施例中，第一检测电路110可利用第一检测信号DEC1改变调整电路180的电容值大小，以改变压控振荡器150的输入电压大小，进而调整取样频率信号SCLK的相位。
在另一实施例中，调整电路180亦可改用能够依据第一检测信号DEC1改变压控振荡器150的输入电压大小的合适电压调整电路来实现。
在说明书及权利要求书中使用了某些词汇来指称特定的组件，而本领域内的技术人员可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来做为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。在说明书及权利要求书中所提及的「包含」为开放式的用语，应解释成「包含但不限定于」。另外，「耦接」一词在此包含任何直接及间接的连接手段。因此，若文中描述第一组件耦接于第二组件，则代表第一组件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二组件，或通过其它组件或连接手段间接地电性或信号连接至第二组件。
在说明书中所使用的「和/或」的描述方式，包含所列举的其中一个项目或多个项目的任意组合。另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的含义。
说明书及权利要求书中的「电压信号」，在实践上可采用电压形式或电流形式来实现。说明书及权利要求书中的「电流信号」，在实践上也可用电压形式或电流形式来实现。
以上仅为本发明的较佳实施例，凡依本发明权利要求所做的等效变化与修改，皆应属本发明的涵盖范围。
【符号说明】
100 频率数据恢复电路(clock data recovery circuit)
110 第一检测电路(first detecting circuit)
120 第一回路滤波器(first loop filter)
130 第二检测电路(second detecting circuit)
140 控制电压产生电路(control voltage generating circuit)
150 压控振荡器(voltage-controlled oscillator)
160 相位调整电路(phase adjustment circuit)
170 分频电路(frequency divider circuit)
180 调整电路(adjustment circuit)
242 电荷泵(charge pump)
244 第二回路滤波器(second loop filter)
282 电流源电路(current source circuit)
284 电流槽电路(current sink circuit)
DA_IN 数据信号(data signal)
SCLK 取样频率信号(sampling clock signal)
DEC1 第一检测信号(first detection signal)
CTL 控制信号(first control signal)
REF 参考信号(reference signal)
FB 反馈信号(feedback signal)
DEC2 第二检测信号(second detection signal)
VC 控制电压(control voltage)
ACLK 相位调整信号(phase-adjusted signal)。

Claims (8)

1.一种频率数据恢复电路(100)，包含：
一第一检测电路(110)，设置成检测一数据信号(DA_IN)与一取样频率信号(SCLK)两者的相位时序，以产生一相应的第一检测信号(DEC1)；
一第一回路滤波器(120)，耦接于该第一检测电路(110)，设置成对该第一检测信号(DEC1)进行处理以产生一控制信号(CTL)；
一第二检测电路(130)，设置成检测一参考信号(REF)与一反馈信号(FB)两者的相位时序，以产生一相应的第二检测信号(DEC2)；
一控制电压产生电路(140)，耦接于该第二检测电路(130)，设置成依据该第二检测信号(DEC2)产生一相应的控制电压(VC)；
一压控振荡器(150)，耦接于该控制电压产生电路(140)，设置成依据该控制电压(VC)产生该取样频率信号(SCLK)；
一相位调整电路(160)，耦接于该第一回路滤波器(120)与该压控振荡器(150)，设置成依据该控制信号(CTL)调整该取样频率信号(SCLK)的相位，以产生一相位调整信号(ACLK)；以及
一分频电路(170)，耦接于该第二检测电路(130)与该相位调整电路(160)，设置成对该相位调整信号(ACLK)进行一分频操作，以产生该反馈信号(FB)。
2.根据权利要求1所述的频率数据恢复电路(100)，其还包含：
一调整电路(180)，耦接于该第一检测电路(110)与该压控振荡器(150)，设置成依据该第一检测信号(DEC1)控制该压控振荡器(150)改变该取样频率信号(SCLK)的相位。
3.根据权利要求2所述的频率数据恢复电路(100)，其中，该调整电路(180)设置成依据该第一检测信号(DEC1)调整流经该压控振荡器(150)的电流大小，以改变该取样频率信号(SCLK)的相位。
4.根据权利要求2所述的频率数据恢复电路(100)，其中，该控制电压产生电路(140)包含有：
一电荷泵(242)，耦接于该第二检测电路(130)，设置成依据该第二检测信号(DEC2)产生一相应的输出电压；以及
一第二回路滤波器(244)，耦接于该电荷泵(242)与该压控振荡器(150)，设置成对该输出电压进行补偿与滤波，以产生该控制电压(VC)。
5.根据权利要求2所述的频率数据恢复电路(100)，其中，该调整电路(180)包含有：
一电流源电路(282)，设置成依据该第一检测信号(DEC1)增加流经该压控振荡器(150)的电流大小。
6.根据权利要求2所述的频率数据恢复电路(100)，其中，该调整电路(180)包含有：
一电流槽电路(284)，设置成依据该第一检测信号(DEC1)减少流经该压控振荡器(150)的电流大小。
7.根据权利要求2所述的频率数据恢复电路(100)，其中，该调整电路(180)包含有：
一电流源电路(282)，设置成依据该第一检测信号(DEC1)增加流经该压控振荡器(150)的电流大小；以及
一电流槽电路(284)，设置成依据该第一检测信号(DEC1)减少流经该压控振荡器(150)的电流大小。
8.根据权利要求2所述的频率数据恢复电路(100)，其中，当该频率数据恢复电路(100)操作时，该第一检测电路(110)、该调整电路(180)、与该压控振荡器(150)形成一第一回路，而该第二检测电路(130)、该控制电压产生电路(140)、该压控振荡器(150)、该相位调整电路(160)、与该分频电路(170)形成一第二回路，且该第一回路与该第二回路两者会同时共享该压控振荡器(150)所产生的该取样频率信号(SCLK)。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771076B (zh) * 2020-06-23 2022-07-11 円星科技股份有限公司 逐漸逼近式類比數位轉換電路及其操作方法
TWI739571B (zh) 2020-08-28 2021-09-11 崛智科技有限公司 時脈資料回復電路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983817A (zh) * 2005-12-12 2007-06-20 联发科技股份有限公司 电荷泵、锁相环电路、调整电荷泵中控制电流的方法及产生输出信号的方法
TW200805032A (en) * 2006-06-13 2008-01-16 Via Tech Inc Dynamically synchronizing a processor clock with the leading edge of a bus clock
CN101588165A (zh) * 2008-05-21 2009-11-25 联发科技股份有限公司 压控振荡器以及相位与频率锁定回路电路
CN102763336A (zh) * 2010-01-14 2012-10-31 维特赛半导体公司 不带有外部参考时钟的时钟及数据恢复电路的频率及相位获取
US20170187516A1 (en) * 2015-12-24 2017-06-29 Realtek Semiconductor Corp. Half-rate clock data recovery circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002051060A2 (en) * 2000-12-20 2002-06-27 Primarion, Inc. Pll/dll dual loop data synchronization utilizing a granular fifo fill level indicator
US7089444B1 (en) * 2003-09-24 2006-08-08 Altera Corporation Clock and data recovery circuits
US8189729B2 (en) * 2005-08-03 2012-05-29 Altera Corporation Wide range and dynamically reconfigurable clock data recovery architecture
TWI338456B (en) * 2006-10-23 2011-03-01 Realtek Semiconductor Corp Hybrid phase-locked loop
TWI346460B (en) * 2006-10-31 2011-08-01 Realtek Semiconductor Corp A clock and data recovery circuit and a method for adjusting loop bandwidth used thereby
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
US9793084B2 (en) * 2009-11-16 2017-10-17 Schlumberger Technology Corporation Floating intermediate electrode configuration for downhole nuclear radiation generator
US8416025B2 (en) * 2010-04-14 2013-04-09 Realtek Semiconductor Corp. Reference assisted control system and method thereof
US8791734B1 (en) * 2013-02-13 2014-07-29 Silicon Laboratories Inc. Cascaded PLL for reducing low-frequency drift in holdover mode
KR102435034B1 (ko) * 2017-06-21 2022-08-23 삼성전자주식회사 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1983817A (zh) * 2005-12-12 2007-06-20 联发科技股份有限公司 电荷泵、锁相环电路、调整电荷泵中控制电流的方法及产生输出信号的方法
TW200805032A (en) * 2006-06-13 2008-01-16 Via Tech Inc Dynamically synchronizing a processor clock with the leading edge of a bus clock
CN101588165A (zh) * 2008-05-21 2009-11-25 联发科技股份有限公司 压控振荡器以及相位与频率锁定回路电路
CN102763336A (zh) * 2010-01-14 2012-10-31 维特赛半导体公司 不带有外部参考时钟的时钟及数据恢复电路的频率及相位获取
US20170187516A1 (en) * 2015-12-24 2017-06-29 Realtek Semiconductor Corp. Half-rate clock data recovery circuit
CN106921386A (zh) * 2015-12-24 2017-07-04 瑞昱半导体股份有限公司 半速率时钟数据回复电路

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