CN108933596A - 一种基于模拟锁相环的时钟移相电路 - Google Patents
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- 230000010363 phase shift Effects 0.000 title claims abstract description 116
- 238000005070 sampling Methods 0.000 claims abstract description 9
- 230000011664 signaling Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000005611 electricity Effects 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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Abstract
本发明公开了一种基于模拟锁相环的时钟移相电路，所述时钟移相电路包括：90度移相电路、寄存器可调移相选择电路、采样电路、移相控制电路；解决了现有模拟电路系统的不足，不仅能生成90度的时钟，而且能对时钟更为精确的相位调节，并且可以通过寄存器进行相移调节。
Description
技术领域
本发明涉及模拟电路领域，具体地，涉及一种基于模拟锁相环的时钟移相电路。
背景技术
锁相环是一种闭环控制电路，当处于锁定状态(稳定)时，能够保持反馈信号与输入参考信号频率相同，并且使其相位差恒定，现被广泛应用于各种时钟同步系统中。在一些系统(例如：模拟陀螺系统)中，不但需要稳定时钟，且需要对时钟准确移相后用作解调/调制。
目前模拟电路系统中，不能对时钟做精确的相位控制，且不能通过外部(例如：OTP)对时钟进行相移调节。
发明内容
本发明提供了一种基于模拟锁相环的时钟移相电路，解决了现有模拟电路系统的不足，不仅能生成90度的时钟，而且能对时钟更为精确的相位调节，并且可以通过寄存器进行相移调节。
本发明电路结构包括：90度移相电路、6位寄存器控制可调移相选择电路、采样电路、移相控制电路。分频器(中Div256(256分频时钟)、Div512(512分频时钟)、Fck连在90度移相电路的输入，EN接在90度移相电路的使能输入信号，90度移相电路输出时钟信号为FPN90；分频器中Div2，Divx(2分频时钟)、Div4，Divx4(4分频时钟)、Div8，Divx8(8分频时钟)、Div16，Divx16(16分频时钟)、Div32，Divx32(32分频时钟)、Div64，Divx64(64分频时钟)、选择控制信号PHSSL<5:0>
接在寄存器可调移相选择电路的输入，可调移相信号FPSS为寄存器可调移相选择电路的输出；90度移相时钟(FPN90)、可调移相信号(FPSS)、高频时钟(Fck)、使能控制信号(XCLR)为采样电路的输入信号，调整后的移相时钟(FPH)为采样电路的输出；选择控制信号PHSSL<5:0>、使能信号(EN)、90度移相时钟(FPN90)、调整后的移相时钟(FPH)为移相控制电路的输入，可调整移相时钟信号(FPHS)为移相控制电路的输出；可调整移相时钟信号(FPHS)、移相控制电路、90度移相时钟(FPN90)为时钟移相电路的输出时钟信号。
其中，90度移相电路为：分频器中Div256(256分频时钟)和Div512(512分频时钟)连在XOR(异或门)的输入，异或门的输出FXOR接在D触发器的输入端，Fck接在D触发器的时钟输入端，EN接在D触发器的使能控制端，D触发器的输出端Q即为90度移相信号(FPN90)。
其中，5位寄存器可调移相选择电路为：分频器中Div2，Divx(2分频时钟)、Div4，Divx4(4分频时钟)、Div8，Divx8(8分频时钟)、Div16，Divx16(16分频时钟)、Div32，Divx32(32分频时钟)、Div64，Divx64(64分频时钟)、移相选择控制信号PHSSL<5:0>接在寄存器可调移相选择电路的输入，可调移相信号FPSS为寄存器可调移相选择电路的输出；Div2和Divx2为对偶时钟，接在二选一标准单元的输入，由PHSSL<0>选择输出，当PHSSL<0>＝1时，选择Div2输出，当PHSSL<0>＝0时，选择Divx2输出，其它雷同；六个二选一电路输出经过与门运算后作为寄存器可调移相选择电路的输出信号(FPSS)。
其中，采样电路为：Fck反相后作为采样电路的采样时钟，接在第一个D触发器的时钟输入端，寄存器可调移相选择电路的输出信号(FPSS)作为第一个D触发器的输入信号，第一个D触发器的输出(FPSM)作为第二个D触发器的采样时钟，90度相移时钟(FPN90)作为第二个D触发器的输入信号，第二个D触发器的输出(FPS)作为第三个D触发器的输入信号，高频时钟Fck作为第三个D触发器的采样时钟，第三个D触发器的输出信号为调整后移相时钟(FPH)。
其中，移相控制电路为：移相选择控制信号(PHSSL<5:0>)经或非运算后为NSHT信号，使能信号(EN)经非运算后与NSHT信号或非运算为XCLR信号；NSHT与90度相移信号(FPN90)与运算后输出再和调整后移相时钟(FPH)进行或运算，输出移相电路的输出时钟(FPHS)。
本申请提供的一个或多个技术方案，至少具有如下技术效果或优点：
本发明提出了一种基于锁相环的新型时钟移相电路，电路仅包含D触发器，二选一电路，异或门，与门等通用的数字电路，电路简单，成本低，可靠性高。能够生成90度相移时钟，且能对时钟进行0～44.297度范围(刻度：0.703125度)的相移调节。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定；
图1是模拟锁相环电路及时钟移相电路示意图；
图2是分频器电路结构示意图；
图3是本发明时钟移相电路结构示意图；
图4是90度移相电路示意图；
图5是相移可调选择电路示意图；
图6是采样电路示意图；
图7是移相控制电路示意图；
图8是90deg移相电路工作状态示意图；
图9是PHSSL＝4d时移相器的电路状态示意图；
图10是PHSSL＝32d时移相器的电路状态示意图；
图11是PHSSL＝36d时移相器的电路状态示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在相互不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述范围内的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
本发明电路结构如图3所示，3为90度移相电路，4为5位寄存器可调移相选择电路，5为采样电路，6为移相控制电路。本发明使用环境如图1所示的锁相环，且图中1为时钟分频电路(详细电路如图2所示)，2为本发明的时钟移相电路。
分频器(图2所示)中Div256(256分频时钟)、Div512(512分频时钟)、Fck(图1PLL输出时钟)连在90度移相电路的输入，EN作为90度移相电路的使能信号，90度移相电路输出时钟信号为FPN90；分频器(图2所示)中Div2，Divx(2分频时钟)、Div4，Divx4(4分频时钟)、Div8，Divx8(8分频时钟)、Div16，Divx16(16分频时钟)、Div32，Divx32(32分频时钟)、Div64，Divx64(64分频时钟)、选择控制信号PHSSL<5:0>接在寄存器可调移相选择电路的输入，可调移相信号FPSS为寄存器可调移相选择电路的输出；90度移相时钟(FPN90)、可调移相信号(FPSS)、高频时钟(Fck)、使能控制信号(XCLR)为采样电路的输入信号，调整后的移相时钟(FPH)为采样电路的输出；选择控制信号PHSSL<5:0>、使能信号(EN)、90度移相时钟(FPN90)、调整后的移相时钟(FPH)为移相控制电路的输入，可调整移相时钟信号(FPHS)为移相控制电路的输出；可调整移相时钟信号(FPHS)、移相控制电路、90度移相时钟(FPN90)为时钟移相电路的输出时钟信号。EN为使能信号，低时移相电路不工作，高时移相电路工作。输出端FPHS为Div512移相后输出信号。
可选地，目前移相精度为0.703度，可根据实际需要，调节分频器分频级数，来实现移相精度调节。
可选地，目前移相范围约为44.3度，可根据需要，选择寄存器个数，来实现移相范围调节。
其中，移相电路仅有D触发器、二选一电路、或非门、与门等等通用数字电路，简单，可靠性高。
其中，90度移相电路工作状态如图8所示，锁相环稳定工作时，信号Div256频率是Div512频率的两倍，且两信号为同步信号，通过异或运算得到信号FXOR，实现移相90度；再通过高频时钟Fck采样后得到信号FPN90，相对信号FXOR有一个高频时钟周期的延时，最终信号FPN90相对信号Div512的相移如式(1)所示。
90+1.0/512×360＝90.703125度≈90度 (1)
当PHSSL＝0d时，图8中移相选择电路4直接将信号FPN90输出为信号FPHS，以此实现约90度的相移。
其中，当PHSSL＝4d时移相电路工作状态如图9所示，PHSSL<2>对应的二选一电路选择Divx8输出，其它二选一电路选择Div2、Div4、Div16、Div32、Div64输出，Div2、Div4、Divx8与运算后得到信号FPSS1，Div16、Div32、Div64与运算后得到信号FPSS2，FPSS1、FPSS2与运算后得到信号FPSS，分别如图8所示。高频时钟Fck反相后对FPSS进行采样得到信号FPSM，再用FPSM信号对信号FPN90采样，得到信号FPS，再用高频时钟Fout对信号FPS信号采样，得到信号FPH，当PHSSL≠0d时，移相选择电路将FPH输出为信号FPHS。最终信号FPHS相对信号FPN90的相移如式(2)所示。
1.0/128×360＝2.8125度 (2)
当PHSSL＝32d时移相电路工作状态如图10所示，同理分析得：最终信号FPHS相对信号FPN90的相移如式(3)所示。
1.0/16×360＝22.5度 (3)
当PHSSL＝36d时移相电路工作状态如图11所示，同理分析得：最终信号FPHS相对信号FPN90的相移如式(4)所示。
(1.0/16+1.0/128)×360＝25.3125度 (4)
结合以上分析不难得出信号FPHS与信号FPN90的相移与PHSSL之间的关系，如式(5)所示。
1.0/512×360×PHSSL(十进制)＝0.703125×PHSSL(十进制) (5)
信号FPHS相对信号FPN90的相移如式(6)所示。
90+0.703125+0.703125×PHSSL(十进制)＝90.703125+0.703125×PHSSL(十进制) (6)
其中，可根据实际需求，通过配置PHSSL值来选择需要的FPHS相移。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (5)
1.一种基于模拟锁相环的时钟移相电路，其特征在于，所述时钟移相电路包括：
90度移相电路、寄存器可调移相选择电路、采样电路、移相控制电路；分频器中Div256信号、Div512信号、Fck信号连在90度移相电路的输入端，使能信号EN接在90度移相电路的使能输入信号端，90度移相电路输出时钟信号为FPN90；分频器中Div2信号、Divx信号、Div4信号、Divx4信号、Div8信号、Divx8信号、Div16信号、Divx16信号、Div32信号、Divx32信号、Div64信号、Divx64信号、选择控制信号PHSSL<5:0>接在寄存器可调移相选择电路的输入端，可调移相信号FPSS为寄存器控制可调移相选择电路的输出；90度移相时钟FPN90、可调移相信号FPSS、高频时钟Fck、使能控制信号XCLR为采样电路的输入信号，调整后的移相时钟FPH为采样电路的输出；选择控制信号PHSSL<5:0>、使能信号EN、90度移相时钟FPN90、调整后的移相时钟FPH为移相控制电路的输入，可调整移相时钟信号FPHS为移相控制电路的输出；可调整移相时钟信号FPHS、移相控制电路、90度移相时钟FPN90为时钟移相电路的输出时钟信号。
2.根据权利要求1所述的基于模拟锁相环的时钟移相电路，其特征在于，90度移相电路包括：异或门、D触发器；分频器中Div256和Div512连在XOR异或门的输入，异或门的输出FXOR接在D触发器的输入端，Fck接在D触发器的时钟输入端，EN接在D触发器的使能控制端，D触发器的输出端Q即为90度移相信号FPN90。
3.根据权利要求1所述的基于模拟锁相环的时钟移相电路，其特征在于，分频器中Div2信号、Divx信号、Div4信号、Divx4信号、Div8信号、Divx8信号、Div16信号、Divx16信号、Div32信号、Divx32信号、Div64信号、Divx64信号、移相选择控制信号PHSSL<5:0>接在寄存器可调移相选择电路的输入，可调移相信号FPSS为寄存器可调移相选择电路的输出；Div2和Divx2为对偶时钟，接在二选一标准单元的输入，由PHSSL<0>选择输出，当PHSSL<0>＝1时，选择Div2输出，当PHSSL<0>＝0时，选择Divx2输出，依次类推；六个二选一电路输出经过与门运算后作为寄存器可调移相选择电路的输出信号FPSS。
4.根据权利要求1所述的基于模拟锁相环的时钟移相电路，其特征在于，Fck反相后作为采样电路的采样时钟，接在第一D触发器的时钟输入端，寄存器可调移相选择电路的输出信号FPSS作为第一D触发器的输入信号，第一D触发器的输出FPSM作为第二D触发器的采样时钟，90度相移时钟FPN90作为第二D触发器的输入信号，第二D触发器的输出FPS作为第三D触发器的输入信号，高频时钟Fck作为第三D触发器的采样时钟，第三D触发器的输出信号为调整后移相时钟FPH。
5.根据权利要求1所述的基于模拟锁相环的时钟移相电路，其特征在于，移相选择控制信号PHSSL<5:0>经或非运算后为NSHT信号，使能信号EN经非运算后与NSHT信号或非运算为XCLR信号；NSHT与90度相移信号FPN90与运算后输出再和调整后移相时钟FPH进行或运算，输出移相电路的输出时钟FPHS。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810836359.0A CN108933596B (zh) | 2018-07-26 | 2018-07-26 | 一种基于模拟锁相环的时钟移相电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810836359.0A CN108933596B (zh) | 2018-07-26 | 2018-07-26 | 一种基于模拟锁相环的时钟移相电路 |
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| Publication Number | Publication Date |
|---|---|
| CN108933596A true CN108933596A (zh) | 2018-12-04 |
| CN108933596B CN108933596B (zh) | 2024-01-30 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810836359.0A Active CN108933596B (zh) | 2018-07-26 | 2018-07-26 | 一种基于模拟锁相环的时钟移相电路 |
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| CN (1) | CN108933596B (zh) |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |