CN1093842A

CN1093842A - 信号控制的移相器

Info

Publication number: CN1093842A
Application number: CN93119986A
Authority: CN
Inventors: 戈登堡·约阿夫; 格·希孟
Original assignee: Comstream Corp
Current assignee: Entropic Communications LLC
Priority date: 1992-12-23
Filing date: 1993-12-23
Publication date: 1994-10-19
Anticipated expiration: 2013-12-23
Also published as: DE69328084T2; ATE190783T1; CZ197694A3; AU5963094A; EP0627137A1; HUT76457A; CA2130268A1; RU2141165C1; AU670862B2; HU9402432D0; EP0627137B1; KR950700638A; DE69328084D1; CN1058118C; WO1994015401A2; NO943092D0; PL305557A1; BR9305935A; CA2130268C; PL173603B1

Abstract

通过由一个控制信号的值来控制的数值使一个时钟移相，该控制信号是设立至少几个施加在时钟上的离散的延迟时间。控制信号值控制被施加的离散延迟时间的选择。一个锁相环的模-数转换器响应代表可变相位的位和所选移相时钟的信息以便控制信号值。由至少几个串联的等时间延迟单元来得到被选的复制信号。在一个实施例中，一个多路调制器响应时钟和反射码的信号值以便控制从一个延迟单元到一个输出端的连接。在另一实施例中，通过信号值来控制插入在时钟和一个输出端之间的串联延迟单元的数量。

Description

本发明涉及一般的信号控制的移相器并且特别地是涉及包括至少几个延迟元件的一种移相器，该延迟元件响应一个控制信值具有到一个被控的输出端上的连接。

本发明也涉及一个对至少几个信号起反应的多路调制器并且特别涉及对一个反射码信号起反应的这样一个多路调制器。

信号控制的移相器通常是模拟装置，该模拟装置包括一个可变的电抗，例如一个可变电抗器，该可变电抗具有一个由一个电压幅值控制的值。这种移相器常常被使用在电压控制的可变频率振荡器中，例如被用在锁相环中。在这种应用中，供给电压控制的可变频率振荡器一个固定的时钟以便得一个输出频率，该输出频率反馈到一个相位检测的一个输入端，该相位检测器具有响应一个输入频率的第二个输入端。相位检测器得到一个供给一个环路滤波器的误差电压，该环路滤波器为电压控制的振荡器提供一个可变幅值的电压，以便控制振荡器的输出频率。锁相环被用来对带有零频率或相位误差的进入频率锁定一个接收器。在响应可变相位信号的接收器中，该信号代表数字数据，例如QPSK或BPSK信号，对于带有零相位误差的一个符号频率锁定该接收器的一个解调器。通常利用第一个或第二个指令锁相环来进行这种锁定。

现有的模拟移相器和模拟锁相环通常具有与模拟电路有关的缺点，也就是除了使用“拧”（“tweaking”）工序之外还缺少制造和实施中的重复性，低生产率的生产，不精确，并且对于该设备的其它部分必须修改模拟电路。为了克服这些问题，一个数字锁相环响应被解调的基带信号，该数字锁相环包括一个模-数转换器，该转换的有一个响应这样一个信号的输出端。该转换器具有响应一个采样时钟的第二输入端，该采样时钟具有一个由数字锁相环控制的可变频率。当由时钟得到的一个采样发生时，转换器得到一个多位数字输出信号，该信号具有一个取决于基带信号幅值的可变值。由于在原位置和锁相环位置之间的信号的传送和加工中的缺陷，基带信号经过幅值变化的整个范围。在每个符号期间通常采集至少两个可变相位信号的采样。

转换器的可变数字输出信号被供给一个符号数据译码器和误差发生器。符号数据译码器和误差产生器得到一个代表符号的数字值的数据输出信号及一个代表在可变相位信号和采样时钟之间的相位误差的信号。向一个符号定时环滤波器供给相位误差数字控制信号，该控制信号也驱动一个直接式数字合成器，该滤波器具有一个代表一个正弦波的幅度值的数字输出信号。直接式数字合成器驱动一个数字模拟转换器，该转换器具有一个类似正弦波的输出，该输出带有等于由合成器得到的数字值的值。向一个低通滤波器提供数-模转换器的类似正弦波的输出。直接式数字合成器的频率限制到几兆赫，因此低通滤波器的输出在频率上大大地低于供给模-数转换器的基频带信号的频率。为了给模-数转换器提供一个可接受的采样频率，把低通滤波器的输出供给一个倍频锁相环。因此，这个现有的系统相当的复杂，需要一个在数字锁相环中的模拟锁相环，及一个数-模转换器和一个低通滤波器。

另一个用于解调供给一个接收器的可变相位信息信号的现有数字系统包括一个模-数转换器，该转换器具有分别响应基频带信号和一个固定频采样时钟的第一和第二输入端。模-数转换器得到一个数字输出，该输出具有在每个采样时钟发生时刻供给转换器的基频带信号幅值的值。为了确定模-数转换器输出信号的精确水平，一个插入器响应转换器的输出以找到所需时间上的采样值。该插入器既可以是有限的也可以是无限的脉冲响应型式。插入器得到一个供给一个符号定时处理器的数字输出，该处理器具有一个适时修改用在插入器中的系数的输出端，符号定时处理器也得到代表输出信号的数据。

另外一种型式的数字锁相环采样一个接收信号的幅值。处理得到的采样以便得到一个用于采样源的频率的误差控制信号。误差控制信号通过选择用于一个固定时钟源的几个预定的分频率因数中的一个因数来控制采样源的频率。随着误差的变化，分频因数也变化，以便通过独立的固定量使采样源的频率变化。这种型式的锁相环具有不适合高频率采样源的缺点并且不能提供更高频率分辨率。

因此，本发明的一个目的是提供一种新的和改进的信号控制的移相装置和方法。

本发明的另一个目的是提供一种新的和改进的信号控制的可变频率振荡器和提供一种根据一个控制信号得到一个可变频率波的方法。

本发明的另一个目的是提供一种新的和改进的数字锁相环和一种数字锁相一个输入频率和一个时钟的方法。

本发明的另一个目的是提供一种包括一个响应一个固定的频率时钟的数字控制的异步移相器的数字锁相环。

本发明的进一步的目的是提供一种适合高频的数字锁相环，由于它使用一种固定频率振荡器为参考所以它是相对便宜的。

根据本发明的一个目的，通过得到一个信号使时钟的相位随着时间的变化而离散地变化。所述信号具有至少几个随着时间变化的离散变化值。建立对于时钟的至少几个离散的延迟时间。根据信号的值，时钟经过至少几个被建立的离散的延迟时间，因此在时钟所经过的离散延迟时间和信号的变化值之间有一个对应性，由此所经过延迟的时钟被离散地移相。

本发明的一个特征是根据时钟经过的延迟的相位把时钟经过的延迟复位到一个初始值，该时钟与它经过延迟之前的时钟的相位有一个预定的关系。

在一个实施例中，通过得到至少几个延迟的复制时钟来建立至少几个离散的延迟时间。相对于时钟被延迟的复制的时钟具有不同的离散的延迟间隔。根据不同的信号值，通过选择不同的离散的延迟的复制时钟来改变延迟时间。

在另一个实施例中，通过把时钟供给至少几个具有离散的延迟时间的延迟单元来建立至少几个离散的延迟时间。根据不同的信号值，通过改变时钟经过的延迟单元的数量来改变延迟时间。

根据本发明的一种附加的目的，根据一个可变信号的值，使一个周期波形的相位移相。在波形源的一个输出端和另外一个输出端之间插入移相装置。用于波形的相位移相的装置包括至少几个具有离散的延迟时间的延迟单元。响应可变控制信号的装置控制在波形源输出端和其它的输出端之间延迟单元的连接，由此控制在波形源输出端和另外一个输出端之间的周期波形上由延迟单元插入的延迟时间。

在另一个实施例中，延迟单元相互串联，并且控制装置响应控制信号用于控制串联在源输出端和另外一个输出端之间的延迟单元的数量。最好的是控制装置选择一个延迟单元的一个输出端并把它连接到其它的输出端上。

在第二个实施例中，设置1、2…N个延迟单元。延迟单元1被这样连接，以致于它的一个输出端连接到其它的输出端上而不是通过N个延迟单元中的任一个来连接。控制装置控制在源输出端和延迟单元的输入端之间的连接和在相邻延迟单元之间的连接，以致于根据具有一个串联在源输出端和另外一个输出端之间的所述延迟单元的指令值K的控制信号，在延迟单元j的一个输出端上的波形被耦合到延迟单元（j-1）的一个输入端上，其中K有选择地为1和N之间的任一个整数，而j有选择地为1和K之间的每个整数。

在第二个实施例中，控制装置建立一个连接关系，因此在源输出端上的波形耦合到延迟单元j的一个输入端上，有效地防止了在源输出端和延迟单元（j-1），（j-2）…2.1的输入端之间的连接，并且在延迟单元j，（j-1）…2的输出端和延迟单元（j-1）、（j-2）…1的输出端之间分别建立了连接关系。

为了减少元件，最好是控制装置把N个单元分成多个数，在第一个时间间隔期间对于N个单元的第一组中的P个单元控制装置单调地改变K的值，然后在第二个时间间隔期间对于N个单元的第二组中的P个单元单调地改变K的值。控制装置包括一个计数器或具有P个状态的寄存器，在第一和第二时间间隔期间，控制信号从P状态分别地耦合到第一和第二组的P 个单元中。

根据本发明的另一方面，通过由一个控制信号值来控制的量使一个周期的输入波移相，该控制信号使波延迟和得到至少几个延迟的复制波。相对于输入波每个延迟的复制波具有一个不同的延迟间隔。根据控制信号值，选择一个被延迟的复制波。通过由控制信号的值所确定的一个量相对于输入的周期波所选的延迟的复制波来移相。

根据本发明的另一方面，根据一个具有代表供给时钟的一个相位变化的一个值的控制信号使一个时钟的相位移相的装置包括响应时钟用于得到至少几个复制时钟的装置。复制信号相互具有不同的时间延迟。一个响应代表信号的相位变化的值的装置把所选择的一个复制信号耦合到一个随着控制信号的值而变化的输出端上。

为了使相对便宜的低频硅集成电路装置被用作为时钟、延迟的复制信号获得装置和选择连接装置，该装置最好包括当在时钟和输出端上的复制信号之间存在一个预定的相位关系时把控制信号置移到一个预定值的装置。代表信号的相位变化是一个相位校正信号，该校正信号根据一个代表在输出端上的复制信号和一个参考频率之间的一个恒定频率误差的信号得到的。预定的相位关系代表一个时钟相位的大约n×360°的相位变化（n是包括单数的一个整数）。当在输出端上的复制信号具有与时钟的相位相差大约n×360°的一个相位时，控制信号的预定值被置位到与对于时钟的一个0°相位变化有关的值。所产生的异步结构在比一个异步电路的频率更低的频率上工作，该异步电路需要使用昂贵的材料，例如砷化镓。

该装置最好包括在一个接收器锁相环中，该锁相环包括一个响应代表信号的信息的模-数转换器，该信号由于从一个发送器到接收器传播的结果具有被降低的趋势。根据一个响应移相时钟而得到的采样波列，转换器得到一个代表指令信号的幅值的多位数字信号。响应转换器的装置得到代表信号的频率误差和相位校正。为了得到相位校正信号，锁相环包括对代表信号的频率误差积分的装置。

在一种实施例中，根据与时钟相位相差大约n×360°的被选的复制信号，响应积分器的一个计数器得到相位校正信号并且被复位到0。

在第一种实施例中，无论数字控制信号什么时候变化总有防止在选择装置的输出中发生故障的装置。在这个实施例中，复制信号获得装置包括（N-1）个串联的由1、2…（N-1）表示的等时延迟元件，并且连接装置包括一个多路调制器，该多路调制器具有一个响应数字控制信号的控制输入端和N个由0、1、2…（N-1）表示的信号输入端，其中输入信号端0和K分别响应时钟和由延迟元件K得到的复制信号，这里K有选择地为1，2…（N-1）中的每一个。

相位变化信号最好是反射码（例如格雷码）并且多路调制器包括一个（N-1）个门电路的排列，每个门电路具有第一和第二个信号输入端，一个信号输出端和一个控制输入端，该控制输入端响应一位的反射码信号以便把两个信号输入端中的一个端上的信号传送到随着控制输入端上的位值而变化的信号输出端上。根据一个反射码译码逻辑线路，门电路相互被连接以致于随着反射码信号前进基数10中的一个数的一个计数（由反射码信号中的一个一位变化来表示），在耦合到多路调制器信号输出端的多路调制器信号输入端的数量中具有一个相同增加。

在另一个实施例中，检测在积分器输出端上的变化以便得到一个移相信号。该移相信号控制（1）移相的周期波形和输入到至少几个延迟单元中的周期波形的连接关系，（2）在有选择地被串联在一起的延迟单元的输出和输入端之间的连接关系。

根据本发明的另一方面，根据代表供给时钟的一个频率校正的一个数字控制信号使一个时钟移相的装置包括响应时钟用来得到一个复制时钟的装置，该复制时钟是通过一个被选择的至少几个离散间隔之中的一个间隔从时钟被延迟而得到的。响应频率校正信号的装置选择一个离散间隔。在时钟的许多周期发生以后，频率校正信号具有变得很小的趋势并因此改变所选复制信号的相对相位。响应所选大约移相时钟360°的复制信号的相位的装置使驱动选择装置返回到一个初始状态，该初始状态与具有一个预定初始相位的所选复制信号有关，而该预定初始相位与时钟相关。

根据本发明的又一的方面，一个可变频率源响应一个周期的输出波、如一个时钟和一个第一数字控制信号，该控制信号具有一个代表周期的输出波频率变化的值，该可变频率源包括一个响应第一个数字控制信号得到一个第二控制信号的数字积分器，该第二控制信号具有一个与把一个移相加到周期的输入波上相应的值。响应第二个数字控制信号和周期的输入波的一个数字移相器通过由第二数字控制信号值确定的一个量使周期的输入波移位，因此数字移相器得到一个可变频率输出，其中通过由第一数字控制信号值确定的一个量作为平均数使周期的输入波的频率移相。数字移相器包括响应周期的输入波用于延迟该波和得到一个复制波的装置，该复制波是通过选择的至少几个离散间隔中的一个间隔相对时钟被延迟而得到。响应第二数字控制信号的装置选择一个离散的间隔，因此通过由第二数字控制信号值确定的一个量相对于周期的输入波使延迟的复制波移相。

本发明的另一个方面的目的在于在一个恒定频率输入端和一个具有频率稍微不同于恒定频率的时钟之间实现锁相的方法。该方法包括在一个采样频率上采样输入的值和响应该采样的值以便得到一个第一表征值，该表征值具有等于在采样频率和恒定输入频率之间的频率误差的一个值。通过由第一表征值的值确定的一个量使时钟的频率移相，对第一表征值积分以便得到第二个表征值，该第二个表征值具有一个与施加在时钟上的移相相对应的值。施加的移相具有至少几个不同离散值之中的一个值，其中所述移相值的相邻值是彼此大约相等地被隔开。对于一段时间施加在时钟上的一个延迟与所选的离散值成正比以便得到频移时钟。

在优选的实施例中，通过把输入转换成这样的值来采样输入，以致于每次对输入采样时都得到一个多位数字值。

根据另一方面，本发明目的在于把一个时钟的相位移相到至少几个不同离散值中的一个被选的值上的一种方法，对于由所选的离散值确定一个时间在时钟上施加一个延迟以得到移相的时钟，以致于随着所选值的变化，施加的延迟也变化。根据施加在时钟上的延迟等于大约一个时钟周期的一个整数倍，所选值复位到0。

根据本发明的又一方面，设置一个多路调制器，该多路调制器响应一个具有M个位分别由表示为0、1、2…（M-1）的反射码信号能够把N个输入信号传送到一个输出端，其中位0和位（M-1）分别是反射码信号的最低和最高的顺序位，并且2^（M）＝N。这种多路调制器包括由0、1、2…（N-1）表示的N个输入端和（N-1）个门电路，每个门电路具有：第一和第二个信号输入端，一个信号输出端和一个控制输入端，该控制输入端响应一位的反射码信号把在两个信号输入端中的一个端上的信号传送给随控制输入端上的位置值而变化的信号输出端上。门电路的信号输入端，控制输入端和信号输出端相互连接并连接到输入端以致于当反射信号值从代表i的基数10中的值的一个反射值变到（i+1）时，在输出端上的信号从输入端i上的信号变为输入端（i+1）上的信号，其中i有选择地为0、1、2…（N-2）中的一个数。

优选的是，多路调制器的（N-1）个门电路在空间上被设置为具有M行的一个树，以致于行r包括N（2^-r-1）个门电路，其中r有选择地是0、1、2…（M-1）中的每一个并且行r中的门电路对反射码信号的位r起反应。

在优选的实施例中，在行0中的门电路K（K是从0到（ (N)/2 -2）的一个偶整数）的第一和第二输入端分别被连接以便对输入端2K和（2K+1）上的信号起反应，而在行0中的门电路（K+1）的第一和第二输入端分别被连接以便对输入端（2K+3）和（2K+1）上的信号起反应。在行r+1中的门电路j（j是从0到N2^8（r+1）-2的一个偶整数）的第一和第二输入端分别地连接以便对行r中的门电路2j和（2j+1）的输出端上的信号起反应，而在行r+1中的门电路（j+1）的第一和第二输入端分别地被连接以便对行r中的门电路（2j+3）和2（j+1）的输出端上的信号起反应，r有选择地为0到（M-1）中的每一个。

因此本发明的进一步的目的是提供一种新的和改进的信号多路调制器，该多路调制器具有至少几个输入端并且对一个反射码信号起反应把一个输入端上的信号耦合到输出端上。

本发明的一个附加的目的是提供一种信号多路调制器，该多路调制器具有至少几个输入端并且对一个反射码信号起反应，以致于在反射码信号的基数10个值和所选的输入端上的信号之间具有一对一的关系，所选的输入端被耦合到输出端上。

通过下面结合附图对几个特殊实施例的详细说明使本发明的上述的和进一步的目的、特征和优点变得更明显。

图1是根据本发明的一种实施例包括一个数字控制的异步移相器的部分框图和部分电路图;

图2是包括在图1中的多路调制器的优选实施的一个框图;

图3是根据本发明的异步数字控制的移相器的另一种实施例的一个框图;

图4是包括在图3中说明的结构中的一个延迟元件的电路图;

图5是包括在图3中的一个控制器的电路图;和

图6是包括在图5中的一个定序器的流程图。

现参考附图1，一个锁相环对一个接收机基带90°相位移键控信号起反应，该键控信号在引线12和14上分别具有I分量和Q分量。由于发生在该引线上的信号分流之前的传送和接收过程，使得在引线12和14上的信号一般地被降低，以致于原始的可变相位I和Q分路（两方向）的幅值被变换成具有整个幅值的信号，该幅值是在引线12和14上的两个分量的幅值之间。一般用于引线12和14上信号的比特，符号或波特速率是20兆赫。在引线12和14上的信号分别地供给模-数转换器16和18，每个转换器得到一个多位并行数字信号，该数字信号具有与在通过导线20供给转换器可变频率取样时钟时刻供给该转换器的信号的幅值相同的值，在通常包括一个锁相环的接收器中，取样时钟频率是在引线12和14上信号的符号率的频率的两倍，以提供超前和迟后的门脉冲取样信号，正如在现有技术中所公知的。

转换器16和18的输出信号供给数字数据译码器和误差产生器22以便在母线24和26上分别得到并行的多位数据和误差输出。在母线26上的误差信号代表（数字地）由导线20上的信号提供的取样相位相对于理想的取样点的偏差。

代表母线26上信号的误差供给符号定时环滤波器28用于在母线30上得到一个并行多位数字控制信号，该控制信号代表与母线26上误差信号相关的频率误差。通常对于引线12和14上的每个符号，符号定时环滤波器28得到一个频率误差信号。转换器16和18、数据译码器和误差发生器22和符号定时环滤波器28的结构是常规的并不需要进一步描述和解释。

由符号定时环滤波器28在母线30上得出的频率误差信号控制导线20上取样时钟的频率和相位。为此，利用全加器32把母线30上的频率误差信号变换成一个数字相位误差信号，该全加器32实际上是一个数字积分器。相位误差信号的溢出位供给导线34，以便于在反射（最好是格雷）码计数器36中向前计数，该反射码计数器具有一个反射码多位并行输出，该输出供给多路调制器40的选择输入端38。多路调制器40包括N个信号输入端，分别表示为0、1、2…（N-2）和（N-1）。多路调制器40的N个信号输入端响应于固定的频率时钟源42和它的延迟复制信号。多路调制器40的信号输入端0直接地对时钟42的固定频率输出起反应，而信号输入端1、2…（N-2）、（N-1）对分别由△T，2△T…（N-1）△T，（N-1）△T延迟的复制信号起反应，其中△T是一个延时时间。

供给输入端1、2…（N-2）、（N-1）的延迟复制信号分别从级联的延时元44.1，44.2…44.（N-2）、44.（N-1）得到。在一个优选的实施例中，每个延时元件44包括一对级联的单位增益倒相放大器;级联的放大器的传播延迟等于与每个延迟元件有关的延迟时间。对于延迟元件的所有可能的延迟时间级联延迟元件44.1、44.2…44.（N-2）、44×（N-1）的总的延迟时间超过了固定频率时钟42的一个周期，并且对于最好的情况该延迟时间轻微地超过固定频率时钟42一个周期。在一个优选的实施例中，多路调制器40具有128（2⁷）个信号输入端，因此N＝128并且具有127个延时元件44。

多路调制器40响应于在选择输入端38的数字控制信号把在信号输入端0、1、2…（N-2）、（N-1）的一个延迟复制信号供给多路调制器输出端46。因此在输出端46上的信号是一个固定频率时钟源42的一个时间延迟复制信号。该延迟在时钟源42的频率上与一个相移相对应，并由在端38上的数字控制信号的值来确定。

由于在锁相环中设置了一个反馈电路（如下所述），所以当时钟的相位被移相近似一个整周期时即360°，多路调制器40在输出端46上的输出返回到与时钟42相位的一个同相关系上。由于这个反馈设置，包括多路调制器40和延迟元件44的移相器是异步的并对于与元件44的每个有关的延迟时间不需要保持绝对的固定。因此元件44的传播延迟时间能够随供电电压，温度和制造过程而变化。总的来说，时钟42的频率轻微地超过引线12和14上信号的符号率的频率的两倍。这引起了在端46上波形的相位在时钟42的许多周期上单调地轻微超前。在借助于故障（glitch）阻挡电路48从端46到导线20耦合的取样频率中有一个相应的变化。母线30上的频率误差信号由全加器32变换成一个相位误差信号，该相位误差信号具有一个供给导线34的溢出位。在时钟42的许多周期以后，在由全加器32得到的相位误差信号中有一个逐渐增加的变化，它导致了供给多路调制器40的输入端子38上一个单调变化的相位输入信号。

从端46耦合到导线20上的取样时钟引起了在母线30上的滤波器的输出中的一个有限的变化。这导致了在全加器34的输出中的变化和在多路调制器40的选择输入端38上的输入信号的变化。即使在由环滤波器28得到频率误差信号中没有变化，全加器或积分器32的输出也变化，假定由环滤波器得到的频率误差信号具有一个有限的非零值。因此，在端46上的时钟复制信号的相位单调地在时钟42的许多周期上慢慢地变化。与供给输入端38的信号值和与延迟元件44有关的延迟时间有关，每个相位变化是一个不连续的量。对于时钟的许多周期在输出端46上的相位相对于时钟42的相位保持恒定，直到在由反射码计数器36得到的信号值中和供给多路调制器40的输入端38的信号值中有一个变化为止。

响应于在端46上位移大约360°的时钟复制信号的相位。（也就是近似时钟42的一个周期），反射码计数器36复位到0。响应复位到0的计数器36，多路调制器40输入端38设置到0，它导致了在多路调制器40的信号输入端上的时钟被耦合到输出端46上。多路调制器40的输出由此与时钟42的输出同相，以便使一个新的移相周期被启动。

无论什么时候多路调制器40被转换，在输出端46上能够产生一个故障信号（glitch）。防止该故障信号达到端20上是非常重要的。用于防止这种故障信号的故障阻挡电路48包括OR门50，D触发器52和延迟元件54。OR门50的一个输入端直接地连接到多路调制器40的输出端46，而OR门的输出连接到D触发器52的一个时钟输入端，D触发器的数据（D）输入端被提供一个恒定的二进位1电平。在导线20上的时钟脉冲提供给反射码计数器36的一个时钟输入端，以致反射码计数器响应于时钟脉冲的上升边。触发器52包括分别连接到OR门50的第二输入端上和借助延迟元件54连接到触发器52的异步复位（R）输入端上的Q和 Q输出端。延迟元件54具有一个延迟时间，该延迟时间大于多路调制器40在输出端46上产生一个相位变化所需要的时间，该相位变化响应于在输入端38上的信号值中的一个变化，后一个时间在此被称作为多路调制器传播延迟时间。

响应于在多路调制器40的输出端46上得到的脉冲上升边，由OR门50得到一个脉冲的上升边。由OR门50得到的上升边触发触发器52，以致于其Q输出端从0状态变到1状态，因此迫使OR门50的输出到一个二进位1状态。对于大于多路调制器传播延迟时间的一个周期OR门50的输出保持在1状态。在由延迟元件54确定的延迟时间已经过去以后，在元件54的输出端上二进位1到0的变换使触发器52复位。由于触发器52被触发到一个复位状态，OR门50的输出跟随在多路调制器40的输出端46上的变换。元件54固有的一个延迟装置通过在元件54的输出端上产生一人二进位0到1的变换停止触发器52的复位。

OR门50的输出提供给导线20，使引线12和14上的信号在每个符号周期期间通过模-数转换器16和18来被取样两次。另外，OR门50的输出也供给相位变化检测器56的一个输入端，该检测器还有一个对时钟42的输出起反应的第二输入端，这是通过延迟元件58来耦合的。延迟元件58具有一个延迟时间，该延迟时间等于多路调制器传播延迟时间加上OR门50的传播延迟时间。当在检测器56的两个输入的上升沿的相位超前相位的延迟关系中有一个变化时，检测器在输出导线60上得到一个脉冲，该脉冲供给反射码计数器36的复位输入端。检测器56和与其相关的电路基本上是用于相对时钟源42的输出波形在端46上波形大约n×360°移相（n是包括1在内的一个整数）的检测器。

为了防止反射码计数器36锁定到一个0状态，在检测器56得到一个第一输出脉冲之后并在此后的一个附加时间内防止检测器56得到一个第二输出脉冲，直到输出端46上的信号已经被充分地移相为止。当计数器36的输出具有一个0值和与超过0°几度的相关值时通过阻止检测器56的输出来实现这个结果。为此，检测器56的输出通过一个门电路（没示出）来耦合和计数器36的输出供给到一个检测器（没有示出），对于一个最坏的情况，当该计数器的输出是在与对于时钟42从0°到340°那么多的移相值有关的范围内时，它提供给该门电路一个禁止信号。因为引线12和14上信号的比特率能够被考虑为恒定的和在低于时钟42的频率几千Hz（例如7KHz）的一个参考值上，所以在多路调制器40的输出端46上的相位变化在相对于时钟42的相同方向上总是增加的，由于在时钟42的输出信号和在端46上的信号之间为一个零相位差，因此作为其结果检测器56不能向导线60供给一个脉冲信号。

在一个优选的实施例中，多路调制器40对一个具有M位的被反射的反射码信号起反应，其中N＝2^M，而N是从延迟元件44来的多路调制器的0、1、2…（N-1）输入的总数。因为对于基本的10个值的每个数的变化只有一个二进位值在变化，所以反射码信号是所需要的。响应在输入端38上的信号中的一个二进位值的变化，多路调制器40在0、1、2…（N-2），（N-1）之中的一个输入端上选择一个逐渐地加大或减小的信号。

一般来说，多路调制器40包括一排（N-1）门电路，每个门电路具有两个信号输入端（A和B）和一个控制输入端（S），该控制输入端（S）对一个二进位电平起反应以便来确定两个输入中的哪一个被耦合到一个输出端上。这排门电路以一种树的形式来设置。以致于在树的0行有N/2个门电路，树的1行N/4个门电路，树的2行有N/8个门电路和r行有N（2^-（r+1））个门电路。

0行的门电路的信号输入端连接到多路调制器的信号输入端上以致于在0行中的偶数门电路具有相对多路调制器的信号输入端交叉连接的输入端，而在0行中留下的门电路和多路调制器信号输入端之间提供直接的连接。0行中门电路的输出端利用类似的方法被连接到相邻的1行门电路的A和B输入端上。随后的行中门电路的输出用类似的方法连接到下一个相邻行中间电路的A和B输入端上。

一般来说对于一个用于给一个输出端确定N个输入信号线路的多路调制器，在0行中门电路K（其中K是从0到（ (N)/2 -2）的一个偶整数）的A和B输入端分别连接得对多路调制器的信号输入端2K和（2K+1）上的信号起反应，而在0行中门电路（K+1）的A和B输入端分别连接得对信号输入端（2K+3）和2（K+1）上的信号起反应。在（r+1）行中门电路j（其中j是从0到N2^-（r+1）-2的一个偶整数）的A和B输入端分别连接得到r行中门电路2j和（2j+1）的输出端上的信号起反应，而在（r+1）行中门电路（j+1）的A和B输入端分别连接得对r行中门电路（2j+3）和2（j+1）的输出端上的信号起反应，其中r可选择0到（M-1）中的每一个和j可选择0、1、2…N（2^-r-1）中的每一个。特殊的多路调制器的排列使能够设置和直接地确定从延迟元件44到多路调制器40输出的路线和在多路调制器中的门电路之间的路线、而不需附加的交叉路线，因此能够实现对于通过多路调制器的所有路径的相同延迟而且具有好的准确度。

0行中门电路的控制输入对从反射码计数器36得到的最低指令位起反应，1行中门电路的控制输入对从计数器36得到的下一个最低指令位起反应，等等，因此最后的（M-1）行中门电路的控制输入对从计数器36得到的最高指令位起反应。因此响应于基数10中的一个数的反射码信号的变化，对于在树的仅一行中所有门电路的状态都将有变化。

在图2中说明了一个对固定频率时钟42的输出和它的7个延迟复制信号的输出以及反射码计数器36的输出起反应的多路调制器40的简化的变形结构。在图2中，固定频率的时钟42驱动级联的延迟元件44.1、44.2、…44.7。时钟42的输出供给多路调制器40的信号输入端0上，而延迟元件44.1、44.2、…44.7的输出分别供给多路调制器40的信号输入端1、2…7上。对于图2中简化的情况下，多路调制器40包括一个7个门电路的排列，它们被设置在3个行中，以致于0行（第一行）包括4个门电路，1行（第二行）包括2个门电路而2行（第三行，即最后一行）包括1个门电路。因此，0行包括门电路70.11，70.12，70.13和70.14，1行包括门电路70.21和70.22而2行包括门电路70.31。

门电路70的每一个具有两个信号输入端A和B，一个控制信号输入端S和一个输出端。响应于在端S上具有一个二进位0值的信号，在端A上的信号被耦合到该门电路的输出端上，响应于在端S上具有一个二进位1值的信号，在端B上的信号被耦合到该门电路的输出端上。门电路70.11的A和B输入端分别地对多路调制器信号输入端0和1上的信号起反应，而门电路70.12的A和B输入端分别地对多路调制器信号输入端3和2上的信号起反应。对于0行中剩下的门电路的A和B输入端存在有类似的关系其结果是门电路70.13的A和B输入端对多路调制器的信号输入端4和5上的信号起反应，而门电路70.14的A和B输入端分别对多路调制器的信号输入端7和6上的信号起反应。门电路70.11-70.14的控制输入端S以并联的方式由反射码计数器36的最小有效位输出来触发。

1行中门电路70.21和70.22的控制输入端S以并联的方式由反射码计数器36的第二个最小有效位输出来触发。门电路70.21的A和B输入端分别对门电路70.11和70.12的输出起反应，而门电路70.22的A和B输入分别对门电路70.14和70.13的输出起反应。

2行中门电路的控制输入端S对反射码信号的最大有效位输出起反应。门电路70.31的A和B输入端分别对门电路70.21和70.22的输出起反应。对于图2中所示简化的情况，由门电路70.31得到多路调制器的输出。

在运行中，对于在供给门电路70的反射码信号中每个单个位的变化，那么就有耦合到多路调制器输出的多路调制器的输入信号端的数目的一个单阶变化。因此，例如，响应于供给门电路70具有一个000值的反射码，门电路70.31的输出是多路调制器的信号输入端0上的信号。在这种情况下，所有门电路70被触发，以致于在它们的A输入端上的信号被耦合到门电路的输出端，其结果是在多路调制器的输入端0上的信号通过门电路70.11，70.12和7…0.31耦合到多路调制器的输出端上。响应于从000前进到001的反射码信号，在多路调制器的输入端1上的信号借助于门电路70.31和70.21耦合到门电路70.31的输出端上。响应于前进到011的反射码信号，在多路调制器的输入端2上的信号通过门电路70.12，70.21和70.31耦合到多路调制器的输出端上。响应于前进到010的反射码信号，在多路调制器输入端3上的信号通过门电路70.12，70.21和70.31耦合到多路调制器的输出端上。响应于由从010到110的一个一位数增加的反射码信号，在多路调制器输入端4上的信号通过门电路70.13，70.22和70.31耦合到多路调制器的输出端上。响应于具有一个111值的反射码信号，在多路调制器输入端5上的信号通过门电路70.13，70.22和70.31耦合到多路调制器的输出端上。响应于具有一个101值的反射码信号，在多路调制器输入端6上的信号通过门电路70.14，70.22和70.31耦合到多路调制器的输出端上。最后，响应于具有一个100值的反射码信号，在多路调制器输入端7上的信号通过门电路70.14，70.22和70.31耦合到多路调制器的输出端上。因此，响应于供给门电路70的反射码控制信号的每一个单个位的变化，多路调制器的输出在多路调制器输入端上的信号之间顺序地前进。由于每一次反射码信号的仅仅一个位能够变化，所以每一次仅是排列的一行中的门电路变化。

图1中的数字移相器需要故障阻挡电路48。在许多情况下希望完全地取消故障发生的可能性和由此希望取消故障阻挡电路48。为此目的，在图3中提供了一种数字控制的异步移相器198。移相器198代替了在一个锁相环接收器中图1所示的整个数字移相器，通过取消反射码计数器36来使图1所示的接收器变型，以致于通过全加器32的输出来驱动移相器198，因此移相器198的控制单元的移相命令输入端随着全加器输出的变化而变化。

移相器能够被看作为一个可变频率和相位的振荡器，用类似于图1的数字移相器响应于由环滤波器28得到的频率控制输出信号△f而作用的方法，该振荡器对由环滤波28得到的信号△f起反应。

在图3中所说明的可变相位时钟源包括N个延迟单元200.1，200.2，…200.（K-1），200.（K），200.（K+1）…200.（N）。一个已选择的号（i）的延迟单元200相互串联并且通过开关202和204与固定频率和相位的时钟源208相串联。通过对固定频率和相位的时钟源208起反应的控制单元206来控制开关202和204的状态。具有总数为N个开关202和N个开关204，以致于开关202和204中的一个开关与一个不同延迟单元200有关。因此，开关202.1和204.1与延迟单元200.1有关，开关202.2和204.2与延迟单元200.2有关，开关202.（K）和204.（K）与延迟单元200.（K）有关，等等。延迟单元200.1的输出被看作为具有一个与其有关的“零”延迟时间。开关202以相互串联的方式与各个延迟单元200连接，而开关204有选择地把延迟单元的输入端连接到时钟源208的输出端上。通过控制单元206来驱动开关202和204，因此与一个特殊的延迟单元有关的开关在断开之前闭合的方式中被驱动。

最初，开关204的有开关都在闭合状态而开关202的所有开关都在打开状态。控制单元206响应由全加器32（图1所示）的输出供给它的一个移相指令信号和响应时钟208的输出的上升沿以便来驱动开关202和204，以致于响应跟随第一个移位信号的第一个时钟脉冲的上升沿，开关202.1和204.1改变状态使开关202.1闭合而使开关204.1打开。因为开关204的所有开关（和特别定开关204.2）是闭合的，即在打开操作之前是闭合的。响应跟随供给控制单元206的第二个移相脉冲的第一个时钟脉冲的上升沿，开关202.2和204.2分别地闭合和打开。用这种方式操作连续地进行以致于响应在移相脉冲K供给控制单元206之后的第一个时钟脉冲的上升沿，开关202.（K）和204.（K）分别地闭合和打开。响应由相位变化检测器56得到的一个复位输出信号，控制单元206复位到0，以便返回到前面所述的初始状态，开关202一旦被闭合就保持闭合状态，而开关204一旦被打开就保持找开状态直到由检测器56的输出使控制单元206复位为止，这种情况发生在输出端210上的波列被移相了轻微地大于时钟208的一个频率周期，该频率正如在时钟输出端212上得到的频率一样。

在图3中所说明的装置的最初条件状态下，实际上一个延迟单元200.1位于该电路中以致于在时钟的输出端212和输出端210之间由时钟源208得到波形的相位中有一个稍微的固定变化。响应供给控制单元206的移相脉冲1，延迟单元200.2的延迟被加入，因此耦合到端210上的时钟源208的相位被改变了。

响应供给控制单元206的移相脉冲K，在固定时钟208的输出端和端210之间插入了延迟单元200.1，200.2…，200.（K）和200.（K+1）的延迟，以致于具有一个大约为（K+1）△T的移相，其中△T近似等于延迟单元200的每一个单元的延迟时间。延迟单元200的延迟时间近似地彼此相等，但不是完全彼此相等，它是因为由延迟单元的制造公差和在延迟单元中及使用期间发生的偏差所引起的。延迟单元200.1至200.（N）的总的延迟时间稍微地大于固定时钟源208的一个周期的时间。在大多数情况下，在开关202.（N）从它的正常打开状态被驱动到它的正常闭合状态之前和在开关204.（N）从它的正常闭合状态被驱动到它的正常打开状态之前通过检测器56的输出使控制单元206复位。

现在来参见附图4，它给出了串联的延迟单元200.1至200.（N）的一个单个延迟单元200.（K）示图。延迟单元200.（K）包括OR门213和214，它们分别具有供给“与”门215输入的输出端。（实际上门电路213-215在一个半导体基片被构成一个单个的集成电路OR-AND门电路;在图1和3中所示的所有延迟单元都是在一个半导体基片上的集成电路。）AND门215包括直接连接延迟单元200.（K-1）的OR门的一个输入端上的输出端216，该输入端与延迟单元200.（K）的OR门214的一个类似输入端相对应。类似地，延迟单元200.（K）的OR门214的一个输入端与延迟单元200.（K+1）的输出端连接，该输出端与延迟单元200.（K）的输出端216相对应。OR门213和214通过在端228上互补型式的信号来驱动，该信号是从与延迟单元200.（K）有关的控制单元206的一个输出端得到的。这些互补的输入实际上执行图3上的开关202（K）和204（K），以致于OR门213和214的输入分别执行开关204（K）和202（K）。在端228上的信号直接地供给OR门214的一个输入端并借助于反相器218供给OR门213的一个输入端。OR门213的第二个输入端对时钟208的输出起反应。

OR门213和214的传播延迟加上AND门215的传播延迟构成了在延迟单元200.（K+1）的输出端和在端216上的延迟单元200.（K-1）的输入端之间的延迟单元200.（K）的延迟。对于时钟208由延迟单元200.（K）在OR门213的输入端和端216之间提供了一个类似的传播延迟。门电路213-215的结构，如一个OR-AND门电路，对于供给延迟单元200.（K）的脉冲上升沿和下降沿提供了对称的延迟时间。

根据从具有一个二进位0值的端228上的控制单元206来的信号，OR门213得到一个二进位1的输出，使AND门215能够对OR门214的输出端上的转换起反应。因此，门电路213和214的输出不受从时钟电源208来的脉冲的影响。在这样的条件下，OR门214响应在延迟单元200.（K+1）的AND门的输出端上由二进位1到0的转换，该输出端与AND门215的输出端216相对应。因此，在延迟单元200.（K）的端228上的信号电平是一个0电平时，在延迟单元200.（K+1）的输出中二进位数0到1的转换被传送到AND门215的输出端216上和传送到延迟单元200.（K-1）的输入端并且具有一个等于延迟单元200.（K）的延迟时间的延迟时间。

相反，根据在端228上的电平是一个二进位数1，AND门215的输出是一个从时钟源208来的信号的复制信号。这是因为门电路214设置在一个二进位的1电平而控制单元206的输出也是一个二进位的1电平，以使AND门215能够对OR门213的输出端上的转换起反应并能够防止在端217上的信号中的转换通过OR门214耦合到AND门215上。在这种情况下，OR门213的输出是时钟208的输出的一个复制信号。因此，根据从时钟源208得到的二进位的1电平，AND门215的输出216被驱动到二进位的1电平状态。在端216上的二进位的1脉冲发生在一个时间，也就是从门电路213的输入端上的时钟脉冲的发生时间到由延迟单元200.（K）的传播时间所延迟的时间。

为执行控制单元206的最简单的方法是对于每个延迟阶段200.1-200.（N）提供一个独立的控制阶段。由于有大量的延迟单元，用N代表这样的数如64、128或256，这样的方法使用了过多量的元件。为了减少元件的数量到易控制的水平，把延迟单元200.1-200.（N）分成若干组，每一组包括相同数量的延迟单元。在特定描述的实施例中，每一组包括16个延迟单元，并且总共包括4组，因此N＝64。

在特定组中的延迟单元200按次序被起动，从一个特定组中具有最小号的延迟单元开始并且进行到该组中的最大号的延迟单元。因此，例如在第一组中，开关202.1-202.16按次序被闭合，而与开关204.1-205.16按次序打开相交替。在开关202.1-202.16和204.1-204.16按次序被驱动的同时，与延迟单元200.17-200.（N）有关的剩下的开关也按次序打开和闭合。在延迟单元200.1-200.16的开关被操作的同时，延迟单元200.17-200.（N）的开关的操作不影响位于端212和210之间的延迟，是因为在开关202.1-15和204.1-15的状态变换期间，开关202.16是打开的。当开关202.16和204.16分别被闭合和打开时，它保证开关202.17和204.17分别地打开和闭合。在开关202.1-202.16和204.1-204.16已经按次序被驱动以后，控制延迟单元200.1-200.16的开关的控制单元206的相同结构被用来按次序与开关204.17-204.32的打开交替地闭合202.17-202.32。开关202.1-16保持在一个静态的闭合状态而开关204.1-16保持在一个静态的打开的状态。开关202.1-16和204.1-16保持在一种静止的状态，并且随后延迟单元200.1-200.32的开关保持在一种静止状态，而延迟200.33-200.48的开关按次序被驱动。用这种方法操作持续到相位变化检测器56得到一个复位脉冲为止，在这里控制单元206被驱动返回到一个初始状态。

图5是控制单元206的电路图，它包括：4位无故障译码计数器220，例如一个反射码计数器，AND门224.1-224.4，定序器232、4位反馈移相寄存器234，同步置位复位触发器236.1-236.4、AND门238.1-238.4，所有元件相互连接来控制64个延迟单元200.1-200.64。由时钟源208来的脉冲分别供给计数器220，定序器232，移相寄存器234和触发器236.1-236.4的输入端。移相输入脉冲供给计数器220的起动计数（CE）输入端并从定序器232供给移相寄存器234的起动移相（SE）输入端。在它们起动的同时，计数器220和移相寄存器234响应由时钟源208来的脉冲的上升沿，以便增加计数器的计数和移相寄存器的状态。

计数器220具有包括线22.1-222.15的一个译码的15位输出。在复位状态下，所有线22.1-222.15具有一个二进位的1值。根据通过端270供给控制单元206的15个连续的移相脉冲，1到0的变换按顺序供给线222.1-222.15。根据供给起动计数（CE）输入端的15个连续的移相脉冲，计数器220从0状态到1状态被定序，该定序是随着从时钟208供给计数器的时钟输入端（C）的一个脉冲来进行的。因为在时钟42（等效于图3中的时钟208）的输出频率和供给线12和14的信息的频率之间的频率偏移，所以在全加器32的值中有一个单调的增加，它导致了在导线34上连续的一些恒定频率的移相输出脉冲。因此，在线222.1-222.15上的计数器220的输出中有一个稍微的恒定频率的变化。

线222.1-222.15并联地供给门电路排224.1-224.4的输入端，每个门电路都与四组延迟单元200.1-200.64中的一组有关，门电路排224.1-224.4中的每一个门电路，包括15个AND门电路，一个AND门用于延迟单元200.1-200.15，200.17-200.31，200.33-200.47中的一个。根据二进位的0电平，AND门224.1-224.4被中止，该电平是按次序分别供给导线226.1-226.4上每个门电路剩下的输入端。

首先驱动触发器236.1-236.4，因此在每个导线226.1-226.4上得到一个二进位的1电平，以便起动所有AND门224.1-224.4。根据借助端270供给控制器206的16、32、48和64的移相脉冲，导线226.1-226.4上的电平分别地从1变到0，以便按次序地中止AND门224.1-224.4。为了此目的，每个AND门224.1-224.4有一个15位的输出母线;15位母线的每一位母线与15个不同输入端中的一个端连接，每个端对应于延迟单元200.（K）（图4中）的端228。门电路224.1，224.2，224.3的15位输出母线的单独的位分别连接到对应于延迟单元200.1-200.15，200.17-200.31，200.33-200.47和200.49-200.63的端228的输入端上。延迟单元200.16，200.32，200.48和200.64的输入端分别地对应于导线228.16，228.32，228.48和228.64上的二进位数的电平，也分别对载入到反馈移相寄存器234的4个级中的二进位数的电平起反应。首先，移相寄存器234分别载着导线228.64，228.48，228.32和228.16上的0001电平。对应每个1移相，最初载有二进位1的电平移相，因此它按次序地供给导线228.16，228.32，228.48和228.64。

计数器220包括一个复位输入端（RST），该端对相位变化检测器56的复位输出起反应，正如通过OR门230来耦合的。OR门230也对编程的定序器232的一个复位输出起反应。该定序器232响应由时钟电源208来的脉冲而前进，并且具有一个对相位变化检测器56的复位输出起反应的复位输入端（RST）。

定序器232包括一个从计数器220的端TC来的输入，该输入具有一个响应于在最终状态中计数器的二进位的1值。在计数器220的最终状态中，一个二进位的0电平供给所有的导线221.1-221.15。定序器232也响应端270上的移相脉冲。定序器232响应于其输入以便得到用于控制把脉冲供给导线226.1-226.4及导线228.16，228.32，228.48和228.64的输出信号。为了此目的，定序器232把“I移相”脉冲供给移相寄存器234的起动移相（SE）输入端并且以并联方式有选择地把“置位组”脉冲通过AND门238.1，238.2，238.3和238.4分别地供给置位复位触发器236.1，236.2，236.3和236.4。AND门238.1-238.4也分别对从移相寄存器234的4个级来的输出信号起反应，因此导线228.16、228.32，228.48和228.64分别与门电路238.1，238.2，238.3和238.4连接。

驱动移相寄存器234以致于它的级1-4按次序地载有二进位的1，以便按次序地起动门电路238.1-238.4，由此定序器232的“置位组”的输出脉冲供给触发器236.1-236.4的置位（S）输入端。这将引起导线226.1-226.4上的二进位数按次序由1转换到0。根据相位变化检测56的复位输出，所有触发器236.1-236.4同时复位到一个0状态。因为导线226.1-226.4连接到触发器236.1-236.4的转换输出端上，所以当触发器复位时在导线226.1-226.4上是二进位数1。

4位反馈移相寄存器234的最后级被耦合返回到该移相寄存器的数据（D）输入端。根据相位变化检测器56的复位输出，移相寄存器234被驱动到一个初始状态。在该复位条件下，在移相寄存器234的第一级中是二进位的1而其余的级是二进位的0状态。移相寄存器234包括一个对定序器232的1移相输出起反应的移相起动（SE）输入端和一个对时钟208的输出起反应的输入时钟端（C）。移相寄存器234被构成并且响应它的输入，以致于根据供给端270上的16、32、48和64移相脉冲（每个移相脉冲跟随一个由时钟源208来的脉冲），在第一级中的二进位数1移相到级2、3和4。因此，最初的一个二进位的1电平供给绝缘导线228.16。

在16个移相脉冲以后，在导线228.16上有一个二进位的1到0的转换并且由移相器234的第二级把一个二进位的0到1的转换提供给导线228.32。二进位的1电平保持在导线228.32上直到32个移相脉冲已经供给端270为止。除非在第64个移相脉冲被得到之前由检测器56得到一个复位脉冲以外，否则用这种方法对于导线228.48和228.64进行连续的操作。

图6是用于说明定序器232工作的一个流程图。定序器232按顺序被驱动并且响应它的输入信号以便得到置位组、1移相，和C_RST输出信号，这些信号分别提供给门电路238.1-238.4，移相寄存器234的SE输入端和计数器220的RST输入端。根据定序器232具有一个从相位变化检测器56来的一个脉冲的复位输入信号，驱动定序器到空位状态252。当关于一个二进位的1电平是否在计数器220的TC输出端上的确定已作出时，从时钟208来的下一个脉冲驱动定序器232到判定点254，在计数器220的TC输出端上的一个二进位的1代表计数器是在它的最终的状态。如果计数器220是在它的最终状态，在定序器并联把二进位的1电平供给AND门238.1-238.4的每一个门电路期间，定序器232前进到“置位组”状态256。下一个时钟脉冲使定序器232前进到状态258。在状态258中，定序器232通过OR门230为计数器220的RST输入端提供一个二进位的1电平。当关于一个移相脉冲是否供给控制单元206的决定被作出时从时钟源208来的下一个脉冲使定序器232前进到判定点260。如果有一个移相脉冲，定序器前进到状态262。在状态262中，定序器232为移相寄存器234的移相起动输入端提供一个“I移相”脉冲。根据下一个时钟脉冲，定序器232返回到空位状态252并且根据下一组时钟脉冲重复该周期。

如果在判定点254上定序器232确定计数器220不在它的最终状态。该定序器维持在空位状态252。定序器维持在状态252中直到一个二进位的1电平在计数器220的TC输出端上为止，以表示该计数器是在最终的状态。根据判定点260确定没有移位脉冲供给定序器232，定序器232维持在状态258并且连续不断地把计数器220复位到最初状态。定序器232维持在状态258直到通过端270供给该定序器一个移相脉冲为止。

在复位状态中，除了延迟单元200.32、200.48和200.64的端228以外，由控制单元206供给每个延迟单元200.1-200.64的端228一个二进位的1电平。在复位状态中，导线226.1-226.4分别供给AND门224.1-224.4二进位的1电平，和驱动计数器220以致于在每个输出导线222.1-222.15上驱动一个二进位的1电平并且在移相寄存器234的第一个级中的二进位的1电平被耦合到与延迟单元200.16的输入端相连的导线228.16上。因此，在端212上从时钟208来的时钟脉冲在从端212到端210的传播中由与延迟单元200.1有关的延迟时间来延迟。

在端212和210之间用于时钟源208的延迟单元200.1的延迟被维持到移相脉冲1供给计数器220的计数起动输入端（CE）和定序器232的一个输入端为止。根据由从时钟源208来的下一个时钟脉冲的上升沿跟随的移相脉冲1，计数器220的状态被增加数1。这引起了延迟单元200.1，200.17，200.33和200.49的端228上的二进位电平从一个二进位的1变到一个二进位的0状态，而在其余的延迟单元的端228上二进位的电平不改变。在延迟单元200.17、200.33和200.49的控制端228上的状态从一个二进位的1到0的变化不影响由时钟208的输出端上的延迟电路198施加的延迟。这是因为一个单独电平“1”供给导线228.16使开关202.16打开和使所有延迟单元200.17-200.64与延迟单200.1-200.16断开，这些延迟单元200.1-200.16是在该电路中有效的。

当延迟单元200如所述的置位时，通过延迟单元200.1和200.2的延迟时间来延迟从时钟208来的脉冲。供给延迟单元200.1的控制端228的二进位的0电平防止由时钟208来的脉冲的耦合穿过延迟单元200.1OR门213。供给延迟单元200.2的控制端228的二进位的1电平使从时钟208来的脉冲通过OR门213和AND门215耦合到延迟单元200.2的端216上并且具有与延迟单元200.2有关的延迟时间。在延迟单元200.2的输出端216上的脉冲耦合到延迟单元200.1的端217上，从那里耦合到延迟单元200.1的输出端216上并且具有一个被加入的延迟单元200.1的延迟。因此，从时钟208来的时钟脉冲从端212耦合到端210上并且具有被加入的延迟单元200.1和200.2的延迟。

根据由第一个15个连续的移相脉冲所增加的计数器220，对于延迟单元200.1-200.15用这种方法连续操作。此时，计数器达到它的终态。根据从时钟208来的一个脉冲这引起由计数器220的TC输出供给定序器232的一个二进位的1电平使该定序器前进到“置位组”。由于定序器232在状态256，定序器并联向每个AND门238.1-238.4供给一个二进位的1电平。

根据从时钟208来的下一个时钟脉冲，定序器232前进到复位状态258，使计数器220复位到在计数器的所有级中是一个二进位1电平的初始状态，以致于向每个导线222.1-222.15供给二进位的1电平。从时钟208来的下一个脉冲使定序器232前进到判定点260，在那里检测端270上存在或不存在一个移相脉冲。根据移相脉冲16，定序器232前进到状态262并且向移相寄存器234的移相起动输入端（SE）提供一个二进位的1电平。这使一个二进位的1电平载入到移相寄存器的第二个级中，而移相寄存器的级1，3和4的每个级载有一个二进位的0电平。

当由于计数器220根据15个移相脉冲被定序的结果而定序器232是在状态256时，触发器236.1置位到1使导线226.1上的电平从一个二进位的1变化到0。因为移相寄存器234的第一个级的二进位的1状态通过AND门238.1耦合到触发器236.1，所以发生这种变换。根据导线226.1上的电平是在二进位的0电平，AND门224.1被中止，并且向延迟单元220.1-220.15的输入端提供二进位的0电平直到由检测器56得到下一个复位脉冲为止。

向延迟单元200.16的输入端228提供一个二进位的1电平直到向控制单元206提供一个移相脉冲再加上一个时钟脉冲为止。这是因为在移相脉冲1-15的间隔期间移相寄存器234的第一级保持在一个二进位的1状态。移相脉冲16和后面从时钟208来的时钟脉冲使移相寄存器234的第一级从二进位的1状态变换到0状态。在移相寄存器的第二级载有一个二进位的1的同时，该移相寄存器的其余的级载有二进位的0状态。这引起了在导线228.16上从二进位的1到0的变换，因此延迟单元200.16被插入在端212和210之间。在端212和210之间对于时钟208的脉冲总的延迟时间变为延迟单元200.1-200.16结合的延迟时间。在操作262之后，通过由时钟208来的下一个时钟脉冲驱动定序器232返回到空位状态252。

因此，在向定序器232和计数器220提供第16个移相脉冲之后，后面有从时钟208来的下一个脉冲，向延迟单元200.1-200.16的控制端228提供二进位的0电平。在此时，二进位的1电平通过触发器236.2-236.4分别提供给AND门224.2-224.4并通过计数器220提供给导线222.1-222.15。因此除延迟单元200.48和200.64被供给二进位的0电平以外，向延迟单元200.17-200.64的输入端提供二进位的1电平。

根据移相脉冲17-64对于其余的延迟单元200.17-200.64用所述的方法进行连续操作直到由相位变化检测器56向控制单元206提供一个复位脉冲。在许多情况下，由相位变化检测器56向控制单元206提供一个复位脉冲显著地早于在控制单元200.64的端228上的电平从一个二进位的1变到0电平。相对于在一个特殊延迟单元200上的状态变化，当复位脉冲被得到时的时间是随机的和可变的，它与制造公差、温度和延迟单元的供电电压有关。在任何情况下，当串联在一起时，对于延迟单元200.1-200.64的总的延迟时间必须超过时钟208的两个相邻脉冲之间的周期。根据从相位变化检测器56来的复位脉冲，驱动计数器220，定序器232，移相寄存器234和触发器236.1-236.4到最初状态，如前面所描述的。根据在端270上的下一个移相脉冲，定序又重新开始。

虽然已经描述和说明了本发明的专门实施例。但是明显地，可以对专门说明和描述的实施例作出各种变型，而没有超出在附加权利要求中限定的本发明的真实精神和范围。

Claims

1、一种随着时间的变化离散地改变一个时钟相位的方法，该方法包括：得到一个具有至少几个离散的随时间变化的变化值的信号，设立至少几个离散的用于时钟的延迟时间，和响应至少几个信号值，这些信号值使时钟经历了至少几个所设立的离散的延迟时间，因此在时钟经历的离散的延迟时间和信号的变化值之间具有一个对应，因而经历延迟的时钟离散地被移相。

2、根据权利要求1的方法，进一步包括根据时钟经历延迟的相位使时间经历的延迟复位到初始值，该时钟相对于它被延迟之前的时钟的相位具有一个预定的关系。

3、根据权利要求1的方法，其中通过得到至少几个延迟的时钟的复制信号来设立至少几个离散的延迟时间，相对于时钟该延迟的复制信号具有不同的离散的延迟间隔，根据不同的信号值通过选择不同的一个离散的被延迟的复制信号来进行响应步骤。

4、根据权利要求1的方法，通过向至少几个具有离散的延迟时间的延迟单元提供时钟来确定至少几个离散的延迟时间，通过改变时钟所经历的延迟单元的数量来进行响应步骤。

5、用于根据一个控制信号值使一个周期的波形的相位移相的装置，该相位移相装置被插接在一个波形源的一个输出端和另一个输出之间，该装置包括：至少几个具有离散延迟时间的延迟单元，和用于延迟单元的控制连接对控制信号的值起反应的装置，该延迟单元是在波形源的输出端和另外的输出端之间，以致于随着控制信号值的变化，在周期的波形上加入延迟单元的延迟时间中具有相应的变化，该延迟单元位于该波形源的输出端和另外的输出端之间。

6、根据权利要求5的装置，其中延迟单元相互串联，控制装置响应控制信号值用于实际上控制串联在波形源的输出端和另外的输出端之间的延迟单元的数量，以致于随着控制信号值的变化，在串联在两个输出端之间的延迟单元的数量中具有相应的变化。

7、根据权利要求6的装置，其中控制装置选择延迟单元中的一个单元的输出并把该输出耦合到另外的输出端上。

8、根据权利要求7的装置，其中根据在另外的输出端上的移相了大约周期波形的一个周期的整倍数的相位，控制装置使另外端出端上的相位复位。

9、根据权利要求7的装置，其中控制装置包括一个用于选择延迟单元中的一个单元的输出并把该输出耦合到另外的输出端上的对控制信号起反应的多路调制器。

10、根据权利要求9的装置，其中多路调制器具有分别对应于在延迟单元1、2…N的输出端上波形的1、2…N个延迟的复制信号的1、2…N个信号输入端，在输入端K上的延迟的复制信号的延迟时间超过在输入端1、2…（K-1）上延迟的复制信号的延迟时间，其中K分别是2…N中的每一个。

11、根据权利要求10的装置，其中多路调制器所响应的控制信号是一个M位数字反射码信号，该信号具有一个代表被插入到波形源输出端和另外的输出端之间的移相的值，该多路调制器包括（N-1）个门电路，每个门电路具有：（a）第一和第二个信号输出端，（b）一个信号输出端和（c）一个对反射码信号的一个位起反应的控制输入端，该控制输入端用于随着在该控制输入端上位值的变化把两个信号输入端之中的一端上的信号传送到信号输出端，这些门电路的信号输入端和信号输出端相互连接起来，多路调制器的输入端和输出端和这些门电路的控制输入端被连接以便对控制信号的M个位起反应，以致于当反射信号值从一个代表i的基数10中的值的反射值变到（i+1）时，在多路调制器输出端上的信号从多路调制器输入端i上的信号变到多路调制器输入端（i+1）的信号，其中i分别地是0、1、2…（N-2）中的每一个。

12、根据权利要求6的装置，其中设置1、2…N个所述的延迟单元，延迟单元1被连接以致于它的一个输出端连接到所述的另外的输出端而不是通过所述N个延迟单元的任何其它的单元来连接，控制装置控制在延迟单元的端之间的连接和在波形源输出端和延迟单元1的输入端之间的连接，以致于根据具有一个串联在波形源输出端和另外的输出端之间的所述延迟单元的指令K值的控制信号，延迟单元j的一个输出端连接到延迟单元（j-1）的一个输入端上，其中K可选择为1和N之间的任一个整数，而j分别地是在2和N之间的每个整数。

13、根据权利要求12的装置，其中根据在另外的输出端上的波形控制装置使K的值复位，该波形在相位上不同于波形源输出端上的波形，它经过波形频率的一个周期的整数倍。

14、根据权利要求12的装置，其中在打开延迟单元（K-1）的一个输入端和波形源的输出端之间的连接之前，控制装置在延迟单元K和（K-1）之间建立连接关系。

15、根据权利要求5的装置，其中根据在另外的输出端上通过大约周期的波形的一个周期的整数倍的移位的相位使另外的输出端上的相位复位。

16、根据权利要求5的装置，其中在波形源的输出端和另外的输出端之间的延迟单元的数量随着一个时间变化而单调地变化。

17、根据权利要求16的装置，其中该装置被包括在一个锁相环中，该锁相环包括：一个响应代表一组位的一个信息的模-数转换器，至少一部分信息具有一个被降低的趋向，根据响应在另外的输出端上的移相的周期波形所得到的一个采样波形列，该转换器得到一个代表信息幅值的多位数字信号，和响应该转换器用于得到代表在信息和另外的输出端上的相位移相的波形之间的频率和相位误差的信号的装置，所得到的相位校正信号是控制信号。

18、根据权利要求17的装置，其中锁相环被包括在一个接收器中，该接收器响应一个波，在该波上的信息被调制。

19、根据权利要求5的装置，其中该装置包括在一个可变频率振荡器中，该装置进一步包括：一个用于改变振荡器频率的指令源，对于在另外的输出端上的振荡器的一个恒定的频率输出通过指令源为0得到一个信号值，并且对于在振荡器输出频率中的变化通过指令源不为0来得到一个信号值，该控制装置对通过指令源来得到的值积分以便控制在周期的波形上由延迟单元插入的延迟时间的量。

20、根据权利要求5的装置，其中作为一个整体的延迟单元具有一个复位状态，和控制装置，从复位状态单调地改变在随时间而变的周期的波形上由延迟单元所加入的延迟时间并且根据另外端上的相位使加入的延迟时间复位到复位状态，在另外端上的相位移相了大约一倍的周期波形的一个周期。

21、根据权利要求5的装置，其中设置N个所述的延迟单元，控制装置响应控制信号的值以便有选择地连接K个所述的延迟单元，所述延迟单元以相互串联的关系位于波形源的输出端和另外的输出端之间。

22、根据权利要求21的装置，其中控制装置把N个元件分成多个组，在第一个时间间隔期间对于N个元件中的第一组的P个元件控制装置单调地把K的值从1变到P，并且在第二个时间间隔期间对于第二组的Q个元件单调地把K的值从1到Q。

23、根据权利要求22的装置，其中控制装置包括一个具有P个状态的计数器，该P个状态是从1到P来定序的，和用于在第一个时间间隔期间把代表计数器所在P个状态的控制信号从计数器耦合到第一组的P个元件中的和用于在第二个时间间隔期间把代表计数器所在Q个状态的控制信号从计数器耦合到第二组的Q个元件中的装置，其中Q不大于P。

24、根据权利要求5的装置，其中延迟单元是在一个集成电路片上的门电路。

25、用于根据代表供给一个时钟的频率校正的一个控制信把该时钟的相位移相的装置，该装置包括：响应该时钟在至少几个不同的离散的时间延迟上使该时钟延迟的装置，和响应频率校正信号的值，用于把通过离散的时间延迟所延迟的时钟耦合到一个输出端上以致于当频率校正信号的值不是零时在输出端上时钟的离散的时间延迟中具有相应变化的装置，在时钟的许多周期已经出现之后频率校正信号是很小的以便使输出端上的延迟时钟的相应相位变化。

26、根据权利要求25的装置，进一步包括响应在输出端上移相了大约时钟的一个周期的一个整倍数的延迟时钟的相位并用于使控制复位，以致于在输出端上的时钟相对于供给延迟装置的时钟具有一个预定的初始相位的装置。

27、用于根据代表供给时钟的一个相位变化的一个控制信号使该时钟的相位移相的装置，该装置包括：响应该时钟用于得到至少几个该时钟的复制信号的装置，该复制信号相互具有不同的时间延迟，和响应代表信号的相位变化用于把被选择的一个复制信号耦合到一个随控制信号值的变化的输出端上的装置。

28、根据权利要求27的装置，进一步包括当在时钟和输出端上的复制信号之间存在一个预定的相位关系时用于把控制信号复位到一个预定值的装置。

29、根据权利要求28的装置，其中在时钟和输出端上的复制信号的相位超前一相位滞后的关系中所预定的关系是一个变量。

30、根据权利要求28的装置，其中代表信号的相位变化是根据代表一个在输出端上的复制信号和一个参考频率之间的实际上恒定的频率误差的一个信号所得到的一个相位校正信号，预定的相位关系代表时钟的大约一个360°的相位变化，当在输出端上的复制信号有一个相位，该相位与供给输出端之后的时钟相位相关大约P×360°时，预定的信号值被置位到与对于时钟为一个零相位延迟有关的一个值，其中P是一个整数。

31、根据权利要求27的装置，其中该装置包括在一个锁相环中，该锁相环包括模-数转换器，该转换器响应通过其采样的一个符号，至少一部分信息具有一个被降低的趋势，根据一个采样波列该转换器得到代表信息幅值的一个多位数字信号，采样波列是根据在输出端上选择的复制信号来得到的，和响应转换器的装置，该装置用于得到代表相对于选择的复制信号供给转换器的信息的频率误差和相位校正的信号所得到的相位校正信号是控制信号。

32、根据权利要求31的装置，其中用于得到代表信号的频率误差和相位校正的装置包括对于代表由转换器得到的信号的频率误差积分的装置。

33、根据权利要求28的装置，其中耦合装置具有一个有限的传播延迟，该装置用于设置信号，它包括用于检测在相关的相位超前一相位滞后的关系中的一个变化，该关系是输出端上选择的复制信号和由传播延迟所延迟的时钟的一个复制信号的关系。

34、根据权利要求32的装置，进一步包括一个响应积分器用于得到相位校正信号的计数器，根据检测装置检测到的一个变化该计数器复位到0，该变化是在输出端上选择的复制信号和时钟中的相关的相位超前-相位滞后关系中的变化。

35、根据权利要求34的装置，其中计数器得到一个具有M个位的反射码控制信号用于控制耦合装置，复制信号得到装置包括一个多路调制器，该多路调制器具有N个信号输入端，每个输入端0、1、2…（N-1）分别对应于具有大约为0、△T，2△T…（N-1）△T的延迟时间的时钟的复制信号，其中△T是一个延迟时间，该多路调制器包括（N-1）个门电路，每个门电路包括：（a）第一和第二信号输出端，（b）一个信号输出端和（c）一个控制输入端，该控制输入端响应一位反射码信号把两个信号输入端之一上的信号传送到信号输出端，该信号输出是随着控制输入端上的位值而变化的，这些门电路的信号输入端和信号输出端相互连接，多路调制器的输入端和输出端及门电路的控制输入端被连接起来以使对M个位的控制信号起反应，因此，当反射信号值从一个代表i的基数10中的值的反射值变到（i+1）时，在多路调制器输出端上的信号从多路调制器输入端i上的信号变到多路调制器输入端（i+1）上的信号，其中i有选择地是0、1、2…（N-2）中的每一个。

36、根据权利要求30的装置，其中耦合装置有一个有限的传播延迟，用于控制信号复位的装置包括用于检测在输出端上选择的复制信号和由传播延迟所延迟的时钟的一个复制信号中同时发生的相同的转换。

37、根据权利要求27的装置，其中当根据相位变化控制信号转换时耦合装置具有在输出端上得到一个误操作的趋势，和耦合到输出端的装置用于防止该误操作耦合到输出端。

38、根据权利要求27的装置，其中复制信号获得装置包括（N-1）个串联的由1、2…（N-1）表示的相等时间延迟元件，和用于耦合的装置包括一个具有N个输入端由0、1、2…（N-1）表示的多路调制器，输入端0对时钟起反应，输入端K对由延迟单元K得到的复制信号起反应，其中K有选择地为1、2…（N-1）中的每一个，该多路调制器包括响应控制信号的另一个输入端和输出端。

39、根据权利要求38的装置，其中相位变化信号是反射码，多路调制器包括（N-1）个门电路的一个排列，每个门电路包括第一和第二信号输入端，一个信号输出端和一个控制输入端，该控制输入端响应一位的反射码信号把两个信号输入端中的一个端上的信号传送到随控制输入上的位值而变化的信号输出端。

40、根据权利要求27的装置，其中该装置包括在一个可变频率的振荡器中，该振荡器响应一个频率控制信号，该装置进一步包括一个响应频率控制信号以得到代表信号的相位变化的积分器。

41、根据权利要求27的装置，其中耦合装置包括一个多路调制器，该多路调制器具有一个信号输出端、由0、1、2…（N-1）表示的N个信号输入端，该多路调制器对具有M个位的一个反射码信号起反应，其中2^M＝N，多路调制器包括：（N-1）个门电路，每个门电路具有第一和二个信号输入端，一个信号输出端和一个控制输入端，该控制输入端响应一位的反射码信号以便把两个信号输入端中的一个端上的信号传送到随控制输入端上的位值而变化的信号输出端上，信号输入端，信号输出端，和控制输入端和M位被耦合在一起，以致于当反射信号值从一个代表i的基数10中的值的反射值变到（i+1）时，在输出端上的信号从输入端i上的信号变到输入端（i+1）上的信号，其中i有选择地为0、1、2…（N-2）中的每一个。

42、根据权利要求41的装置，其中（N-1）个门电路间隙地设置为具有M行的一个树，以致于行r包括N（2^-r）个门电路，其中r有选择地为1、2…M中的每一个。

43、一种多路调制器，它能够根据具有M个位的反射码信号把N个输入信号传送到一个信号输出端，其中2^M＝N，该多路调制器包括：由0、1、2……（N-1）表示的N个信号输入端，（N-1）个门电路，每个门电路具有第一和第二个信号输入端，一个信号输出端和一个控制输入端，该控制输入端响应一位的反射码信号以便把两个信号输入端中的一端上的信号传送到随控制输入端上的位值而变化的信号输出端上;信号输入端，信号输出端，信号输入端和控制输入端和M个位被耦合在一起，以致于当反射信号值从一个代表i的基数10中的值的反射值变到（i+1）时，在输出端上的信号从输入端i上的信号变到输入端（i+1）上的信号，其中i有选择地为0、1、2…（N-2）中的每一个。

44、根据权利要求43的装置，其中（N-1）个门电路在空间上设置为具有M个行的一个树，以致于行r包括N（2^-（r+1））个门电路，其中r有选择地为0、1、2…（M-1）中的每一个。

45、根据权利要求44的装置，其中在行0中的门电路K（K是从0到（ (N)/2 -2）的一个偶整数）的第一和第二输入端分别被连接以便对输入端2K和（2K+1）上的信号起反应，在行0中的门电路（K+1）的第一和第二输入端分别被连接以便对输入端（2K+3）和（2K+1）上的信号起反应，在行r+1中的门电路j（j是从0到N2^-（r+1）-2的一个偶整数）的第一和第二输入端分别被连接以便对行r中的门电路2j和2j+1的输出端上的信号起反应，在行r+1中的门电路（j+1）的第一和第二个输入端分别被连接以便对行r的门电路（2j+3）和2（j+1）的输出端上的信号起反应，其中r有选择地为0到（M-1）中的每一个。

46、一种在一个恒定频率输入和一个时钟之间实现锁相的方法，该时钟具有稍微不同于恒定频率的一个频率，该方法包括：对一个采样频率上的输入值进行采样，响应所采样的值以便得到第一个表征值，该表征值有一个等于在采样的频率和恒定频率输入之间的频率误差的值，通过一个数值使时钟的频率移相，该数值是由第一个表征值乘以第1个表征值的积分的值来确定的，以便得到第二个表征值，该第二个表征值具有一个与施加到时钟上的一个移相相应的值，被施加的移相有至少几个各种各样离散的值，所述移相的相邻的值大约相等地被相互隔开，对于与所选的离散值成正比的一个时间在时钟上施加一个延迟以便得到被移相时钟的频率。

47、根据权利要求46的方法，其中通过得到至少几个复制的时钟来施加延迟，以致于相邻的复制信号K是以大约相同的数量彼此延迟的时间，和选择复制信号，该复制信号由时钟移动了一个数值的移相相位，该数值是由第二个表征的值来确定。

48、根据权利要求46的方法，其中通过把时钟供给至少几个具有离散的延迟时间的延迟单元来施加延迟，和改变在时钟上施加延迟的延迟单元的数量和所选择的离散的值变化的数量。

49、根据权利要求46的方法，进一步包括根据施加在时钟上的延迟使所选的值复位到0，所施加的延迟等于时钟的大约一个周期的一个整数倍。

50、一种把时钟的相位移相到一个被选择的至少几个不同离散的值的一个值的方法，包括：对于一个由所选的离散值确定的时间在时钟上施加一个延迟以便得到被移相的时钟，以致于随着所选值的变化所施加的延迟也变化，和根据在时钟上施加的延迟使所选的值复位到0，该施加的延迟等于大约一个时钟周期的一个整数倍。

51、根据权利要求50的方法，其中通过得到至少几个复制的时钟来施加延迟，每个复制时钟相对于时钟具有一个不同的延迟时间，和响应被选择的离散值来选择一个复制时钟。

52、根据权利要求50的方法，其中通过把时钟供给至少几个具有离散的延迟时间的延迟单元来施加延迟，和改变在时钟上施加延迟的延迟单元的数量和所选的离散值变化的数量。