PL173603B1 - Sposób i urządzenie do przesuwania fazy przebiegu okresowego - Google Patents

Description

Przedmiotem wynalazku jest sposób i urządzenie do przesuwania fazy przebiegu okresowego.

Sterowane sygnałem przesuwniki fazowe są zwykle urządzeniami analogowymi, zawierającymi zmienną reaktancję, na przykład waraktor, którego wartość sterowana jest amplitudą napięcia. Tego rodzaju przesuwniki fazowe są wykorzystywane często w sterowanych napięciowo generatorach o zmiennej częstotliwości, takich, jakie stosuje się w pętlach synchronizacji fazowej. W takich zastosowaniach sygnał zegarowy podawany jest do sterowanego napięciowo generatora o zmiennej częstotliwości w celu otrzymania częstotliwości wyjściowej, która podawanajest zwrotnie na jedno z wejść detektora fazowego, do którego drugiego wejścia doprowadza się częstotliwość wejściową. Detektor fazowy wytwarza napięcie błędu, które podawane jest to filtru pętlowego, który zasila sterowany napięciowo generator napięciem o zmiennej amplitudzie, służącym do sterowania jego częstotliwością wyjściową. Pętle z synchronizacją fazową wykorzystuje się do synchronizacji odbiornika do odbieranej częstotliwości, z zerowym błędem częstotliwościowym lub fazowym. W odbiornikach dostosowanych do sygnałów o zmieniającej się fazie, reprezentujących dane cyfrowe, na przykład sygnałów QPSK lub BPSK, demodulator odbiornika synchronizowany jest z częstotliwością impulsów informacyjnych z zerowym błędem fazowym. Takiej synchronizacji fazowej zwykle dokonuje się za pomocą pętli synchronizacji fazowej rzędu pierwszego lub drugiego.

Znane analogowe przesuwniki fazowe i pracujące na zasadzie analogowej pętle synchronizacji fazowej mają zwykle wady wynikające ze stosowania układów analogowych, to znaczy brak powtarzalności przy ich wytwarzaniu i pracy, mała wydajność procesu produkcyjnego, niedokładność i konieczność dostosowywania obwodów analogowych do pozostałych części sprzętu. W celu ominięcia tych problemów opracowano pętle synchronizacji fazowej pracujące na zasadzie cyfrowej. W jednym z możliwych rozwiązań, cyfrowa pętla synchronizacji fazowej, przeznaczona do demodulacji sygnałów pasma podstawowego, zawiera przetwornik analogowo - cyfrowy z jednym wejściem przeznaczonym dla tego rodzaju sygnału. Przetwornik ma drugie wejście dla zegara próbkującego o zmiennej częstotliwości sterowanej przez cyfrową pętlę synchronizacji fazowej. Przetwornik wytwarza wielobitowy cyfrowy sygnał wyjściowy o wartości zależnej od amplitudy sygnału pasma podstawowego w momentach wyzwalanego przez zegar pobierania próbek. Sygnał pasma podstawowego podlega zmianom amplitudowym ze względu na niedoskonałości transmisji i przetwarzania sygnału między miejscem jego powstawania i miejscem, w którym znajduje się pętla synchronizacji fazowej. Zwykle w czasie trwania każdego impulsu sygnałowego pobierane są przynajmniej dwie próbki sygnału o różnej fazie.

Zmienny cyfrowy sygnał wejściowy przetwornika podawany jest do impulsowego dekodera danych i generatora błędu. Impulsowy dekoder danych i generator błędu wytwarzają wyjściowy sygnał danych reprezentujący cyfrową wartość impulsu jak również sygnał charakteryzujący błąd fazowy między sygnałem o zmiennej fazie i zegarem próbkującym. Cyfrowy sterujący sygnał błędu fazowego podawany jest do filtru pętli taktowanego impulsami informacyjnymi, który z kolei steruje bezpośredni syntetyzer cyfrowy, którego cyfrowy sygnał wyjściowy ma wartości reprezentujące amplitudę przebiegu sinusoidalnego. Bezpośredni syntetyzer cyfrowy steruje przetwornik cyfrowo - analogowy z ąuasisinusoidalnym przebiegiem wyjściowym o wartościach równych wartościom cyfrowym wytwarzanym przez syntetyzer. Sygnał wyjściowy ąuasisinusoidalnego przetwornika cyfrowo - analogowego podawany jest do filtru dolnoprzepustowego. Częstotliwość pracy cyfrowych syntetyzerów bezpośrednich ograniczona jest do kilku megaherców, tak że sygnał wyjściowy filtru dolnoprzepustowego ograniczony jest do częstotliwości znacznie niższych od częstotliwości sygnału pasma podstawowego podawanego do przetwornika analogowo - cyfrowego.

W celu otrzymania przetwornika analogowo - cyfrowego o akceptowalnej częstotliwości próbkowania, sygnał wyjściowy filtru dolnoprzepustowego podaje się do pętli synchronizacji fazowej z powielaniem częstotliwości. Tak więc, ten znany układ jest stosunkowo złożony i wymaga analogowej pętli synchronizacji fazowej, pracującej wewnątrz cyfrowej pętli synchronizacji fazowej, jak również przetwornika cyfrowo - analogowego i filtru dolnoprzepustowego.

173 603

Inny znany układ cyfrowy do demodulacji sygnałów informacyjnych o zmiennej fazie, dochodzących do odbiornika, wymaga przetwornika analogowo - cyfrowego z wejściami, pierwszym i drugim, reagującymi na sygnały, odpowiednio pasma podstawowego i zegara próbkującego o stałej częstotliwości. Przetwornik analogowo - cyfrowy wytwarza cyfrowy sygnał wyjściowy o wartościach wyrażających amplitudę sygnału pasma podstawowego, podawanego do przetwornika w momencie występowania poszczególnych próbkujących impulsów zegarowych. W celu określenia dokładnego poziomu sygnału wejściowego przetwornika analogowo - cyfrowego na jego wyjściu stosuje się interpolator służący do wyznaczania spróbkowanych wartości w dowolnym momencie. Interpolator jest albo typu o skończonej odpowiedzi impulsowej albo typu o nieskończonej odpowiedzi impulsowej. Interpolator wytwarza wyjściowy sygnał cyfrowy, który podawany jest do procesora taktowania impulsów informacyjnych, którego sygnał wyjściowy uaktualnia współczynniki wykorzystywane w interpolatorze. Procesor taktowania impulsów wytwarza również dane reprezentujące sygnały wyjściowe.

W innym rodzaju cyfrowej pętli synchronizacji fazowej stosuje się próbkowanie amplitudy odebranego sygnału. Otrzymane próbki są przetwarzane w celu wyznaczenia sterującego sygnału błędu dla częstotliwości źródła próbkującego. Sterujący sygnał błędu steruje częstotliwością źródła próbkującego przez wybór jednego z kilku, zadanych z góry, współczynników podziału częstotliwości dla stałego źródła zegarowego. Przy zmianach błędu zmienia się współczynnik podziału częstotliwości zmieniając częstotliwość źródła próbkującego o dyskretne, stałe wartości. Ten rodzaj pętli synchronizacji fazowej ma wadę polegającą na tym, że nie nadaje się do źródeł o dużej częstotliwości próbkowania i nie zapewnia wysokiej rozdzielczości częstotliwościowej.

Znane jest również z opisu patentowego Stanów Zjednoczonych Ameryki nr 4 894 626 zastosowanie układu o zmiennym opóźnieniu w postaci rejestru o zmiennym przesunięciu, mającego wielokrotne jednostki opóźniające połączone kaskadowo, włączone selektywnie pomiędzy końcówkę wejściową i końcówkę wyjściową. Przełączniki sterujące poszczególnymi jednostkami opóźniającymi, z których każda ma prawie taki sam czas opóźnienia, są włączone pomiędzy końcówki wejściową i wyjściową.

Francuski opis patentowy nr 2589651 ujawnia półprzewodnikową linię opóźniającą zawierającą wiele połączonych kaskadowo elementów opóźniających włączonych pomiędzy końcówkę wejściową i końcówkę wyjściową. Liczba elementów opóźniających włączonych skutecznie pomiędzy końcówki jest sterowana przez bity wyjściowe dekodera tak, że ma miejsce korelacja pomiędzy wyjściem dekodera i sterowanym czasem opóźnienia pomiędzy końcówkami wejściową i wyjściową.

Opis patentowy Stanów Zjednoczonych Ameryki nr 4 922 141 ujawnia pętlę synchronizacji fazowej zawierającą oscylator kwarcowy, detektor fazowy i układ o zmiennym opóźnieniu zawierający kilka połączonych kaskadowo elementów opóźniających, z których każdy ma taki sam sterowany, zmienny czas opóźnienia. Układ opóźniający i jedno wejście detektora fazowego są zasilane przez oscylator. Inne wejście detektora fazowego jest zasilane przez wyjście układu opóźniającego. Detektor fazowy reaguje na jego sygnały wejściowe w celu uzyskania sygnału błędu dla sterowania czasami opóźniania kilku połączonych kaskadowo elementów opóźniających, tak że opóźnienie wprowadzane przez układ opóźniający jest równe jednemu okresowi sygnału wyjściowego oscylatora.

Istotą sposobu przesuwania fazy przebiegu okresowego do wybranej jednej z co najmniej kilku różnych wartości dyskretnych, podczas którego wprowadza się opóźnienie do przebiegu okresowego na czas określony przez wybraną wartość dyskretną i tworzy się przebieg okresowy o przesuniętej fazie tak, że gdy zmienia się wybraną wartość, zmienia się wprowadzone opóźnienie, jest to, że ustawia się wybraną wartość dyskretną na wartość początkową w odpowiedzi na przebieg okresowy przesuwany przez wprowadzone opóźnienie z całkowitą wielokrotnością około jednego cyklu przebiegu okresowego.

Korzystnie według wynalazku stosuje się wartość początkową równą zeru, zaś wybraną wartość dyskretną tworzy się poprzez przetwarzanie wartości reprezentującej wymagane opóźnienie fazy przebiegu okresowego na sygnał mający co najmniej kilka wartości dyskretnych

173 603 zmieniających się w funkcji czasu i zwiększanie wartości dyskretnej sygnału z pewną szybkością dla każdego bloku wymaganej zmiany opóźnienia fazowego w cyklu przebiegu okresowego, przy czym wprowadzane opóźnienie określa się przez ustalanie co najmniej kilka dyskretnych czasów opóźnienia dla przebiegu okresowego, wybiera się jeden z co najmniej kilku dyskretnych czasów opóźnienia przebiegu okresowego w odpowiedzi na wartość dyskretną sygnału na zgodność pomiędzy dyskretnymi czasami opóźnienia, do których poddaje się przebieg okresowy, i zmieniającymi się wartościami sygnału dyskretnego, opóźnia się przebieg okresowy o wybrany dyskretny czas opóźnienia, uzyskując przebieg okresowy poddawany opóźnieniu, i ustawia się wartość dyskretną sygnału na określoną wstępnie wartość w odpowiedzi na fazę poddawanego opóźnieniu przebiegu okresowego zmieniającego się przez w przybliżeniu całkowitą wielokrotność 360° fazy przebiegu okresowego.

Korzystne jest, gdy jako przebieg okresowy stosuje się przebieg zegarowy o wstępnie określonej stałej częstotliwości, zaś przebieg okresowy o przesuniętej fazie wykorzystuje się jako przebieg wyjściowy, po czym generuje się cyfrowy sygnał sterujący mający wartość zmieniającą się w odpowiedzi na względną fazę sygnału wejściowego o stałej częstotliwości i przebiegu wyjściowego, poddaje się przebieg zegarowy co najmniej kilku opóźnieniom dyskretnym uzyskując co najmniej kilka przebiegów mających różne położenia czasowe, które są kopiami przebiegu zegarowego, wprowadza się opóźnienie przez wybieranie jednego z przebiegów mających różne położenia czasowe w odpowiedzi na wartości cyfrowego sygnału sterującego, uzyskując przebieg wyjściowy, oraz ustawia się wartość cyfrowego sygnału sterującego na określoną wstępnie wartość początkową, i zmienia się fazę przebiegu wyjściowego względem przebiegu zegarowego o około 360° zgodnie z wzajemną zależnością fazową przebiegu wyjściowego i przebiegu zegarowego, zaś wartość cyfrowego sygnału sterującego, dla przebiegu wyjściowego i sygnału wejściowego, zmienia się monotonicznie pomiędzy ustawieniami.

Korzystne jest także, gdy doprowadza się przebieg okresowy do co najmniej kilku połączonych kaskadowo bloków opóźniających o dyskretnych czasach opóźnień, po czym zmienia się wybranymi wartościami dyskretnymi liczbę połączonych kaskadowo bloków opóźniających włączonych w tor przebiegu okresowego.

Korzystne jest ponadto, gdy jako przebieg okresowy stosuje się sygnał zegarowy oraz wprowadza się synchronizację fazową pomiędzy sygnałem z wejścia stałej częstotliwości i sygnałem zegarowym mającym częstotliwość nieznacznie różną od częstotliwości stałej, następnie próbkuje się amplitudę sygnału wejściowego z częstotliwością próbkowania uzyskaną z sygnału zegarowego przesuniętego fazowo, odpowiadając na próbkowaną amplitudę dla uzyskania pierwszej reprezentacji mającej wartość równą błędowi częstotliwości pomiędzy częstotl iwością próbkowania i częstotliwością stałą, całkuje się pierwszą reprezentację, uzyskując drugą reprezentację maj ącą wartość współmierną z przesunięciem fazowym wprowadzanym do zegara, przesuwa się częstotliwość zegara przez wprowadzone przesunięcie fazowe, przy czym stosuje się sąsiednie wartości przesunięcia fazowego w przybliżeniu równo oddalone od siebie, a następnie wprowadza się do sygnału zegarowego opóźnienie, którego czas jest wprost proporcjonalny do wybranej jednej z wartości dyskretnych, uzyskując sygnał zegarowy przesunięty częstotliwościowo. Następnie generuje się co najmniej kilka kopii sygnału zegarowego i opóźnia się w czasie względem siebie sąsiednie kopie o w przybliżeniu taką samą wartość oraz wybiera się kopię, która jest przesunięta w fazie względem sygnału zegarowego o wartość określoną przez wartość drugiej reprezentacji.

Korzystnie według wynalazku przesunięty fazowo przebieg okresowy pobiera się z pierwszej końcówki wyjściowej, przy czym liczba skutecznych bloków opóźnienia, dla określonej częstotliwości przebiegu okresowego i wartości sygnału sterującego, włączonych pomiędzy końcówką wyjściową źródła i pierwszą końcówką wyjściową zawsze zmienia się monotonicznie w funkcji czasu. Następnie wprowadza się do przebiegu okresowego sygnał sterujący reprezentujący korekcje częstotliwości, oraz realizuje się, w odpowiedzi na wartość sygnału korekcji częstotliwości, dołączenie przesuniętego fazowo przebiegu okresowego o zadany czas opóźnienia do pierwszej końcówki wyjściowej i, gdy wartość korekcji częstotliwości nie jest równa zero, wprowadza się zmiany w zdanych opóźnieniach czasowych przebiegu okresowego na pierwszej końcówce wyjściowej zaś, gdy wartość korekcji częstotliwości jest równa zero, faza

173 603 przebiegu okresowego na pierwszej końcówce wyjściowej nie zmienia się i może posiadać wszystkie dyskretne opóźnienia czasowe, przy czym wprowadza się bardzo mały sygnał korekcji częstotliwości dla zmiany fazy opóźnionego przebiegu okresowego na pierwszej końcówce wyjściowej względem przebiegu okresowego dostarczanego do bloku opóźniającego po wystąpieniu wielu cykli przebiegu okresowego.

Korzystnie według wynalazku ustawianie wybranej wartości dyskretnej realizuje się zgodnie z wzajemną zależnością fazową przesuniętego fazowo przebiegu okresowego i przebiegu okresowego.

Istotą urządzenia do przesuwania fazy przebiegu okresowego zawierające kilka bloków opóźniających dołączonych do wyjścia przebiegu okresowego zegara, przy czym na wyjściu każdego z bloków opóźniających uzyskuje się kopie przebiegu okresowego mające różne opóźnienia w czasie względem siebie, oraz zestaw przełącznikowy dołączony do wyjść bloków opóźniających i wyjścia źródła sygnału sterującego, reprezentującego zmianę fazy, i zawierający zacisk wyjściowyjednej wybranej kopii przebiegu okresowego,jest, że zawiera układ ustawiania stanu początkowego dołączony do zacisku wyjściowego zestawu przełącznikowego, wyjścia przebiegu okresowego zegarów oraz do źródła sygnału sterującego dla kasowania tego sygnału sterującego do wcześniej określonej wartości, kiedy kopia przebiegu okresowego na zacisku wyjściowym jest przesunięta o całkowitą wielokrotność około jednego cyklu przebiegu okresowego z zegara. Sygnał sterujący reprezentujący zmianę fazy, jest sygnałem korekcji fazy uzyskiwanym w odpowiedzi na sygnał reprezentujący* zasadniczo stały błąd częstotliwości pomiędzy kopią przebiegu okresowego na końcówce wyjściowej i częstotliwością odniesienia na przewodzie, przy czym układ ustawiania stanu początkowego jest włączony w odpowiedzi na kopię przebiegu okresowego na końcówce wyjściowej o fazie, która różni się w przybliżeniu o P x 360° od fazy przebiegu okresowego, gdzie P jest liczbą całkowitą, i jest dołączana do źródła sygnału sterującego do nastawiania sygnału sterującego na wartość związaną z opóźnieniem fazowym 0° dla przebiegu okresowego z zegara.

Korzystnie według wynalazku układ ustawiania początkowego ma połączone szeregowo układ opóźniający i detektor zmiany fazy czuły na równoczesne wystąpienie podobnych przejść w wybranej kopii przebiegu okresowego na zacisku wyjściowym i kopii opóźnionego sygnału z zegara na wyjściu układu opóźniającego.

Zestaw przełącznikowy zawiera korzystnie bramki dołączone do źródła sygnału sterującego, przy czym bramki są połączone ze sobą i blokami opóźniającymi do sterowania połączeń bloków opóźniających pomiędzy wyjściem przebiegu okresowego zegara i zaciskiem wyjściowym tak, że gdy wartość sygnału sterującego zmienia się, występują zmiany czasu opóźnienia wprowadzanego przez bloki opóźniające do przebiegu okresowego pomiędzy wyjściem przebiegu okresowego zegara i zaciskiem wyjściowym, bloki opóźniające są połączone kaskadowo ze sobą, zaś zestaw przełącznikowy jest czuły na wartość sygnału sterującego dla sterowania pewną liczbą bloków opóźniających połączonych kaskadowo pomiędzy wyjściem przebiegu okresowego zegara i inną końcówką wyjściową tak, że gdy wartość sygnału sterującego zmienia się, występują zmiany liczby bloków opóźniających połączonych kaskadowo, przy czym bramki zestawu przełącznikowego są wzajemnie połączone dla wybrania wyjścia jednego z bloków opóźniających i dołączenia jego do zacisku wyjściowego.

Bramki zestawu przełącznikowego są wzajemnie połączone i tworzą multiplekser, który ma zacisk wejściowy dołączony do źródła sygnału sterującego dla wybierania wyjścia jednego z bloków opóźniających i dołączania jego do zacisku wyjściowego, przy czym multiplekser ma 1, 2,..., N wejściowych zacisków sygnałowych, do których są dołączone 1, 2,..., N opóźnione kopie przebiegu okresowego z zacisków wyjściowych 1, 2, ..., N bloków opóźniających, przy czym czas opóźnienia opóźnionej kopii na k-tym zacisku wejściowym przekracza czas opóźnienia opóźnionych kopii na zaciskach wejściowych 1, 2, ..., (k-1), gdzie k jest odpowiednio każdym z 2,..., N, następnie sygnał sterujący ze źródła, jest sygnałem kodowanym odzwierciedlającym cyfry bitowe M, mającym wartość wskazującą przesunięcie fazy wprowadzane pomiędzy wyjściem źródła i zaciskiem wyjściowym, który to zacisk wyjściowy jest zaciskiem wyjściowym multipleksera, przy czym multiplekser zawiera N-1 bramek, z których każda ma pierwsze i drugie wejścia sygnału, wyjście sygnału i wejście sterujące czułe na bit odbitego

173 603 sygnału kodowanego ze źródła dla kierowania sygnału na jednym z dwóch wejść sygnału do wyjścia jako funkcji wartości bitu na wejściu sterującym, następnie wejścia sygnału i wyjścia sygnału bramek są dołączone do siebie, zacisków wejściowych multipleksera i zacisku wyjściowego multipleksera, wejścia sterujące bramek są dołączone do źródła M-bitowego cyfrowego, odbitego sygnału kodowanego tak, że przy zmianach wartości odbitego sygnału od wartości odbitej reprezentującej wartość przy podstawie 10 od i do i+1, sygnał na i-tym zacisku wejściowym multipleksera zmienia się w sygnał na zacisku wejściowym i+1 multipleksera, gdzie i jest wybrane spośród 0, 1, 2,..., N-2.

Korzystnie bloki opóźniające są umieszczone pomiędzy zaciskiem wyjściowym zegara i pierwszym zaciskiem wyjściowym, zestaw przełącznikowy, i blok sterowania są podłączone do kilku z 1, 2, ..., N bloków opóźniających dla sterowania połączeniami bloków opóźniających pomiędzy zaciskiem wyjściowym zegara i innym zaciskiem wyjściowym tak, że przy zmianach wartości sygnału sterującego występują zmiany czasu opóźnienia wprowadzanego przez bloki opóźniające do przebiegu okresowego pomiędzy zaciskiem wyjściowym zegara i pierwszym zaciskiem wyjściowym, przy czym bloki opóźnienia są połączone kaskadowo ze sobą, zestaw przełącznikowy sterowany z bloku sterowania połączony jest tak, że przy zmianie wartości sygnału sterującego występują zmiany liczby bloków opóźniających włączonych kaskadowo pomiędzy inny zacisk wyjściowy i zaciski wyjściowe 1, 2, ..., N bloków opóźniających, przy czym skuteczne sterowanie jest realizowane przez blok sterowania dla pewnej liczby bloków opóźniających włączonych kaskadowo pomiędzy zacisk wyjściowy zegara i pierwszy zacisk wyjściowy, przy czym pierwszy blok opóźniający jest dołączony tak, że jego wyjście jest dołączone do pierwszego zacisku wyjściowego bez połączeń przez jakikolwiek inny z N bloków opóźniających, a blok sterowania zawiera elementy układowe sterujące połączeniami zestawu przełącznikowego pomiędzy zaciskami wejściowymi i wyjściowymi bloków opóźniających i pomiędzy końcówką wyjściową zegara i zaciskiem wejściowym pierwszego bloku opóźniającego tak, że w odpowiedzi na sygnał sterujący mający wartość rozkazową k bloków opóźniających włączonych kaskadowo pomiędzy zacisk wyjściowy zegara i pierwszy zacisk wyjściowy, zacisk wejściowy k bloku opóźniającego jest dołączany poprzez kilka z przełączników do zacisku wyjściowego zegara bez połączeń przez jakikolwiek inny z N bloków opóź- niających, a zaciska wyjściowy bloku opóźniającego j-tego bloku opóźniającego jest poprzez inne z przełączników dołączany do zacisku wejściowego (j-1) bloku opóźniającego, gdzie k jest dowolną liczbą całkowitą pomiędzy 2 i N, aj jest każdą liczbą całkowitą pomiędzy 2 i k.

Korzystne jest, gdy urządzenie według wynalazku jest włączone w pętlę synchronizacji fazowej zawierającą przetwornik analogowo-cyfrowy, do którego wejścia są podawane przewodami zespoły bitów, przy czym przetwornik jest dołączony do źródła ciągu przebiegu próbkowania do uzyskiwania wielobitowego sygnału cyfrowego reprezentującego amplitudę, przy czym ciąg przebiegu próbkowania jest generowany w odpowiedzi na przesuwany przebieg okresowy na pierwszej końcówce wyjściowej, pętla synchronizacji fazowej zawiera ponadto kolejne elementy układowe dołączone do przetwornika i generujące sygnały reprezentujące częstotliwości i błędy fazy, przy czym sygnał reprezentujący błąd fazy jest dołączony do źródła sygnału sterującego.

Korzystne jest także, gdy urządzenie według wynalazku jest dołączone do oscylatora o zmiennej częstotliwości oraz zawiera filtr pętlowy do generowania sygnału zmiany częstotliwości oscylatora, przy czym wartość tego sygnału jest równa 0 dla stałej częstotliwości wyjściowej oscylatora i jest różna od 0 dla zmian częstotliwości wyjściowej oscylatora, oraz dołączony do filtru pętlowego sumator pełny, którego wyjście dołączone jest do źródła sygnału sterującego wartością czasu opóźnienia wprowadzanego przez bloki opóźniające do przebiegu okresowego.

Ponadto w urządzeniu według wynalazku blok sterowania zawiera licznik mający P stanów, które następują kolejno od 1 do P, oraz układy sprzęgające dołączone do licznika i sprzęgające sygnały sterujące wskazujące, którym z P stanów licznika jest z licznika pierwszej grupy P elementów podczas pierwszego okresu czasu i dla sprzęgania sygnałów sterujących wskazujących, i którym z Q stanów licznika jest z licznika drugiej grupy Q elementów podczas drugiego okresu czasu, gdzie Q jest większe od P.

173 603

Korzystnie urządzenie według wynalazku zawiera układ blokowania zakłóceń komutacyjnych dołączony do zacisku wyjściowego.

Korzystne jest także, gdy blok sterowania stanowi blok generowania sygnału zwarcia pierwszego klucza włączonego pomiędzy k i (k-1) układami opóźniającymi przed zwarciem drugiego klucza pomiędzy wejściem (k-1) bloku opóźniającego i zaciskiem wyjściowym zegara w odpowiedzi na liczbę bloków opóźniających umieszczonych pomiędzy zaciskiem wyjściowym zegara i innym zaciskiem wyjściowym zmienionym z k na (k-1) oraz gdy N bloków opóźniających jest podzielonych na grupy, z których każda jest połączona z jednym z układów sprzęgających, przy czym blok sterowania monotonicznie zmienia wartość k od 1 do P dla pierwszej grupy P z N bloków opóźniających podczas pierwszego przedziału czasu, i następnie monotonicznie zmienia wartość k od 1 do Q dla drugiej grupy Q z N bloków opóźniających podczas drugiego przedziału czasu, gdzie P i Q są liczbami całkowitymi mniejszymi od N.

Przedmiot wynalazku przedstawiono w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia pętlę synchronizacji fazowej, w skład której wchodzi sterowane cyfrowo urządzenie do przesuwania fazy wedługjednego z wykonań wynalazku, w postaci schematu blokowego, fig. 2 - schemat blokowy korzystnego wykonania multipleksera stanowiącego część urządzenia z fig. 1, fig. 3 - schemat blokowy innego wykonania sterowanego cyfrowo urządzenia do przesuwania fazy, fig. 4 - schemat ideowy bloku opóźniającego wchodzącego w skład urządzenia przedstawionego na fig. 3, fig. 5 - schemat ideowy bloku sterowania wchodzącego w skład urządzenia z fig. 3, a fig. 6 - sieć działań sekwensera wchodzącego w skład urządzenia z fig. 5.

Na figurze 1 przedstawiono pętlę synchronizacji fazowej przeznaczoną do pracy z kwadraturowym sygnałem z kluczowaniem fazy, o składowych I i Q, na przewodach 12 i 14. Sygnały na przewodach 12 i 14 są zwykle rozmyte w wyniku procesów nadawania i odbioru, występujących przed otrzymaniem sygnału na tych przewodach, tak że pierwotne amplitudy kanałów I i Q (dwupoziomowe) o zmiennej fazie są przekształcane w sygnały charakteryzujące się całą gamą amplitud, na przewodach 12 i 14, między dwoma poziomami. Typowa prędkość bitowa, czyli szybkość nadawania impulsów informacyjnych, czy liczba bodów, sygnału na przewodach 12 i 14, odpowiada częstotliwości 20 MHz. Sygnały na przewodach 12 i 14 doprowadzone są do przetworników analogowo - cyfrowych 16 i 18, z których każdy wytwarza wielobitowy równoległy sygnał cyfrowy o wartości proporcjonalnej do amplitud sygnału podawanego na przetworniki w momencie zasilania ich sygnałem zegara próbkującego o zmiennej częstotliwości, za pośrednictwem przewodu 20. W zwykłym odbiorniku zaopatrzonym w pętlę synchronizacji fazowej częstotliwość próbkowania jest dwa razy większa od prędkości bitowej impulsów informacyjnych na przewodach 12 i 14 co umożliwia otrzymywanie próbek wcześniejszych i późniejszych, jak to się zwykle odbywa w znanych rozwiązaniach.

Sygnały wyjściowe przetworników 16 i 18 podawane są do dekodera danych cyfrowych i generatora błędu 22 w celu otrzymania równoległych wielobitowych sygnałów danych i błędu na magistralach 24 i 26. Sygnał błędu na magistrali 26 reprezentuje, w zapisie cyfrowym, odchylenie fazy impulsu na przewodzie 20 w stosunku do momentu próbkowania idealnego.

Sygnał reprezentujący błąd na magistrali 26 podawany jest na synchronizowany impulsami informacyjnymi filtr pętlowy 28 w celu otrzymania na magistrali 30 wielobitowego równoległego cyfrowego sygnału sterującego reprezentującego błąd częstotliwościowy przyporządkowany sygnałowi błędu na magistrali 26. Synchronizowany impulsowo filtr pętlowy 28 zwykle wytwarza jeden sygnał błędu częstotliwościowego dla każdego impulsu informacyjnego na przewodach 12 i 14. Konstrukcje przetworników 16 i 18, dekodera danych i generatora błędu 22 oraz filtru pętlowego 28 synchronizowanego impulsami informacyjnymi są znane i nie wymagają dodatkowego objaśnienia.

Sygnał błędu częstotliwościowego wytworzony przez filtr pętlowy 28 synchronizowany impulsami informacyjnymi na magistrali informacyjnej steruje częstotliwością i fazą zegara próbkującego na przewodzie 20. W tym celu sygnał błędu częstotliwościowego na magistrali 30 zostaje przetworzony przez sumator pełny 32, który w rzeczywistości stanowi układ całkujący, w cyfrowy sygnał błędu fazowego. Sygnał przepełnienia sygnału błędu fazowego podawany jest dalej na przewód 34 w celu zwiększenia stanu licznika 36 pracującego w kodzie refleksyjnym, korzystnie w kodzie Graya, zawierającego wielobitowe równoległe wyjście pracujące w kodzie

173 603 refleksyjnym, którego sygnały podawane są na wejście 38 wyboru multipleksera 40. Zatem licznik 36 Graya stanowi źródło sygnału sterującego dla multipleksera 40. Multiplekser 40 ma N wejściowych zacisków sygnałowych, oznaczonych 0, 12,..., (N-2), (N-1). N sygnałowych zacisków wejściowych multipleksera 40 jest dołączonych do zegara 42 o stałej częstotliwości i jego opóźnionych kopii. Sygnałowy zacisk wejściowy 0 multipleksera 40 otrzymuje bezpośrednio sygnał wyjściowy o stałej częstotliwości zegara 42, natomiast sygnałowe zaciski wejściowe 1, 2,(N-2), (N-1) otrzymuje jego kopie, które są opóźnione odpowiednio o AT, 2AT, 3AT, ..., (N-2)AT, (N-1)AT, gdzie AT jest opóźnieniem czasowym.

Opóźnione kopie podawane na zaciski wejściowe 1, 2, ..., (N_2), (N-1) otrzymuje się z połączonych kaskadowo bloków opóźniających 44.1, 44.2, ..., 44.(N-2), 44.(N-1). W korzystnym wykonaniu każdy z bloków opóźniających 44 zawiera parę połączonych kaskadowo wzmacniaczy odwracających o wzmocnieniu jednostkowym, przy czym opóźnienie propagacyjne połączonych kaskadowo wzmacniaczy jest równe opóźnieniu czasowemu przyporządkowanemu każdemu z bloków opóźniających 44. Ogólne opóźnienie czasowe kaskadowo połączonych błędów opóźniających 44.144.2,..., 44.(N-2), 44.(N-1) dla wszystkich możliwych opóźnień czasowych bloków opóźniających 44 przekracza jeden cykl zegara 42 o stałej częstotliwości i w najlepszym przypadku to opóźnienie czasowe jest nieco większe odjednego okresu zegara 42 o stałej częstotliwości. W korzystnym wykonaniu występuje 128 (2⁷) sygnałowych zacisków wejściowych multipleksera 40, tak że N = 128, i występuje 127 elementów opóźniających 44.

Multiplekser 40 pracuje z cyfrowym sygnałem sterującym podawanym na wejście 38 wyboru przekazując jedną z opóźnionych kopii z sygnałowych zacisków wejściowych 1, 2,..., (N-2), (N-1) na zacisk wyjściowy 38 multipleksera 40. Sygnał na zacisku wyjściowym 46 jest zatem opóźnioną w czasie kopią sygnału zegara 42 o stałej częstotliwości. Opóźnienie jest proporcjonalne do przesunięcia fazowego, przy częstotliwości zegara 42 określonej wartością cyfrowego sygnału sterującego na zacisku 38.

Ze względu na strukturę sprzężenia zwrotnego wewnątrz pętli synchronizacji fazowej, sygnał wyjściowy multipleksera 40, na zacisku wyjściowym 46, powraca do zgodności fazowej z fazą zegara 42, kiedy faza zegara 42 zmieniała się o w przybliżeniu jeden pełny jego okres, to znaczy 360°. Ze względu na tę strukturę sprzężenia zwrotnego, przesuwnik fazowy zawierający multiplekser 40 i bloki opóźniające 44 jest asynchroniczny i nie jest niezbędne, aby opóźnienia czasowe przyporządkowane każdemu z bloków opóźniających 44 pozostawały absolutnie stałe. Z tego względu czas propagacji przez bloki opóźniające 44 może się zmieniać w funkcji napięcia zasilania, temperatury i wskutek wpływu procesów wytwórczych. Ogólnie biorąc, częstotliwość zegara 42 nieco przekracza dwukrotną wartość częstotliwości impulsów informacyjnych sygnałów na przewodach 12 i 14. Powoduje to, że faza przebiegu na zacisku wyjściowym 46 monotonicznie zmienia się w ciągu wielu okresów zegara 42. Występuje przy tym zmiana częstotliwości próbkowania, podawanej z zacisku wyjściowego 46 na przewód 20 za pośrednictwem układu 48 blokowania zakłóceń komutacyjnych. Sygnał błędu częstotliwościowego na magistrali 30 przetwarzany jest, przez sumator pełny 32, na sygnał błędu fazowego, którego bit przepełnienia doprowadzany jest do przewodu 34. Po wielu okresach zegara 42 występuje zmiana przyrostowa w sygnale błędu fazowego wytwarzanym przez sumator pełny 32 w wyniku monotonicznej zmiany fazy sygnału wejściowego podawanego na zacisk 38 multipleksera 40.

Sygnał próbkujący zegara 42 doprowadzany z zacisku wyjściowego 46 do przewodu 20 powoduje skończoną zmianę sygnału wyjściowego filtru 28 w magistrali 30. Powoduje to zmianę sygnału wyjściowego sumatora pełnego 34 i sygnału na wejściu 38 wyboru multipleksera 40. Nawet, jeśli nie zmienia się sygnał błędu częstotliwościowego otrzymywany z filtru pętlowego 28, to zmienia się sygnał wyjściowy sumatora pełnego 32 powodując, że sygnał błędu częstotliwościowego otrzymywanego z filtru pętlowego 28 ma skończoną wartość niezerową. Wskutek tego faza kopii zegara 42 na zacisku wyjściowym 46 powoli zmienia się monotonicznie w ciągu wielu okresów zegara 42. Każda zmiana fazy odbywa się o wartość dyskretną, zależną od wartości sygnałów dostarczanych do wejścia 48 i opóźnień czasowych przyporządkowanych bloków opóźniającym 44. Faza na zacisku wyjściowym 6 pozostaje stała w odniesieniu do fazy

173 603 zegara 42 w ciągu wielu jego okresów, aż do zmiany wartości sygnału wytwarzanego przez licznik 36 Graya i podawanego na wejście 38 multipleksera 40.

W odpowiedzi na zmianę fazy kopii zegara 42 na zacisku wyjściowym 46 o około 360°, to znaczy w przybliżeniu jeden okres zegara 42, licznik 36 Graya zostaje ustawiony ponownie na zero. W wyniku ustawienia tego licznika 36 na zero, ustawiane jest na zero wejściowe 38 multipleksera 40, co powoduje, że do zacisku wyjściowego 46 dołączony jest sygnał zegarowy z wejściowego zacisku sygnałowego multipleksera 40. Wyjście multipleksera 40 pozostaje zatem współfazowe z sygnałem wyjściowym zegara 42, inicjując rozpoczęcie nowego cyklu zmiany fazy.

Przy każdym przełączeniu multipleksera 40 na zacisku wyjściowym 46 mogą pojawić się zakłócenia komutacyjne. Bardzo ważne jest zapobieganie przedostawaniu się tych zakłóceń do przewodu 20. Układ 48 blokowania zakłóceń komutacyjnych służący do zapobieżenia tym zakłóceniom jest zbudowany z bramki OR 50, przerzutnika D 52 oraz elementu opóźniającego 54. Jedno z wejść bramki OR 50 połączone jest bezpośrednio z wyjściem 46 multipleksera 40, natomiast wyjście bramki OR dołączone jest do wejścia zegarowego przerzutnika D 52, którego wejście danych D dołączone jest do poziomu logicznego 1. Impulsy zegarowe na przewodzie 20 podawane są na wejście zegarowe licznika 36 Graya, tak że licznik 36 Graya reaguje na przednie krawędzie impulsów zegarowych. Przerzutnik ma zaciski wyjściowe Q i Q połączone z drugim wejściem bramki OR 50 i wejściem R kasowania asynchronicznego przerzutnika 52 za pośrednictwem elementu opóźniającego 54. Element opóźniający 54 ma czas opóźnienia większy od czasu potrzebnego multiplekserowi 40 do spowodowania zmiany fazy na zacisku wyjściowym 46 w odpowiedzi na zmianę wartości sygnału na wejściu 38, ten ostatni czas w niniejszym opisie nazwano czasem opóźnienia propagacyjnego multipleksera 40.

W odpowiedzi na przednią krawędź występującą na zacisku wejściowym 46 multipleksera 40 powstaje przednia krawędź sygnału bramki OR 50. Przednia krawędź wytwarzana przez bramkę OR 50 uruchamia przerzutnik 52, tak że jego wyjście Q zmienia poziom logiczny z 0 na 1, wymuszając na wyjściu bramki OR 50 poziom logiczny 1. Wyjście bramki OR 50 pozostaje na poziomie logicznym 1 w czasie większym od opóźnienia propagacyjnego multipleksera 40. Po upłynięciu czasu opóźnienia wyznaczonego przez element opóźniający 54, przejście z poziomu logicznego 1 do poziomu logicznego 0 na wyjściu 54 powoduje skasowanie przerzutnika 52. Kiedy przerzutnik 52 jest w stanie skasowania, stan wyjściowy bramki OR 50 nadąża za zmianami stanu zacisku wyjściowego 46 multipleksera 40. Wewnętrzny mechanizm opóźnienia elementu 54 kończy proces kasowania przerzutnika 52 przez wygenerowanie przejścia z poziomu logicznego 1 do poziomu logicznego 0 na wyjściu elementu 54.

Sygnał wyjściowy OR 50 podawany jest na przewód 20 powodując próbkowanie sygnału na przewodach 12 i 14 przez przetworniki analogowo - cyfrowe 16 i 18 dwukrotnie w każdym okresie impulsu informacyjnego. Poza tym, wyjście bramki OR 50 dołączone jest do jednego z wejść detektora zmiany 56 fazy, na którego drugie wejście podawany jest sygnał wyjściowy zegara 42 dołączony za pośrednictwem układu opóźniającego 58. Układ opóźniający 58 ma opóźnienie równe czasowi opóźnienia propagacyjnego multipleksera 40 plus czas opóźnienia propagacyjnego bramki OR 50. Kiedy następuje przejście od wyprzedzenia do opóźnienia względnego przednich krawędzi dwóch sygnałów wejściowych detektora 56, detektor ten wytwarza impuls na swoim przewodzie wyjściowym 60 i który podawany jest na wejście kasujące licznika 36 Graya. Detektor 56 i współpracujące z nim elementy są w zasadzie detektorami zmiany fazy o w przybliżeniu n x 360° (przy czym n jest liczbą całkowitą, włącznie z 1) przebiegu na zacisku wyjściowym 46 w stosunku do przebiegu wyjściowego zegara 42.

W celu zapobieżenia blokowaniu licznika 36 Graya w stanie 0, zapobiega się generacji przez detektor 56 drugiego impulsu wyjściowego bezpośrednio po wytworzeniu pierwszego impulsu wyjściowego, i w ciągu pewnego dodatkowego czasu po nim, aż do momentu, kiedy sygnał na zacisku wyjściowym 46 odpowiednio zmieni fazę. Osiąga się to przez blokowanie sygnału wyjściowego detektora 56, kiedy licznik 36 ma stan zerowy i wartości odpowiadające kilku stopniom powyżej 0°. W tym celu wyjście detektora 56 sprzężone jest za pośrednictwem bramki (nie pokazanej na rysunku) a sygnał z wyjścia licznika 36 podawany jest do detektora (nie przedstawionego na rysunku), który podaje na tę bramkę sygnał blokujący, kiedy stan

173 603 wyjściowy licznika 36 znajduje się z zakresie odpowiadającym wartościom przesunięcia fazowego zegara 42, wynoszącym 0° aż do 340°, w najlepszym przypadku. Ponieważ szybkości bitowe sygnałów na przewodach 12 i 14 można uważać za stałe, to przy wartości odniesienia,która jest o kilka kiloherców (na przykład o 7 kHz) mniejsza od częstotliwości zegara 42, zmiana fazy na zacisku wyjściowym 46 multipleksera 40 zawsze narasta w tym samym kierunku w odniesieniu do zegara 42, tak że detektor 56 nie może podawać impulsu na przewód 60 jeżeli występuje zerowa różnica fazy między sygnałem zegarem 42 i sygnałem na zacisku wyjściowym 46.

W korzystnym wykonaniu multiplekser 40 pracuje z M-bitowym sygnałem wyrażonym w refleksyjnym kodzie Graya, przy czym N = 2^M, a N jest ogólną liczbą 0, 1,2,..., (N-l) wejść multipleksera 40 dla bloków opóźniających 44. Stosowanie sygnałów w kodzie refleksyjnym jest pożądane, ponieważ każdej zmianie dzisiętnej wartości liczbowej odpowiada zmiana tylko jednego jego bitu binarnego. Przy zmianie wartości jednego bitu sygnału na wejściu 38, multiplekser 40 wybiera kolejny sygnał większy lub mniejszy z jednego ze swoich wejść 0, 1,2,..., (N-2), (N-l).

Ogólnie biorąc multiplekser 40 zawiera tablicę (N-l) bramek, z których każda ma dwa wejścia sygnałowe A i B oraz wejście sterujące S reagujące na poziom logiczny, przy określaniu, które z dwóch wejść dołączone ma być do wyjścia. Bramki multipleksera 40 ułożone są w postaci drzewa, tak że poziom 0 tego drzewa ma N/2 bramek, poziom 1 drzewa ma N/4 bramek, poziom 2 drzewa ma N/8 bramek, a poziom r ma N(2'^(r+1)) bramek.

Wejścia sygnałowe bramek poziomu 0 połączone są z wejściowymi zaciskami sygnałowymi multipleksera 40 tak, że bramki poziomu 0 o numerach parzystych mają wejścia skrzyżowane w stosunku do sygnałów zacisków wejściowych multipleksera 40, natomiast pozostałe bramki poziomu 0 mają połączenia proste z sygnałowymi zaciskami multipleksera 40. Wyjścia bramek poziomu 0 sprzężone są z wejściami A i B bramek sąsiedniego poziomu 1 w podobny sposób. Wyjścia bramek następnych poziomów w podobny sposób są połączone z wejściami A i B następnego poziomu.

Ogólnie, w multiplekserze 40 do przenoszenia N sygnałów wejściowych do zacisku wyjściowego, wejścia A i B bramki k, przy czym k jest parzystą liczbą całkowitą od 0 do (N/2-2), w poziomie 0 połączone są tak, że współpracują z sygnałowymi zaciskami wejściowymi 2k i (2k+l) multipleksera40, podczas gdy wejścia A i B bramki (k+1) w poziomie 0 połączone są odpowiednio tak,>że współpracują z sygnałami na zaciskach wejściowych (2k+3) oraz 2(k+l). Wejścia A i B bramki j (przy czym j jest całkowitą liczbą parzystą od 0 do N.2’^(r+1)-2) napoziomie (r+1) połączone są tak, że;pracują z sygnałami na zaciskach wyjściowych bramek 2j i 2.(2j+l) poziomu r, podczas gdy wejścia A i B bramki (j+1) napoziomie (r+1) połączone są tak, że pracują z sygnałami na zaciskach wyjściowych bramek (2j+3) i 2.(j+1) poziomu r, gdzie r jest jedną z liczb od 0 do (M-l), aj jest jedną z liczb spośród 0, 1, 2, ..., N-(2'^r''). Konkretna sieć bramek umożliwia dołączanie i odprowadzanie sygnałów wyjściowych bloków opóźniających 44 do multipleksera 40 bezpośrednio, oraz między bramkami wewnątrz multipleksera 40, bez dodatkowych linii krosujących, tak że możliwe jest otrzymanie tego samego opóźnienia z dobrą dokładnością dla wszystkich tras prowadzących przez multiplekser 40.

Wejścia sterujące_;bramek poziomu 0 pracują z ostatnim bitem wytwarzanym przez licznik 36 Graya, wejścia sterujące bramek poziomu 1 pracują z przedostatnim bitem licznika 36, itd. a wejście sterującej pojedynczej bramki ostatniego poziomu (N-l) pracuje z pierwszym bitem wytwarzanym przez licznik 36. Dzięki temu, przy zmianie sygnału w kodzie refleksyjnym o 1 przy podstawie 10, następują zmiany stanu bramek na tylko jednym poziomie drzewa.

Na figurze 2 przedstawiono schemat blokowy multipleksera 40 pracującego z sygnałem wyjściowym zegara 42 o stałej częstotliwości i z siedmiu opóźnionymi jego kopiami, oraz sygnałem wyjściowym licznika 36 Graya. Na fig. 2 zegar 42 o stałej częstotliwości steruje połączone kaskadowo bloki opóźniające 44.1, 44.2, ..., 44.7. Sygnał wyjściowy zegara 42 podawany jest na sygnałowy zacisk wejściowy multipleksera 40,-podczas gdy sygnały wyjściowe bloków opóźniających 44.1, 44.2,..., 44.7 podawane są na zaciski wejściowe 1, 2, ..., 7 multipleksera 40. W uproszczonej sytuacji, przedstawionej na fig. 2, multiplekser 40 stanowi sieć siedmiu bramek rozłożonych na trzech poziomach, tak że poziom 0 (poziom pierwszy) zawiera cztery bramki, poziom 1 (poziom drugi) zawiera dwie bramki, a poziom 2 (trzeci, to

173 603 znaczy ostatni) zawiera jedną bramkę. Tak więc poziom 0 zawiera bramki 70.11,70.12,70.13 i 70.14, poziom 1 zawiera bramki 70.21 i 70.22, a poziom 2 zawiera bramkę 70.31.

Każda z bramek 70 ma dwa sygnałowe zaciski wejściowe A i B, wejście sygnału sterującego S i zacisk wyjściowy. W odpowiedzi na sygnał na zacisku S o poziomie logicznym 0, sygnał z tego zacisku dołączony zostaje do zacisku wyjściowego bramki, zaś w odpowiedzi na sygnał na zacisku S o poziomie logicznym 1, do wyjścia bramki dołączony jest sygnał z zacisku B. Wejścia A i B bramki 70.11 są dołączone do sygnałowych zacisków wejściowych multipleksera 40, 0 i 1, natomiast wejścia A i B bramki 70.12 są dołączone do sygnałowych zacisków wejściowych multipleksera 40 3 i 2. Podobna zależność występuje dla zacisków wejściowych A i B pozostałych bramek poziomu 0 tak, że wejścia A i B bramki 70.13 są dołączone do zacisków wejściowych 4 i 5 multipleksera 40, a wejścia A i B bramki 70.14 do zacisków wejściowych 7 i 6 multipleksera 40. Sygnały sterujące S bramek 70.11 - 70.14 sterowane są równolegle ostatnim bitem z wyjścia licznika 36 pracującego w kodzie Graya.

Wejścia sterujące § bramek 70.21 i 70.22 poziomu 1 sterowane są równolegle przedostatnim bitem z wyjścia licznika 36 Graya. Wejścia A i B bramki 70.21 sterowane są sygnałami wyjściowymi bramek 70.11 i 70.12, natomiast wejścia A i B bramki 70.22 sterowane są sygnałami wyjściowymi bramek odpowiednio, 70.14 i 70.13.

Wejście sterujące S bramki 70.31 poziomu 2 sterowane jest pierwszym bitem wyjściowym sygnału w kodzie Graya. Wejścia A i B bramki 70.31 sterowane są sygnałami wyjściowymi bramek 70.21 i 70.22. W uproszczonej sytuacji z fig. 2, sygnały wejściowe multipleksera 40 otrzymuje się z bramki 70.31.

Podczas pracy, dla każdej zmiany bitu w sygnale w kodzie Graya podawanym do bramek 70 następuje zmiana o jeden numeru zacisku sygnałowego multipleksera 40 dołączonego do jego wyjścia. Na przykład, w odpowiedzi na kod Graya o wartości 000 podany na bramki 70, na wyjściu bramki 70.31 pojawia się sygnał z wejściowego zacisku sygnałowego 0 multipleksera 40. W tej sytuacji wszystkie bramki 70 uruchamiane są tak, że sygnały na ich wejściach A dołączane są do ich wejść, powodując, że sygnał z wejściowego zacisku sygnałowego 0 dołączony jest do wyjścia multipleksera 40 za pośrednictwem bramek 70.11, 70.21 i 70.31. W odpowiedzi na zmianę kodu sygnału z 000 na 001, do wyjścia bramki 70.31 dołączony zostaje sygnał z zacisku wejściowego 1 multipleksera 40, za pośrednictwem bramek 70.11 i 70.21. W odpowiedzi na zmianę kodu sygnału na 011, do wyjścia multipleksera 40 dołączony zostaje sygnał z zacisku wejściowego 2 multipleksera 40, za pośrednictwem bramek 70.12,70.21 i 70.31. W odpowiedzi na zmianę kodu sygnału na 010, do wyjścia multipleksera 40 dołączony zostaje sygnał z zacisku wejściowego 3 multipleksera 40, za pośrednictwem bramek 70.12,70.21 i 70.31. W odpowiedzi na zwiększenie o 1 wartości w kodzie Graya, z 010 na 110, do wyjścia multipleksera 40 dołączony zostaje sygnał z zacisku wejściowego 4 multipleksera 40, za pośrednictwem bramek 70.13,70.22 i 70.31. W odpowiedzi na sygnał o wartości w kodzie Graya 111, do wyjścia multipleksera 40 dołączony zostaje sygnał z zacisku wejściowego 5 multipleksera 40, za pośrednictwem bramek 70.13,70.22 i 70.31. W odpowiedzi na sygnał mający w kodzie Graya wartość 101, do wyjścia multipleksera 40 dołączony zostaje sygnał z zacisku wejściowego 6 multipleksera 40, za pośrednictwem bramek 70.14, 70.22 i 70.31. Na koniec, w odpowiedzi na sygnał mający w kodzie Graya wartość 100, do wyjścia multipleksera 40 dołączony zostaje sygnał z zacisku wejściowego 7 multipleksera 40, za pośrednictwem bramek 70.13,70.22 i 70.31. Zatem sygnał wyjściowy multipleksera 40 przełączany jest kolejno między zaciskami jego sygnałów wejściowych w odpowiedzi najednobitowe zmiany sygnałów sterujących, kodowanych w kodzie Graya, podawanych na bramki 70. Ponieważ każdorazowo zmienia się tylko jeden bit sygnału w kodzie Graya, to każdorazowo zmienia się stan bramek tylko jednego poziomu sieci.

Cyfrowy przesuwnik fazowy, z fig. 1, wymaga stosowania układu 48 blokowania zakłóceń komutacyjnych. W wielu sytuacjach korzystne jest pominięcie układu 48 blokowania zakłóceń komutacyjnych. W tym celu stosuje się sterowany cyfrowo asynchroniczny przesuwnik fazowy 198, przedstawiony na figurze 3. Przesuwnik fazowy 198 zastępuje cały cyfrowy przesuwnik fazowy, z fig. 1, w odbiorniku z pętlą synchronizacji fazowej. Odbiornik, z fig. 1, został zmodyfikowany przez usunięcie licznika 36 Graya, i przesuwnik fazowy 198 sterowany jest sygnałem wyjściowym sumatora pełnego 32, tak że przy zmianach sygnału wyjściowego

173 603 sumatora pełnego 32 zmienia się sygnał rozkazu zmiany przesunięcia dla bloku sterowania 206 przesuwnika fazowego 198.

Przesuwnik fazowy 198 może być rozpatrywany jak generator o zmiennej częstotliwości i fazie, reagujący na sygnał Af, wytwarzany przez filtr pętlowy 28 w sposób podobny do działania cyfrowego przesuwnika fazowego z fig. 1, w odpowiedzi na sygnał wyjściowy sterowania częstotliwości Af otrzymywany z filtru pętlowego 28.

Przesuwnik fazowy 198 przedstawiony na fig. 3 zawiera N bloków opóźniający 200.1, 200.2, ..., 200.(k-1), 200.(k), 200.(k+1), ..., 200.(N). Za pomocą kluczy 202 i 204 łączone są kaskadowo między sobą i zegarem 208 o stałej częstotliwości i fazie bloki opóźniające 200 w pewnej ich liczbie i. Stany kluczy 202 i 204 sterowane są z bloku sterowania 206. Łącznie występuje po N kluczy 202 i kluczy 204, tak że po jednym z każdego dołączone są do bloków opóźniających 200. Klucze 202.1 i 204.1 przyporządkowane są blokowi opóźniającemu 200.1, klucze 202.2 i 204.2 przyporządkowane są blokowi opóźniającemu 200.2, klucze 202.(k) i 204(k) przyporządkowane są blokowi opóźniającemu 200.(k), itd. Przyjmuje się, że sygnał wyjściowy bloku opóźniającego 200.1 ma, przyporządkowane mu, zerowe opóźnienie czasowe. Klucze 202 łączą różne bloki opóźniające 200 szeregowo między sobą, natomiast klucze 204 selektywnie dołączają wejścia bloków opóźniających 200 do zacisku wyjściowego 212 zegara 208. Klucze 202 uruchamiane są przez blok sterujący 206 i przy czym klucze przyporządkowane konkretnemu blokowi opóźniającemu 200 uruchamiane są tak, że ich zawieranie wyprzedza rozłączanie.

Początkowo wszystkie klucze 204 są w stanie zwarcia, a wszystkie klucze 202 są otwarte. Blok sterujący 206 reaguje na sygnał rozkazu zmiany, podawany do niego z wyjścia sumatora pełnego 32 (fig. 1), i na przednią krawędź sygnału wyjściowego zegara 208, uruchamiając klucze 202 i 204, tak że w odpowiedzi na przednią krawędź pierwszego impulsu zegarowego występującego po pierwszym sygnale przełączenia, klucze 202.1 i 204.1 zmieniają stan, tak że zwiera się klucz 202.1, a otwiera klucz 204.1. Ponieważ wszystkie klucze 204 (a w szczególności klucz 204.2) są zamknięte, to włączenie występuje przed operacją rozłączenia. W odpowiedzi na przednią krawędź pierwszego impulsu zegarowego występującego po drugim sygnale przełączenia podawanym do bloku sterującego 206, klucze 202.2 i 204.2 odpowiednio zwierają się i rozwierają. Działanie to odbywa się w ten sposób, że klucze 202.(k) i 204.(k) zamykają się i otwierają, w odpowiedzi na przednią krawędź pierwszego impulsu zegarowego po podaniu na wejście sterujące 206 impulsu k zmiany. Blok sterujący 206 ustawiany jest na zero w celu przywrócenia stanu początkowego, w odpowiedzi na wyjściowy sygnał kasujący wytwarzany przez detektor 56 zmiany fazy. Klucze 202 po zwarciu pozostajązwarte, aklucze 204po otwarciu pozostają otwarte, aż do skasowania bloku sterującego 206 przez sygnał wyjściowy detektora 56, który pojawia się, kiedy ciąg przebiegów z zacisku wyjściowego 210 przesunie się nieco więcej, niż ojeden okres częstotliwości zegara 208, występującego najego zacisku wyjściowym 212.

W warunkach początkowych urządzenia przedstawionego na fig. 3, stosowany jest blok opóźniający 200.1, tak że występuje pewna stała zmiana fazy przebiegu wytwarzanego przez zegar 208 między zaciskiem wyjściowym 212 tego zegara 208 i zaciskiem wyjściowym 210. W odpowiedzi na impuls przesuwający podany na blok sterujący 206, wprowadzanejest opóźnienie bloku opóźniającego 200.2 i zmienia się faza sygnału zegara 208, sprzężonego z zaciskiem wyjściowym 210.

W odpowiedzi na impuls przełączenia k podany na blok sterujący 206, między wyjście zegara 208 i zacisk wyjściowy 210 wprowadzone zostają bloki opóźniające 200.1, 200.2, ..., 200.(k) i 200.(k+l), tak że występuje przesunięcie fazowe wynoszące około (k+1) · ΔΤ, gdzie AT jest w przybliżeniu równe opóźnieniu czasowemu każdego z bloków opóźniających 200. Opóźnienia czasowe bloków opóźniających 200 są w przybliżeniu równe, lecz nie są dokładnie równe między sobą, ze względu na tolerancje wykonawcze tych bloków i zmiany występujące podczas pracy. Ogólne opóźnienie czasowe bloków opóźniających 200.1 - 200.(N) jest nieco większe od okresu sygnału zegara 208. W większości przypadków blok sterujący 206 kasowany jest sygnałem wyjściowym detektora 56 zanim klucz 202.(N) zostanie przestawiony ze swojego położenia otwarcia do położenia zamknięcia, a klucz 204.(N) przestawiony z położenia zwarcia do położenia otwarcia.

173 603

Na figurze 4 przedstawiono schemat ideowy pojedynczego bloku opóźniającego 200.(k) spośród wielu kaskadowych bloków opóźniających 200.1 - 200.(N). Blok opóźniający 200.(k) zawiera bramki OR 213 i 214, których wyjścia dołączone są do wejść bramki ANd 215. W praktyce bramki 213, 214, 215 ukształtowane są w postaci pojedynczego układu scalonego OR - AND. Bramka AND 215 zawiera zacisk wyjściowy 216 dołączony bezpośrednio do wejścia bramki OR bloku opóźniającego 200.(k-1), odpowiadającego podobnemu wejściu bramki OR 214 bloku opóźniającego 200.(k). Podobnie, wejście bramki OR 214 bloku opóźniającego 200.(k) dołączone jest do zacisku wyjściowego bloku opóźniającego 200.(k+l), odpowiadającego zaciskowi wyjściowemu 216 bloku opóźniającego 200.(k+l). Bramki OR 213 i 214 sterowane są przez komplementarne sygnały z zacisku 228, otrzymywane z wyjścia bloku sterującego 206 przyporządkowanego blokowi opóźniającemu 200.(k). Te komplementarne sygnały wyjściowe zapewniają w praktyce przedstawione symbolicznie klucze 202.(k) i 204.(k), z fig. 3, tak że wejścia bramek OR 213,214 odpowiadają realizacji kluczy 204(k) i 202(k). Sygnał z zacisku 228 podawany jest bezpośrednio do wejścia bramki OR 214 oraz poprzez inwerter 218 do wejścia bramki OR 213. Drugie wejście bramki OR 213 jest dołączone do wyjścia zegara 208.

Opóźnienie propagacyjne bramek OR 213 i 214, łącznie z opóźnieniem propagacyjnym bramki AnD 215, realizuje opóźnienie wprowadzane przez blok opóźniający 200.(k) między zaciskiem wyjściowym 217 bloku opóźniającego 200.(k+1) i wejściem bloku opóźniającego 200.(k-1) na zacisku 216. Podobne opóźnienie propagacyjne powodowane jest przez blok opóźniający 200.(k) dla zegara 208, między wejściem bramki OR 213 i zaciskiem 216. Skonstruowanie bramek 213, 214, 215 jako bramek OR-AND zapewnia symetryczne opóźnienia czasowe dla przednich i tylnych krawędzi impulsów podawanych do bloku opóźniającego 200.(k).

W odpowiedzi na sygnał z poziomem logicznym 0 z bloku sterującego 206, na zacisku 228, bramka OR 213 wytwarza wyjściowy sygnał z poziomem logicznym 1, odblokowując bramkę AND 215 dla reagowanie na zmiany stanu wyjścia bramki OR 214. Sygnały wyjściowe bramek 213 i 214 są w ten sposób wzmocnionymi impulsami zegara 208. W tych warunkach bramka OR 214 reaguje na przejście z poziomu logicznego 1 do poziomu 0 na wyjściu bramki AND bloku opóźniającego 200.(k+1), zgodnie z sygnałem na wyjściu 216 bramki AND 215. Tak więc, kiedy poziom sygnału na zacisku 228 bloku opóźniającego 200.(k) znajduje się na poziomie logicznym 0, to przejścia z 0 na 1, na wyjściu bloku opóźniającego 200.(k+l) przedostają się do wyjścia 216 bramki AND 215 i do wejścia bloku opóźniającego 200.(k-l), z opóźnieniem równym opóźnieniu czasowemu bloku opóźniającego 200.(k).

W odróżnieniu od tego, kiedy poziom na zacisku 228 jest poziomem logicznym 1, przebieg wyjściowy bramki AND 215 stanowi kopie sygnału z zegara 208. Tak jest dlatego, że bramka 214 ustawiona jest na poziom logiczny 1, kiedy sygnał wyjściowy bloku sterującego 206 ma poziom logiczny 1, umożliwiając reagowanie bramki AND na zmiany stanu wyjścia bramki OR 213 i uniemożliwiając przekazywanie zmian stanu z zacisku 217 przez bramkę OR 214 na bramkę AND 215. W tych warunkach przebieg bramki OR 213 stanowi kopię stanu wyjściowego zegara 208. Dzięki temu wyjście 216 bramki AND 215 ustawiane jest na poziom logiczny 1, w odpowiedzi na poziom logiczny 1 otrzymywany z zegara 208. Sygnały o poziomie logicznym 1 na zacisku 216 występują w chwili, która jest opóźniona względem momentu wystąpienia impulsu zegarowego na wejściu bramki 213 o czas propagacji bloku opóźniającego 200.(k).

Najprostszym podejściem do realizacji bloku sterującego 206 jest zastosowanie oddzielnego stopnia sterującego dla każdego z bloków opóźniających 200.1 - 200.(N). Ponieważ stosuje się dużą liczbę bloków opóźniających, przy czym Njest liczbą 64,128 lub 256, to takie podejście powoduje konieczność stosowania nadmiernej ilości bloków. W celu zmniejszenia ilości bloków do poziomu realizowalności, bloki opóźniające 200.1 - 200. (N) dzieli się na pewną liczbę grup, z których każda zawiera taką samą liczbę bloków opóźniających. W konkretnie opisywanym wykonaniu każda z grup zawiera 16 bloków opóźniających, i występują ogółem 4 grupy, tak że N = 64.

Bloki opóźniające 200 w konkretnej grupie uruchamiane są kolejno, począwszy od bloku opóźniającego o najmniejszym numerze danej grupy aż do najwyższego numeru w tej grupie. Tak więc, na przykład, w pierwszej grupie kolejno zwierane są klucze 202.1 - 202.16 na przemian

173 603 z kolejnym otwieraniem kluczy 204.1 - 204.16. Podczas kolejnego uruchamiania kluczy 202.1 - 202.16 i 204.1 - 204.16 pozostałe klucze, przyporządkowane blokom opóźniającym 200.17 200.(N), również są kolejno otwierane i zamykane. Działanie kluczy bloków opóźniających 200.17 - 200.(N), podczas uruchamiania kluczy bloków opóźniających 200.1 - 200.16, nie ma wpływu na opóźnienie wtrącone między zaciski 212 i 210, ponieważ klucz 202.16 jest,rozwarty podczas zmiany stanu kluczy 202.1 -15 i 204.1 - 15. Kiedy klucze 202.16 i 204.16 są' zamykane i otwierane, to zapewnia się otwieranie i zamykanie kluczy 202.17 i 204.17. Po kolejnym uruchomieniu kluczy 202.1 - 202.16 i 204.1 - 204.16 ten sam sposób działania bloku sterującego 206, jak do przełączania bloków opóźniających 200.1 - 200.16, wykorzystuje się do kolejnego zamykania kluczy 202.17 - 202.32, na przemian z otwieraniem kluczy 204.17 - 204.32. Klucze

202.1 - 16 pozostają w statystycznym stanie rozwarcia, natomiast klucze 204.1 -16 pozostają w statycznym stanie zwarcia. Klucze 202.1 - 16 i 204.1-16 pozostają w stanie statycznym a zatem i klucze bloków opóźniających 200.1 - 200.32 pozostają w stanie statycznym, a klucze bloków opóźniających 200.33 - 200.48 są kolejno uruchamiane.

Działanie odbywa się w dalszym ciągu w podobny sposób, aż do wytworzenia, przez detektor 56 zmiany fazy, impulsu kasującego z równoczesnym przełączeniem bloku sterującego 206 na powrót do stanu początkowego.

Figura 5 przedstawia schemat blokowy bloku sterowania 206 zawierającego czterobitowy, bezzakłóceniowo dekodowany licznik 220, to znaczy licznik Graya, bramki AND 224.1 - 224.4, sekwenser 232, czterobitowy rejestr przesuwający 234 sprzężenia zwrotnego, synchroniczny przerzutnik 236.1 - 236.5 typu RS, oraz bramki AND 238.1 - 238.4 połączone w sposób umożliwiający sterowanie 64 bloków opóźniających 200.1 - 200.64. Impulsy z zegara 208 podawane są na wejścia zegarowe C licznika 220, sekwensera 232, rejestru przesuwającego 234 i przerzutników 236.1 - 236.4. Przesuwające impulsy wejściowe podawane są na wejście zezwalające CE na zliczanie licznika 220 i sekwensera 232, na wejście zezwalające SE na przesuw w rejestrze przesuwającym 234. Po otrzymaniu zezwolenia licznik 220 i rejestr przesuwający 234 odpowiadają na przednie krawędzie impulsów z zegara 208 zwiększając o 1 stan licznika i stan rejestru przesuwającego.

Licznika 220 zawiera piętnastobitową magistralę wyjściową z liniami 222.1 - 222.15. W stanie skasowania wszystkie linie 222.1 - 222.15 mają poziomy logiczne 1. W odpowiedzi na 15 kolejnych impulsów przesuwających podanych na blok sterujący 206 przez zacisk 270, następuje kolejne przejście poziomów logicznych z 1 na 0 w linii 222.1 - 222.15. Licznik 220 przeprowadzany jest kolejno od stanu 0 do stanu 15 w odpowiedzi na kolejnych 15 impulsów przesuwających podanych na jego wejście zezwalające CE z następującymi po nich impulsami zegara 208, podanymi na wejście zegarowe C licznika. Ze względu na przesunięcie częstotliwości między wyjściem zegara 42, który jest równoważny zegarowi 208, z fig. 3, a częstotliwością informacji podawanej na linie wejściowej 12 i 14 (fig. 1), następuje monotoniczny wzrost wartości sumatora pełnego 32 dając w wyniku kolejne przesuwające impulsy wyjściowe o stosunkowo stałej częstotliwości na przewodzie 34. Tak więc na wejściu licznika 220, na liniach

222.1 - 222.15, występują zmiany o w zasadzie stałej częstotliwości.

Linie 222.1 - 222.15 dołączone są równolegle do wejść zespołów bramek 224.1 - 224.4, z których każda przyporządkowana jest jednej z czterech grup bloków opóźniających 200.1 200.64. Każdy z zespołów bramek 224.1 - 224.4 zawiera 15 bramek AND, po jednej na każdy blok opóźniający 200.1 - 200.15,200.17 - 200.31,200.33 - 200.47 oraz 200.49 - 200.63. Bramki AND 224.1 - 224.4 blokowane są poziomami logicznymi 0, które kolejno podawane są na pozostałe wejście każdej z bramek przewodami 226.1 - 226.4.

Początkowo przerzutniki 236.1 - 236.4 sterowane są tak, że na każdym z przewodów

226.1 - 226.4 występuje poziom logiczny 1, odblokowując wszystkie bramki AND 224.1 - 224.4. W odpowiedzi na 16, 32, 48 i 64 impulsy przełączające podane do sterownika 206 za pośrednictwem zacisku 270, poziomy logiczne na przewodach 226.1 - 226.4 zmieniają się z 1 na 0, kolejno blokując bramki AND 224.1 - 224.4. W tym celu każda z bramek AND 224.1 - 224.4 ma piętnastobitową magistralę wyjściową. Każdy z piętnastu bitów doprowadzony jest do jednego z 15 różnych zacisków wejściowych, z których każdy odpowiada zaciskowi 228 bloku opóźniającego 200.(k) (fig. 4). Oddzielne bity piętnastobitowych magistral wyjściowych bramek

173 603

224.1, 224.2, 224.3 i 224.4 są dołączone kolejno do wejść odpowiadających zaciskowi 228 bloków opóźniających 200.1 - 200.15, 20.17 - 200.31, 200.33 - 200.47 oraz 200.49 - 200.63. Zaciski wejściowe 228 bloków opóźniających 200.16, 200.32, 200,48 i 200,64 reagują na poziomy logiczne na zaciskach 228.16, 228.32, 228.48 i 228.64, które są z kolei odbiciem poziomów logicznych podawanych do czterech stopni rejestru przesuwającego 234 sprzężenia zwrotnego. Początkowo rejestr przesuwający 234 ładowany jest poziomami logicznymi 0001 na przewodach 228.64; 228.48, 228.32 i 228.16. W odpowiedzi na każdy impuls przesuwający, początkowo zapisany poziom logiczny 1 przesuwa się kolejno na przewody 228.16, 228.32, 228.48 i 228.64.

Licznik 220 zawiera wejście kasujące RST, reagujące na kasujący sygnał wyjściowy detektora 56 zmiany fazy, podany przez bramkę OR 230. Bramka OR 230 reaguje również na kasujący sygnał wyjściowy sekwensera 232, który zmienia stan w odpowiedzi na impulsy zegara 238 i zawiera wejście kasujące RST, reagujące na przebieg wyjściowy detektora 56 zmiany fazy.

Sekwenser 232 połączony jest z zaciskiem TC licznika 220, które ma poziom logiczny 1, kiedy licznik 220 znajduje się w stanie końcowym. W końcowym stanie licznika 220 poziom logiczny 0 podawany jest na wszystkie przewody 221.1 - 221.15. Sekwenser 232 reaguje również na impulsy przesuwające na zacisku 270. Sekwenser 232 odpowiada na sygnały wejściowe wytwarzając sygnały wyjściowe służące do sterowania podawaniem impulsów na przewody

226.1 - 226.6, jak również na przewody 228.16,228.32,228.48 i 228.64. W tym celu sekwenser 232 podaje impulsy przesuwające na wejście SE zezwalające na przesunięcie rejestru przesuwającego 234 i selektywnie podaje impulsy ustawiania grupy, równolegle na zestaw wejść przerzutników typu Rs 236.1,236.2,236.3 i 236.4 za pośrednictwem bramek AND 238.1,238.2,

238.3 i 238.4. Bramki AND 238.1 - 238.4 reagują również na sygnały wyjściowe z czterech stopni rejestru przesuwającego 234 tak, że przewody 228.16, 228.32, 228.48 i 228.64 są dołączone do bramek 238.1, 238.2, 238.3 i 238.4.

Rejestr przesuwający 234 jest uaktywniany tak, że jego stopnie 1 - 4 są kolejno ładowane sygnałem o poziomie logicznym 1 w celu kolejnego odblokowywania bramek 238.1 - 238.4 tak, że na wejściowe zaciski ustawiające S przerzutników 236.1 - 236.4 podawane są impulsy wyjściowe ustawiania grupy sekwensera 232. Powoduje to kolejne przejścia z stanu poziomu logicznego 1 na poziom logiczny 0 na przewodach 226.1 - 226.4. Wszystkie przerzutniki

236.1 - 236.4 są równocześnie kasowane do poziomu logicznego 0, w odpowiedzi na wyjściowy sygnał kasujący detektora 56 zmiany fazy. Ponieważ przewody 226.1 - 226.4 dołączone są do zacisków wyjść odwracających przerzutników 236.1 - 236.4, to podczas kasowania przerzutników na przewodach 226.1 - 226.4 pojawia się poziom logiczny 1.

Ostatni stopień czterobitowego rejestru przesuwającego 234 sprzężenia zwrotnego sprzężony jest zwrotnie z wejściem D danych rejestru przesuwającego 234. Rejestr przesuwający 234 ustawiany jest w warunkach początkowych w odpowiedzi na wyjściowy sygnał kasujący z detektora 56 zmiany fazy. W stanie skasowania, na pierwszym stopniu rejestru przesuwającego 234 pojawia się poziom logiczny 1, a na pozostałych jego stopniach poziomy logiczne 0. Rejestr przesuwający 234 zawiera wejście zezwalające (SE) na przesuw, reagujące na sygnał wyjściowy przesunięcia I sekwensera 232 i zacisk wejściowy C zegara, reagujący na sygnał wyjściowy zegara 208. Rejestr przesuwający 234 jest zbudowany tak, że reaguje odpowiednio do stanu swoich wejść, tak że logiczne 1 pierwszego jego stopnia przesuwane jest do stopni 2, 3 i 4 w odpowiedzi na 16, 32,48 i 64 impulsy przesuwające (po każdym z których występuje impuls ze źródła zegarowego 208) podawane na zacisk 270. Dzięki temu na przewód izolujący 228.16 podawany jest wstępnie poziom logicznego 1.

Po 16 impulsach przesuwających następuje przejście z poziomu logicznego 1 na poziom logiczny 0 na przewodzie 228.16 i przejście z poziomu logicznego 0 na 1 poziom logiczny 1 przekazywane z drugiego stopnia rejestru przesuwającego 234 na przewód 228.32. Poziom logiczny 1 utrzymuje się na przewodzie 228.32 aż do podania 32 impulsów przesuwających na zacisk 270. Działanie odbywa się w dalszym ciągu w ten sam sposób dla przewodu 228.48 i

228.64, aż do wytworzenia impulsu kasującego przez detektor 56 przed 64 impulsem przesuwającym.

173 603

Na figurze 6 przedstawiono sieć działań sekwensera232. Sekwenser 232 uruchamiany jest kolejno i reaguje na sygnały na swoim wejściu, generując impulsy ustawienia grupy, przesuwu I oraz Crst, które podawane są do bramek 238.1 - 238.4, na wejście SE rejestru przesuwającego 234 oraz na wejście RST licznika 220. W odpowiedzi na sygnał kasowania podany na wejście sekwensera 232, w postaci impulsów z detektora 56 zmiany fazy, sekwenser 232 wprowadzany jest w stan oczekiwania 252. Następny impuls z zegara 208 przestawia sekwenser 232 do punktu decyzyjnego 254, w którym odbywa się określenie, czy na wyjściu TC licznika 220 występuje poziom logiczny 1, przy czym poziom logiczny 1 na wyjściu TC licznika 220 wskazuje, że licznik ten znajduje się w stanie końcowym. Jeżeli licznik 220 znajduje się w swoim stanie końcowym, to sekwenser 232 przechodzi w stan ustawiania grup 256, w którym sekwenser 232 podaje poziom logiczny 1 równolegle na każdą z bramek AND 238.1 - 238.4. Następny impuls zegarowy przenosi sekwenser 232 do stanu 258. W stanie 258 sekwenser 232 podaje sygnał poziomu logicznego 1 przez bramkę OR 230 do wejścia RST licznika 220. Następny impuls zegara 208 przenosi sekwenser 232 do punktu decyzyjnego 260, gdzie następuje spraw- dzenie, czy podawany jest impuls przesuwający na wejście sterujące 206. Jeżeli impuls przesuwający występuje, to sekwenser 232 przechodzi do stanu 262. W stanie 262 sekwenser 232 podaje impuls przesuw I na wejście zezwalające SE w celu przesuwu rejestru przesuwającego 234. Po następnym impulsie zegarowym, sekwenser 232 wraca do stanu oczekiwania 252 i cykl powtarza się w odpowiedzi na następny zestaw sygnałów zegarowych.

Jeżeli w punkcie decyzyjnym 254 sekwensera 232 nastąpi stwierdzenie, że licznik 220 nie znajduje się w stanie końcowym, sekwenser 232 pozostanie w stanie oczekiwania 252. Sekwenser 232 pozostanie w stanie 252 aż do pojawienia się poziomu logicznego 1 na wyjściu TC licznika 220, wskazującego, że licznika 220 jest w stanie końcowym. W odpowiedzi na określenie w punkcie decyzyjnym 260, że do sekwensera 232 nie został podany impuls przesuwający, sekwenser 232 pozostaje w stanie 258 aż do podania impulsu przesuwającego do sekwensera 232 za pośrednictwem zacisku 270.

W stanie skasowania, przez blok sterujący 206 podawany jest na zacisk 228 każdego z bloków opóźniających 200.1 - 200.64, z wyjątkiem zacisków 228 bloków opóźniających 200.32, 200.48 i 200.64, poziom logiczny 1. W stanie skasowania, przewody 226.1 - 226.4 przenoszą poziomy logiczne 1 do bramek AND 224.1 -224.4 a licznik 220 sterowany jest tak, że na każdym z jego przewodów wyjściowych 222.1 - 222.15 występuje poziom logiczny 1, oraz poziom logiczny 1 w pierwszym stopniu rejestru przesuwającego 234 doprowadzony jest do przewodu 228.16, dołączonego do zacisku wejściowego 228 bloku opóźnienia 200.16. Dzięki temu, impulsy zegarowe z zegara 208 na zacisku 212 opóźniane są przechodząc z zacisku 212 do zacisku 210 o czas odpowiadający opóźnieniu związanemu z blokiem opóźniającym 200.1.

Opóźnienie bloku opóźniającego 200.1 między zaciskami 212 i 210 dla impulsów zegara 208 utrzymuje się do momentu podania impulsu przesuwającego do wejścia zezwalającego CE na zliczanie licznika 220 i do wejścia sekwensera 232. W odpowiedzi na impuls przesuwający, po którym występuje przednia krawędź następnego impulsu zegarowego z zegara 208, stan licznika 220 zwiększa się o jeden. Powoduje to zmianę poziomu logicznego na zaciskach 228 bloków opóźniających 200.1, 200.17, 200.33 i 200.49 z poziomu logicznego 1 na poziom logiczny 0, podczas gdy poziomy logiczne na zaciskach 228 pozostałych bloków opóźniających pozostają niezmienione. Zmiana z poziomu logicznego 1 na poziom logiczny 0 na zaciskach sterujących 228 bloków opóźniających 200.17, 200.33 i 200.49 nie oddziałuje na opóźnienie nadawane przez obwód opóźniający 198 sygnałowi wyjściowemu zegara 208. Jest tak, ponieważ do zacisku 228.16 podawany jest poziom izolacyjny, w celu rozłączenia klucza 202.16 i odłączenia wszystkich bloków opóźniających 200.17 - 200.64 od bloków opóźniających

200.1 - 200.16, które ostatecznie pozostają w obwodzie.

Przy ustawieniu bloków opóźniających 200 w opisany sposób, impulsy z zegara 208 opóźniane są o czas odpowiadający opóźnieniom bloków opóźniających 200.1 i 200.2. Poziom logiczny 0, doprowadzany do zacisku sterującego 228 bloku opóźniającego 200.1, zapobiega sprzęganiu impulsu z zegara 208 przez bramkę OR 213 bloku opóźniającego 200.1. Poziom logiczny 1 podany na wejście sterujące 228 bloku opóźniającego 200.2 powoduje przechodzenie impulsów z zegara 208, przy czasie opóźniania odpowiadającym opóźnieniu wnoszonym przez

173 603 blok opóźniający 200.2, przez bramkę OR 213 i bramkę AND 215 do zacisku 216 bloku opóźniającego 200.2. Impuls na zacisku wyjściowym 216 bloku opóźniającego 200.2 przekazywany jest do zacisku 217 bloku opóźniającego 200.1, a stamtąd do zacisku wyjściowego 216 bloku opóźniającego 200.1. Dzięki temu impuls zegarowy przekazywany jest z zacisku 212 do zacisku 210 z łącznym wtrąconym opóźnieniem bloków opóźniających 200.1 i 200.2.

Działanie odbywa się w dalszym ciągu w ten sam sposób dla bloków opóźniających

200.1 - 200.15, w odpowiedzi na zwiększenie o jedność stanu licznika 220 przez pierwszych 15 kolejnych impulsów przesuwających. W tym momencie licznik 220 osiąga swój stan końcowy. Powoduje to podanie poziomu logicznego 1 przez wyjście TC licznika 220 do sekwensera 232 w celu przestawienia sekwensera 232 w stan 256 ustawiania grup, w odpowiedzi na impuls z zegara 208. Sekwenser 232, znajdujący się w stanie 256, podaje poziom logiczny 1 równolegle na każdą z bramek AND 238.1 - 238.4.

W odpowiedzi na następny impuls zegarowy z zegara 208, sekwenser 232 przechodzi do stanu skasowania 258 licznika 220 do stanu początkowego, z wystąpieniem poziomu logicznego 1 na wszystkich stopniach licznika 220, tak że na każdy z przewodów 222.1 - 222.15 podawany jest poziom logiczny 1. Następny impuls z zegara 208 powoduje, że sekwenser 232 przechodzi do punktu decyzyjnego 260, w którym wykrywa on obecność lub brak impulsu przesuwającego na zacisku 270. W odpowiedzi na szesnasty impuls przesuwający, sekwenser 232 przechodzi do stanu 262 i podaje poziom logiczny 1 na wejście zezwalające SE na przesuw rejestru przesuwającego 234. Powoduje to wprowadzenie poziomu logicznego 1 do drugiego stopnia rejestru przesuwającego, podczas gdy każdy ze stopni 1, 3 i 4 tego rejestru ma poziom logiczny 0.

Kiedy sekwenser 232 znajduje się w stanie 256 w wyniku kolejnej zmiany stanu licznika 220 w odpowiedzi na 15 impulsów przesuwających, przerzutnik 236.1 ustawiany jest w stan 1 powodując zmianę poziomu na przewodzie 226.1 z poziomu logicznego 1 na poziom logiczny 0. Ta zmiana występuje ze względu na to, że poziom logiczny 1 pierwszego stopnia rejestru przesuwającego 234 przekazywany jest przez bramkę AND 238.1 do przerzutnika 236.1. W odpowiedzi na poziom logiczny 0 na przewodzie 226.1, bramka AND 224.1 jest blokowana, a do zacisków wejściowych 228 bloków opóźniających 220.1 - 220.15 podawane są poziomy logiczne 0, aż do wygenerowania następnego impulsu kasującego przez detektor 56.

Do zacisku wejściowego 228 bloku opóźniającego 200.16 podawany jest poziom logiczny 1, aż do momentu kiedy do bloku sterującego 206 zostanie podany szesnasty impuls przesuwający z następującym po nim impulsem zegarowym. Dzieje się tak, ponieważ pierwszy stopień rejestru przesuwającego 234 pozostaje na poziomie logicznym 1 w czasie trwania impulsów przesuwających 1-15. Szesnasty impuls przesuwający i następujący po nim impuls zegarowy z zegara 208 powodują zmianę stanu pierwszego stopnia rejestru przesuwającego 234 z poziomu logicznego 1 na poziom logiczny 0. W tym samym czasie drugi stopień rejestru przesuwającego wprowadzany jest na poziom logiczny 1, natomiast pozostałe jego stopnie wprowadzane są na poziomy logiczne 0. Powoduje to przejście z poziomu logicznego 1 na poziom logiczny 0 na przewodzie 228.16, tak że między zaciski 212 i 210 zostaje włączony blok opóźniający 200.16. Ogólne opóźnienie czasowe między zaciskami 212 i 210 dla impulsów zegara 208 staje się równe łącznemu czasowi opóźnień bloków opóźniających 200.1 - 200.16. Po operacji 262 sekwenser 232 przy następnym impulsie zegarowym z zegara 208 przechodzi na powrót do stanu oczekiwania 252.

Dlatego, po szesnastym impulsie przesuwającym podanym do sekwensera 232 oraz licznika 220 i następującym po nim impulsie z zegara 208, do zacisków sterujących 228 bloków opóźniających 200.1 - 200.16 zostają podane poziomy logiczne 0. Równocześnie poziomy logiczne 1 podawane są z przerzutników 236.2 - 236.4 do bramek AND 224.2 - 222.4 oraz z licznika 220 na przewody 222.1 - 222.15. Dzięki temu do zacisków wyjściowych 228 bloków opóźniających 200.16 - 200.64 zostają podane poziomy logiczne 1, z wyjątkiem bloków opóźniających 200.48 i 200.64, do których podane są poziomy logiczne 0.

Operacja trwa w opisany sposób dla pozostałych bloków 200.17 - 200.64 w odpowiedzi na impulsy przesuwające 17 - 64, aż do podania impulsu kasującego z detektora 56 zmiany fazy do bloku sterującego 206. W wielu przypadkach impuls kasujący podawany jest przez detektor 56 zmiany fazy do bloku sterującego 206 znacznie wcześniej od zmiany poziomu na zacisku 228

173 603 bloku opóźniającego 200.64 z poziomu logicznego 1 na poziom logiczny 0. Moment, w którym wytwarzany jest impuls kasujący w odniesieniu do zmiany stanu konkretnego bloku opóźniającego 200, jest przypadkowy i zmienny w wyniku oddziaływania tolerancji wykonawczych, temperatury i napięcia zasilającego bloków opóźniających. W każdym przypadku koniecznejest, aby ogólne opóźnienie czasowe połączonych kaskadowo bloków opóźnienia 220.1 - 200.64 było większe od czasu między wystąpieniem kolejnych impulsów z zegara 208. W odpowiedzi na impuls kasujący z detektora 56 zmiany fazy, licznik 220, sekwenser 232, rejestr przesuwający 234 i przerzutniki 236.1 - 236.4 ustawiane są w opisanych warunkach początkowych. Sekwencja zaczyna się następnie na nowo w odpowiedzi na następny impuls przesuwający na zacisku 270.

173 603

173 603

Fig. 4

173 603

\O

O

CM ο

tn cm

ID cn

173 603

C5 cn

Ll

Departament Wydawnictw UP RP Nakład 90 egz Cena 4,00 zł

Claims (23)

1. Zastrzeżenia patentowe

   1. Sposób przesuwania fazy przebiegu okresowego do wybranej jednej z co najmniej kilku różnych wartości dyskretnych, podczas którego wprowadza się opóźnienie do przebiegu okresowego na czas określony przez wybraną wartość dyskretną i tworzy się przebieg okresowy o przesuniętej fazie tak, że gdy zmienia się wybraną wartość, zmienia się wprowadzone opóźnienie, znamienny tym, że ustawia się wybraną wartość dyskretną na wartość początkową w odpowiedzi na przebieg okresowy przesuwany przez wprowadzone opóźnienie z całkowitą wielokrotnością około jednego cyklu przebiegu okresowego.
2. 2. Sposób według zastrz. 1, znamienny tym, że stosuje się wartość początkową równą zeru.
3. 3. Sposób według zastrz. 1, znamienny tym, że wybraną wartość dyskretną tworzy się poprzez przetwarzanie wartości reprezentującej wymagane opóźnienie fazy przebiegu okresowego na sygnał mający co najmniej kilka wartości dyskretnych zmieniających się w funkcji czasu i zwiększanie wartości dyskretnej sygnału z pewną szybkością dla każdego bloku wymaganej zmiany opóźnienia fazowego w cyklu przebiegu okresowego, przy czym wprowadzane opóźnienie określa się przez ustalanie co najmniej kilka dyskretnych czasów opóźnienia dla przebiegu okresowego, wybiera się jeden z co najmniej kilku dyskretnych czasów opóźnienia przebiegu okresowego w odpowiedzi na wartość dyskretną sygnału na zgodność pomiędzy dyskretnymi czasami opóźnienia, do którym poddaje się przebieg okresowy, i zmieniającymi się wartościami sygnału dyskretnego, opóźnia się przebieg okresowy o wybrany dyskretny czas opóźnienia, uzyskując przebieg okresowy poddawany opóźnieniu, i ustawia się wartość dyskretną sygnału na określoną wstępnie wartość w odpowiedzi na fazę poddawanego opóźnieniu przebiegu okresowego zmieniającego się przez w przybliżeniu całkowitą wielokrotność 360° fazy przebiegu okresowego.
4. 4. Sposób według zastrz. 1, znamienny tym, że jako przebieg okresowy stosuje się przebieg zegarowy o wstępnie określonej stałej częstotliwości, zaś przebieg okresowy o przesuniętej fazie wykorzystuje się jako przebieg wyjściowy, po czym generuje się cyfrowy sygnał sterujący mający wartość zmieniającą się w odpowiedzi na względną fazę sygnału wejściowego o stałej czę.s^t^o^.liwoś(ci i przebiegu wyjściowego, poddaje s^ię przebieg zegarowy co najmniej kilku opóźnieniom dyskretnym uzyskując co najmniej kilka przebiegów mających różne położenia czasowe, które są kopiami przebiegu zegarowego, wprowadza się opóźnienie przez wybieranie jednego z przebiegów mających różne położenia czasowe w odpowiedzi na wartości cyfrowego sygnału sterującego, uzyskując przebieg wyjściowy, oraz ustawia się wartość cyfrowego sygnału sterującego a określoną wstępnie wartość początkową, i zmienia się fazę przebiegu wyjściowego względem przebiegu zegarowego o około 360° zgodnie z wzajemną zależnością fazową przebiegu wyjściowego i przebiegu zegarowego.
5. 5. Sposób według zastrz. 4, znamienny tym, że wartość cyfrowego sygnału sterującego, dla przebiegu wyjściowego i sygnału wejściowego, zmienia się monotonicznie pomiędzy ustawieniami.
6. 6. Sposób według zastrz. 1, znamienny tym, że doprowadza się przebieg okresowy do co najmniej kilku połączonych kaskadowo bloków opóźniających o dyskretnych czasach opóźnień, po czym zmienia się wybranymi wartościami dyskretnymi liczbę połączonych kaskadowo bloków opóźniających włączonych w tor przebiegu okresowego.
7. 7. Sposób według zastrz. 1, znamienny tym, że jako przebieg okresowy stosuje się sygnał zegarowy oraz wprowadza się synchronizację fazową pomiędzy sygnałem z wejścia stałej częstotliwości i sygnałem zegarowym mającym częstotliwość nieznacznie różną od częstotliwości stałej, następnie próbkuje się amplitudę sygnału wejściowego z częstotliwością próbkowania uzyskaną z sygnału zegarowego przesuniętego fazowo, odpowiadając na próbkowaną amplitudę dla uzyskania pierwszej reprezentacji mającej wartość równą błędowi częstotliwości pomiędzy

   173 603 częstotliwością próbkowania i częstotliwością stałą, całkuje się pierwszą reprezentację, uzyskując drugą reprezentację mającą wartość współmierną z przesunięciem fazowym wprowadzanym do zegara, przesuwa się częstotliwość zegara przez wprowadzone przesunięcie fazowe, przy czym stosuje się sąsiednie wartości przesunięcia fazowego w przybliżeniu równo oddalone od siebie, a następnie wprowadza się do sygnału zegarowego opóźnienie, którego czas jest wprost proporcjonalny do wybranej jednej z wartości dyskretnych, uzyskując sygnał zegarowy przesunięty częstotliwościowo.
8. 8. Sposób według zastrz. 7, znamienny tym, że generuje się co najmniej kilka kopii sygnału zegarowego i opóźnia się w czasie względem siebie sąsiednie kopie o w przybliżeniu taką samą wartość oraz wybiera się kopię, która jest przesunięta w fazie względem sygnału zegarowego o wartość określoną przez wartość drugiej reprezentacji.
9. 9. Sposób według zastrz. 1, znamienny tym, że przesunięty fazowo przebieg okresowy pobiera się z pierwszej końcówki wyjściowej, przy czym liczba skutecznych bloków opóźnienia, dla określonej częstotliwości przebiegu okresowego i wartości sygnału sterującego, włączonych pomiędzy końcówką wyjściową źródła i pierwszą końcówką wyjściową zawsze zmienia się monotonicznie w funkcji czasu.
10. 10. Sposób według zastrz. 1, znamienny tym, że wprowadza się do przebiegu okresowego sygnał sterujący reprezentujący korekcje częstotliwości, oraz realizuje się, w odpowiedzi na wartość sygnału korekcji częstotliwości, dołączenie przesuniętego fazowo przebiegu okresowego o zadany czas opóźnienia do pierwszej końcówki wyjściowej i, gdy wartość korekcji częstotliwości nie jest równa zero, wprowadza się zmiany w zadanych opóźnieniach czasowych przebiegu okresowego na pierwszej końcówce wyjściowej zaś, gdy wartość _ korekcji częstotliwości jest równa zero, faza przebiegu okresowego na pierwszej końcówce wyjściowej nie zmienia się i może posiadać wszystkie dyskretne opóźnienia czasowe, przy czym wprowadza się bardzo mały sygnał korekcji częstotliwości dla zmiany fazy opóźnionego przebiegu okresowego na pierwszej końcówce wyjściowej względem przebiegu okresowego dostarczanego do bloku opóźniającego po wystąpieniu wielu cykli przebiegu okresowego.
11. 11. Sposób według zastrz. 1, znamienny tym, że ustawianie realizuje się zgodnie z wzajemną zależnością fazową przesuniętego fazowo przebiegu okresowego i przebiegu okresowego.
12. 12. Urządzenie do przesuwania fazy przebiegu okresowego zawierające kilka bloków opóźniających dołączonych do wyjścia przebiegu okresowego zegara, przy czym na wyjściu każdego z bloków opóźniających uzyskuje się kopie przebiegu okresowego mające różne opóźnienia w czasie względem siebie, oraz zestaw przełącznikowy dołączony do wyjść bloków opóźniających i wyjścia źródła sygnału sterującego, reprezentującego zmianę fazy, i zawierający zacisk wyjściowy jednej wybranej kopii przebiegu okresowego, znamienne tym, że zawiera układ (56, 58) ustawiania stanu początkowego dołączony do zacisku wyjściowego (46) zestawu przełącznikowego (40 albo 202 i 204), wyjścia przebiegu okresowego zegarów (42 albo 208) oraz do źródła (36) sygnału sterującego dla kasowania tego sygnału sterującego do wcześniej określonej wartości, kiedy kopia przebiegu okresowego na zacisku wyjściowym (46) jest przesunięta o całkowitą wielokrotność około jednego cyklu przebiegu okresowego z zegara (42 albo 208).
13. 13. Urządzenie według zastrz. 12, znamienne tym, że sygnał sterujący reprezentujący zmianę fazy, jest sygnałem korekcji (34) fazy uzyskiwanym w odpowiedzi na sygnał reprezentujący zasadniczo stały błąd (30) częstotliwości pomiędzy kopią przebiegu okresowego na końcówce wyjściowej (46) i częstotliwością odniesienia na przewodzie (12), przy czym układ (56, 58) ustawiania stanu początkowego jest włączony w odpowiedzi na kopię przebiegu okresowego na końcówce wyjściowej (46) o fazie, która różni się w przybliżeniu o P x 360° od fazy przebiegu okresowego, gdzie P jest liczbą całkowitą, i jest dołączana do źródła (36) sygnału sterującego do nastawiania sygnału sterującego na wartość związaną z opóźnieniem fazowym 0° dla przebiegu okresowego z zegara (42).
14. 14. Urządzenie według zastrz. 12, znamienne tym, że układ (56, 58) ustawiania początkowego ma połączone szeregowo układ opóźniający (58) i detektor (56) zmiany fazy czuły na równoczesne wystąpienie podobnych przejść w wybranej kopii przebiegu okresowego na

    173 603 zacisku wyjściowym (46) i kopii opóźnionego sygnału z zegara (42) na wyjściu układu opóźniającego (58).
15. 15. Urządzenie według zastrz. 12, znamienne tym, że zestaw przełącznikowy (40) zawiera bramki (70) dołączone do źródła (36) sygnału sterującego, przy czym bramki (70) są połączone ze sobą i blokami opóźniającymi (44) do sterowania połączeń bloków opóźniających (44) pomiędzy wyjściem przebiegu okresowego zegara (42) i zaciskiem wyjściowym (46) tak, że gdy wartość sygnału sterującego zmienia się, występują zmiany czasu opóźnienia wprowadzanego przez bloki opóźniające (44) do przebiegu okresowego pomiędzy wyjściem przebiegu okresowego zegara (42) i zaciskiem wyjściowym (46), bloki opóźniające (44) są połączone kaskadowo ze sobą zaś zestaw przełącznikowy (40) jest czuły na wartość sygnału sterującego dla sterowania pewną liczbą bloków opóźniających (44) połączonych kaskadowo pomiędzy wyjściem przebiegu okresowego zegara (42) i inną końcówką wyjściową tak, że gdy wartość sygnału sterującego zmienia się, występują zmiany liczby bloków opóźniających (44) połączonych kaskadowo, przy czym bramki (70) zestawu przełącznikowego (40) są wzajemnie połączone dla wybrania wyjścia jednego z bloków opóźniających (44) i dołączenia jego do zacisku wyjściowego (46).
16. 16. Urządzenie według zastrz. 15, znamienne tym, że bramki (70) zestawu przełącznikowego są wzajemnie połączone i tworzą multiplekser (40), który ma zacisk wejściowy (38) dołączony do źródła (36) sygnału sterującego dla wybierania wyjścia jednego z bloków opóźniających (44) i dołączania jego do zacisku wyjściowego (46), przy czym multiplekser (40) ma (1, 2,..., N) wejściowych zacisków sygnałowych (0, (N-1)), do których są dołączone (1,2,..., N) opóźnione kopie przebiegu okresowego z zacisków wyjściowych (1,2,..., N) bloków opóźniających (44), przy czym czas opóźnienia opóźnionej kopii nak-tym zacisku wejściowym przekracza czas opóźnienia opóźnionych kopii na zaciskach wejściowych (1, 2,..., (k-1)), gdzie k jest odpowiednio każdym z (2,..., N), następnie sygnał sterujący ze źródła (36), jest sygnałem kodowanym odzwierciedlającym cyfry bitowe M, mającym wartość wskazującą przesunięcie fazy wprowadzane pomiędzy wyjściem źródła (42) i zaciskiem wyjściowym (46), który to zacisk wyjściowy (46) jest zaciskiem wyjściowym multipleksera (40), przy czym multiplekser (40) zawiera N-1 bramek (70), z których każda ma pierwsze i drugie wejścia (A i B) sygnału, wyjście sygnału i wejście sterujące (S) czułe na bit odbitego sygnału kodowanego ze źródła (36) dla kierowania sygnału na jednym z dwóch wejść (A i B) sygnału do wyjścia jako funkcji wartości bitu na wejściu sterującym (S), następnie wejścia sygnału i wyjścia sygnału bramek (70) są dołączone do siebie, zacisków wejściowych multipleksera (40) i zacisku wyjściowego (46) multipleksera (40), wejścia sterujące (S) bramek (70) są dołączone do źródła (36) M-bitowego cyfrowego, odbitego sygnału kodowanego tak, że przy zmianach wartości odbitego sygnału od wartości odbitej reprezentującej wartość przy podstawie 10 od i do i+1, sygnał na i-tym zacisku wejściowym multipleksera (40) zmienia się w sygnał na zacisku wejściowym i+1 multipleksera (40), gdzie i jest wybrane spośród (0,1, 2,..., (N-2)).
17. 17. Urządzenie według zastrz. 12, znamienne tym, że bloki opóźniające (200) są umieszczone pomiędzy zaciskiem wyjściowym (212) zegara (208) i pierwszym zaciskiem wyjściowym (200.1), zestaw przełącznikowy (202, 204), i blok sterowania (206) są podłączone do kilku z (1, 2,..., N) bloków opóźniających (200) dla sterowania połączeniami bloków opóźniających pomiędzy zaciskiem wyjściowym (212) zegara (208) i innym zaciskiem wyjściowym tak, że przy zmianach wartości sygnału sterującego występują zmiany czasu opóźnienia wprowadzanego przez bloki opóźniające (200) do przebiegu okresowego pomiędzy zaciskiem wyjściowym (212) zegara (208) i pierwszym zaciskiem wyjściowym (200.1), przy czym bloki opóźnienia (200) są połączone kaskadowo ze sobą, zestaw przełącznikowy (202, 204) sterowany z bloku sterowania (206) połączony jest tak, że przy zmianie wartości sygnału sterującego występują zmiany liczby bloków opóźniających (200) włączonych kaskadowo pomiędzy inny zacisk wyjściowy i zaciski wyjściowe (1, 2,..., N) bloków opóźniających (200), przy czym skuteczne sterowaniejest realizowane przez blok sterowania (206) dla pewnej liczby bloków opóźniających (200) włączonych kaskadowo pomiędzy zacisk wyjściowy (212) zegara i pierwszy zacisk wyjściowy (200.1), przy czym pierwszy blok opóźniający (200.1) jest dołączony tak, że jego wyjście jest dołączone do pierwszego zacisku wyjściowego (200.1) bez połączeń przez jakikolwiek inny z N bloków opóźniających (200), a blok sterowania (206) zawiera elementy układowe

    173 603 (220, 234, 236) sterujące połączeniami zestawu przełącznikowego (202, 204) pomiędzy zaciskami wejściowymi i wyjściowymi bloków opóźniających (200) i pomiędzy końcówką wyjściową (212) zegara (208) i zaciskiem wejściowym pierwszego bloku opóźniającego (200.1) tak, że w odpowiedzi na sygnał sterujący mający wartość rozkazową k bloków opóźniających (200) włączonych kaskadowo pomiędzy zacisk wyjściowy (212) zegara (208) i pierwszy zacisk wyjściowy, zacisk wejściowy k bloku opóźniającego (200) jest dołączany poprzez kilka z przełączników (202) do zacisku wyjściowego (212) zegara (208) bez połączeń przez jakikolwiek inny z N bloków opóźniających (200), a zacisk wyjściowy bloku opóźniającego j-tego bloku opóźniającego (200) jest poprzez inne z przełączników (204) dołączany do zacisku wejściowego (j-1) bloku opóźniającego (200), gdzie k jest dowolną liczbą całkowitą pomiędzy 2 i N, aj jest każdą liczbą całkowitą pomiędzy 2 i k.
18. 18. Urządzenie według zastrz. 12, znamienne tym, że jest włączone w pętlę synchronizacji fazowej zawierającą przetwornik analogowo-cyfrowy (16,18), do którego wejścia są podawane przewodami (12,14) zespoły bitów, przy czym przetwornik (16,18) jest dołączony do źródła (50) ciągu przebiegu próbkowania do uzyskiwania wielobitowego sygnału cyfrowego reprezentującego amplitudę, przy czym ciąg przebiegu próbkowania jest generowany w odpowiedzi na przesuwany przebieg okresowy na pierwszej końcówce wyjściowej, pętla synchronizacji fazowej zawiera ponadto kolejne elementy układowe (22, 28, 32) dołączone do przetwornika (16, 18) i generujące sygnały reprezentujące częstotliwość i błędy fazy, przy czym sygnał reprezentujący błąd fazy jest dołączony do źródła (36) sygnały sterującego.
19. 19. Urządzenie według zastrz. 12, znamienne tym, że jest dołączone do oscylatora o zmiennej częstotliwości oraz zawiera filtr pętlowy (28) do generowania sygnału zmiany częstotliwości oscylatora, przy czym wartość tego sygnału jest równa 0 dla stałej częstotliwości wyjściowej oscylatora i jest różna od 0 dla zmian częstotliwości wyjściowej oscylatora, oraz dołączony do filtru pętlowego (28) sumator pełny (32), którego wyjście dołączone jest do źródła (36) sygnału sterującego wartością czasu opóźnienia wprowadzanego przez bloki opóźniające (44) do przebiegu okresowego.
20. 20. Urządzenie według zastrz. 17, znamienne tym, że blok sterowania (206) zawiera licznik (220) mający P stanów, które następują kolejno od 1 do P, oraz układy sprzęgające (224.1-224.4) dołączone do licznika (220) i sprzęgające sygnały sterujące wskazujące, którym z P stanów licznika (220) jest z licznika pierwszej grupy P elementów podczas pierwszego okresu czasu i dla sprzęgania sygnałów sterujących wskazujących, i którym z Q stanów licznika (220) jest z licznika drugiej grupy Q elementów podczas drugiego okresu czasu, gdzie Q jest większe odP.
21. 21. Urządzenie według zastrz. 12, znamienne tym, że zawiera układ blokowania (48) zakłóceń komutacyjnych dołączony do zacisku wyjściowego (46).
22. 22. Urządzenie według zastrz. 17, znamienne tym, że blok sterowania (206) stanowi blok generowania sygnału zwarcia pierwszego klucza (202.(k-1)) włączonego pomiędzy k i (k-1) układami opóźniającymi (200) przed zwarciem drugiego klucza (204.(k-1)) pomiędzy wejściem (k-1) bloku opóźniającego (200) i zaciskiem wyjściowym (212) zegara (208) w odpowiedzi na liczbę bloków opóźniających (200) umieszczonych pomiędzy zaciskiem wyjściowym (212) zegara (208) i innym zaciskiem wyjściowym zmienionym z k na (k-1).
23. 23. Urządzenie według zastrz. 17, znamienne tym, że N bloków opóźniających (200) jest podzielonych na grupy, z których każda jest połączona z jednym z układów sprzęgających (224.1-224.4), przy czym blok sterowania (206) monotonicznie zmienia wartość k od 1do P dla pierwszej grupy P z N bloków opóźniających (200) podczas pierwszego przedziału czasu, i następnie monotonicznie zmienia wartość k od 1 do Q dla drugiej grupy Q z N bloków opóźniających (200) podczas drugiego przedziału czasu, gdzie P i Q są liczbami całkowitymi mniejszymi od N.

    173 603