JPH07506476A

JPH07506476A - デジタル制御位相シフト器

Info

Publication number: JPH07506476A
Application number: JP6515495A
Authority: JP
Inventors: ゴールデンバーグ、ヨアヴ; グー、サイモン
Original assignee: コネクサント・システムズ・インコーポレイテッド
Priority date: 1992-12-23
Filing date: 1993-12-22
Publication date: 1995-07-13
Also published as: AU670862B2; CA2130268C; AU5963094A; DE69328084T2; NO943092L; CA2130268A1; CN1093842A; NO943092D0; PL305557A1; HU9402432D0; CZ197694A3; NZ261053A; RU2141165C1; CN1058118C; DE69328084D1; PL173603B1; ATE190783T1; HUT76457A; KR950700638A; WO1994015401A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は信号制御位相シフト器に関し、特に、制御信号に応答して制御される出力端子への接続を有する少なくとも数個の遅延要素を含む位相シフト器に関する。

本発明はまた、少なくとも数個の信号に応答する信号マルチプレクサに関し、特に、反射コード化信号に応答するマルチプレクサに関する。

従来技術信号位相シフト器は通常、電圧の振幅によって制御される値を有するバラクタ（ｖａｒａｃｔｏｒ）のような可変リアクタンスを含むアナログデバイスである。

このような位相シフト器は、例えば位相ロックループ（ｐｈａｓｅ　１ｏｃｋ　１ｏｏｐ）で利用されるように、電圧制御可変周波数オシレータで頻繁に利用される。このような応用において、固定クロックが電圧制御可変周波数オシレータに供給され、入力周波数に応答する第２の入力を有する位相検出器の第１の入力へとフィードバックされる出力周波数を導き出す。位相検出器は、オシレータ出力周波数を制御するための可変振幅電圧と共に電圧制御オシレータを供給するループフィルタへとフィード（ｆｅｅｄ）されるエラー電圧を導き出す。

位相ロックループが、ゼロ周波数又は位相エラーと共に入ってくる周波数に対して受信器をロックするために使用される。例えばＱＰＳＫ又はＢＰＳＫ信号といったデジタルデータを表わす可変位相信号に応答する受信器において、受信器のデモシュレータが、ゼロ位相エラーを有するシンボル周波数にロックされる。このようなロックは通常、第１又は第２のオーダーの位相ロックループと共に実施される。

従来技術のアナログ位相シフト器及びアナログ基本位相ロックループ（ａｎａｌｏｇ　ｂａｓｅｄ　ｐｈａｓｅ　１ｏｃｋｅｄ　１ｏｏｐ）はアナログ回路に関連する通常の不利点を有し、つまり“ライ−キング（ｔｗｃａｋｉｎｇ）　”な方法が使用されない場合に製造及び実施の反復性に欠け、低い生産性であり、不正確でありそしてアナログ回路を装置の他の部分に採用する必要性がある。これら問題点を解決するために、デジタル基本位相ロックループ（ｄｉｇｉｔａｌｌｙｂａｓｅｄ　ｐｈａｓｅ　１ｏｃｋｅｄ　１ｏｏｐ）が開発された。デモシュレートされるために基本バンド信号に応答するデジタル基本位相ロックループの１つがこのような信号に応答する第１の入力を有するアナログデジタルコンバータを含む。このコンバータはデジタル位相ロックループによって制御される可変周波数を有するサンプルクロックに応答する第２の入力を有する。このコンバータは、クロックによって導き出されたサンプルが発生するとき基本バンド信号（ｂａｓｅ　ｂａｎｄ　ｓｉｇｎａｌ）の振幅に従う可変値を有する多重ビツトデジタル出力を導き出す。この基本バンド信号は、起点サイト（ｏｒｉｇｉｎａｔｉｏｎ　５ｉｔｅ）と位相ロックループサイトとの間の信号の処理及び送信が不完全であるため、振幅変化の全範囲に支配される。通常、可変位相信号の少なくとも２個が各シンボルの間にとられる。

コンバータの可変デジタル出力信号は、シンボルデータデコーダ及びエラー生成器に供給される。シンボルデータデコーダ及びエラー生成器は、可変位相信号とサンプルクロックとの間の位相エラーを指示する信号と同様にシンボルのデジタル値を表わすデータ出力信号を導き出す。位相エラーデジタル制御信号は、正弦波の振幅を表わす値を有するデジタル出力信号を有するダイレクトデジタルシンセサイを引き続いて起動するシンボルタイミングループフィルタに供給される。

ダイレクトデジタルシンセサイザは、このシンセサイザによって導き出されたデジタル値に等しい値を有する正弦的出力（ｓｉｎｕｓｏｉｄａｌ−１ｉｋｅｏｕｔｐｕｔ）を有するデジタルアナログコンバータを起動する。デジタルアナログコンバータの正弦的出力は、ローパスフィルタ（ｌｏｗｐａｓｓ　ｆｉｌｔｅｒ）に供給される。ダイレクトデジタルシンセサイザが数メガヘルツに制限された周波数であることから、ローパスフィルタ出力は、アナログデジタルコンバータに供給された基本バンド信号よりも顕著に低い周波数である。許容可能なサンプル周波数を有するアナログデジタルコンバータを提供するために、ローパスフィルタ出力は周波数増倍位相ロックループ（ｆｒｅｑｕｅｎｃｙ　ｍｕｌｔｉｐｌｙｉｎｇ　ｐｈａｓｅ　１ｏｃｋｅｄ　１ｏｏｐ）に供給される。

よって、この先行技術のシステムは、デジタルアナログコンバータ及びローパスフィルタと同様にデジタル位相ロックループ内にアナログ位相ロックループを要する比較的複雑なものである。

他の先行技術の、受信器に供給される可変位相情報信号（ｖａｒｉａｂｌｅ　ｐｈａｓｅ　ｉｎｔｅｌｌｉｇｅｎｃｅ　ｓｉｇｎａｌ）をデモシュレートするためのデジタル基本システム（ｄｉｇｉｔａｌ　ｂａｓｅｄ　ｓｙｓｔｅｍ）は、それぞれ基本バンド信号及びサンプル信号に応答する第１及び第２の入力を有するアナログデジタルコンバータを含む。このアナログデジタルコンバータは、各サンプルクロックが発生する時間にこのコンバータに供給される基本バンド信号の振幅を指示する値を有するデジタル出力を導き出す。アナログデジタルコンバータ出力信号の精密なレベルを決定するために、補間回路（ｉｎｔｅｒｐｏｌａｔｏｒ）がコンバータ出力に応答して所望の時間におけるサンプル値を見つける。この補間回路は、無限又は有限インパルス応答のいずれかのタイプである。補間回路は、この補間回路で使用される係数を更新（ｕｐｄａｔｅ）する出力を有するシンボルタイミングプロセッサ（ｓｙｎｂｏｌ　ｔｉｍｉｎｇ　ｐｒｏｃｅｓｓｏｒ）に供給されるデジタル出力を導き出す。シンボルタイミングプロセッサもまた出力信号を表わすデータを導き出す。

デジタル基本位相ロックループの他のタイプの１つは、受信した信号の振幅を採取（ｓａｍｐｌｅ）する。この採取したサンプルは、サンプルソースの周波数のためのエラー制御信号を導き出すために処理される。このエラー制御信号は、固定したクロックソースのための数個の所定の周波数区分要因（ｆｒｅｑｕｅｎｃｙｄｉｖｉｓｉｏｎ　ｆａｃｔｏｒ）の１つを選択することによてサンプルソースの周波数を制御する。離散し固定した量によってサンプルソースが変化するように、エラーが変化すると周波数区分要因が変化する。このタイプの位相ロックループは、高周波数サンプルソースに適さず、高周波数分解能を提供しないという不利点がある。

そこで、本発明の目的は、新規且つ改良された信号側（卸位相シフト装置及び方法を提供することである。

本発明の他の目的は、新規且つ改良された信号制御可変周波数オシレータを提供し、及び制御信号に応答して可変周波数波を導き出す方法を提供することである。

本発明の付加的な目的は、新規且つ改良されたデジタル基本位相ロックループ、及び人力信号及びクロックをデジタル的に位相ロックする方法を提供することである。

本発明のその他の目的は、固定周波数クロックに応答するデジタル制御同期位相シフト器を含むデジタル基本位相ロックループを提供することである。

本発明のその他の目的は、固定周波数オシレータの基準を利用することから比較的費用のかからない高周波数に適したデジタル基本位相ロックループを提供することである。

発明の開示本発明の１つの態様に従って、クロック位相が、時間の関数として少なくとも数個の離散した変化値を有する信号を導き出すことによって時間の関数として離散的に変化される。このクロックのための少なくとも数個の離散した遅延時間が形成される。上記信号の値に応答してクロックは、少なくとも数個の形成された離散した遅延時間に支配されるので、クロックを支配する離散した遅延時間と信号の変化値との間に対応が在り、遅延に支配されるようなりロックは離散的に位相シフトされる。

本発明の特徴は、このクロックを支配する遅延が、この遅延に支配される前にクロックの位相に関する所定の関係を有するクロックを支配した遅延の位相に応答して初期値にリセットされる。

１つの実施例において、少なくとも数個の離散した遅延時間は、クロックの少なくとも数個の遅延レプリカ（ｒｅｐｌｉｃａ）を導き出すことによって形成される。この遅延レプリカにはクロックに対して異なる離散した遅延間隔を有する。

遅延時間は、信号の異なる値に応答して離散した遅延レプリカの異なるものを選択することによって変化される。

他の実施例において、少なくとも数個の離散した遅延時間は、離散した遅延時間を有する少なくとも数個の遅延ユニットにクロックを印加することによって形成される。この遅延時間は、信号の異なる値に応答してクロックを支配する遅延ユニットの数を変えることによって変化される。

本発明の（＝Ｊ加的な態様に従って、周期的波形の位相が、可変Ｈ７ｌ制御信引こ応答してシフトされる。位相シフトは、波形のソースの出力端ｒ−と、他の出力端ｆ・どの間に挿入される。波形位相をシフトするだめの装置は、離散したｊ χ延時間を有する少なくとも数個の遅延ユニットから成る。可変制御信号に応答する手段は、波形ソース出力端子とその他の出力端子との間の遅延ユニットの接続を制御し、それによって波形ソース出力端子とその他の出力端子との間の周期的波形で遅延ユニットによって挿入される遅延１１６１間を制御する。

１つの実施例において、遅延ユニットは相ｌｌ：にカスゲート（ｃａｓｃａｄｅ）され、制御手段はソース出力端子とその他の出力端子との間でカスケードされた遅延ユニットの数を効果的に制御するための制御信号に応答する。好適に、制御手段は遅延ユニットの１つの出力を選択しそれをその他の出力端子に結合する。

第２の実施例において、遅延ユニットの１．２．、、Ｎが提供される。遅延ユニット１が接続されるので、その出ノｊが、Ｎ個の遅延ユニットの他のいずれかを介しての接続なしで他の出力端子に接続される。制御手段は、ソース出ノＪ端子と遅延ユニットの入力端子との間、及び隣接する遅延端子の間で接続し、ソース出力端子とその他の出力端子との間でカスケードされるように前記遅延ユニットのｋをコマンド（ｃｏｍｍａｎｄ）する値を有する制御化シ月こ応答して遅延ｊの出力端子における波形が遅延ユニット（ｊ−１）の入力端子に連結され、ここでｋは選択的にｌとＮとの間の整数のいずれかであり、ｊは選択的に１と１（どの間の整数のいずれかである。

この第２の実施例において、制御手段は接続を確立するので、ソース出力端子における波形が遅延要素の入力端子ｊに結合され、ソース出力端子と遅延要素の入力（ｊ−１）、　（ｊ−２）、、、２．１との間で接続を効果的に提供し、遅延要素の出力Ｊ、　（ｊ−１）、、、２と、遅延要素の入力（ｊ　−１）（ｊ−２）、、、１との間で接続をそれぞれ確１７．する。

ハードウェアを最小にするために、制御手段は好適にＮ個のユニットを複数のグループに区割すし、制御手段は、第１の時間間隔中にＮ個のユニットのＰの第１のグループのためのｋの値を単調的に変化させ、次いで第２の時間間隔中にＮ個のユニットのＰの第２のグループのためのｋの値を単調的に変化させる。制御手段は、Ｐ状態を有するカウンタ　（ｃｏｕｎｔｅｒ）又は記録器（ｒｃｇｉｓｔｅｒ）を含む。第１及び第２の時間間隔中、制御信号がＰ状態からＰユニットの第１及び第２のグループにそれぞれ結合される。

本発明の付加的な態様に従って、周期的入力波が、制御信号の値と、この波を遅延し且つその少なくとも数個の遅延レプリカを導き出すこととによって制御された量により位相シフトされる。各遅延レプリカは人力波に関する異なる遅延間隔を有する。制御信号の値に応答して遅延レプリカの１個が選択される。この選択された遅延レプリカは、制御信号の値によって決定される量によって周期的人力波に関して位相シフトされる。

本発明の他の態様に従って、クロックに印加されるように位相変化を表わす値を有する制御信号に応答してタロツクの位相をシフトするための装置が、クロックの少なくとも数個のレプリカを導き出すための、クロックに応答する手段から成る。レプリカは、相（ｆ−に関して５′（なる時間遅延を有する。位相変化を表わす信号の値に応答する手段が、制御信号の値の関数として、選択された１個のレプリカを出力端子へ結合する。

クロック、遅延レプリカを導き出す手段及び選択的に連結する手段に使用する比較的低費用の低周波数シリコン基本集積回路デバイスを可能とするために、装置は好適に、所定の位相関係が出力端子におけるレプリカとクロックとの間に在るときに制御信号を所定の値にセットするための手段を含む。位相変化を表わす信号は、出力端子におけるレプリカと基準周波数との間で実質的に一定の周波数エラーを表わす信号に応答して導き出される位相修正信号である。所定の位相関係は、クロック位相の近似的にｎｘ３６０°　（ここで■１は整数を含む単位である）の位相変化を表わす。制御信号の所定の値は、出力端子でのレプリカがクロックの位相から約ｎｘ３６０°だけ異なる位相を有するときにクロックの０′位相変化に関係した値にセットされる。結果的な同期構造は、ガリウムヒ化物のような高価格の材料の使用を要する同期回路よりもずっと低い周波数において動作される。

装置は好適に、送信器から受信器への伝達結果としてデグレイド（ｄｅｇｒａｄｅ）されるような傾向を有する情報（ｉｎｔｅｌｌｉｇｅｎｃｅ）を表わす信号に応答するアナログデジタルコンバータを含む受信器位相ロックループに含まれる。このコンバータは、位相シフトクロックに応答して導き出されたサンプル波連続（ｓａｍｐｌｅ　ｗａｖｅ　ｔｒａｉｎ）に応答して情報信号の振幅を表わす多重ビツトデジタル信号を導き出す。コンバータに応答する手段が、周波数エラー及び位相修正を表わす信号を導き出す。位相修正信号を導き出すために、位相ロックループは、周波数エラーを表わす信号を集積（ｉ　ｎｔｅｇｒａｔｉｎｇ）するための手段を含む。

１つの実施例において、インテグレータ（ｉｎ　ｔｅｇｒａｔｏ　ｒ）に応答するカウンタが、位相修正信号を導き出し、約ｎｘ３６０°だけクロック位相から異なる選択されたレプリカに応答してＯにリセットされる。

この第１の実施例において、デジタル制御信号が変化するときはいつでも、選択手段の出力で発生する突発的な故障を防ぐような手段がある。この実施例において、レフ四方を導き出す手段は、１．２．、、（Ｎ−１）で示される（Ｎ−１）個の実質的にカスケードした等しい時間遅延要素を含み、結合するための手段は、デジタル制御信号に応答する制御人力、及び入力信号端子Ｏ及びｋがそれぞれクロック及び遅延要素ｋから導き出されたレプリカに応答するところのＯ，ｌ、２．、、（Ｎ−１）で示されるＮ個の信号入力端子を有するマルチプレクサを含み、ここでｋは選択的に１．２．、、（Ｎ−１）のいずれかである。

位相変化信号は好適に反射コード化（つまり、Ｇｒ　ａｙコード化）され、マルチプレクサは、各々第１及び第２の信号入力、信号出力、及び２つの信号入力の１個での信号を制御入力信号におけるビット値の関数として信号入力に送るための反射コード化信号のビットに応答する制御入力を有する（Ｎ−１）個のゲートのアレイ（ａｒｒａ幻を含む。これらゲートは、反射コード化したデコードロジックに従って相互に接続され、反射コード化信号ベース１０（反射コード化信号の１ビツト変化によって指示される）の１つのカウント　（ｃｏｕｎｔ）によって先行するときマルチプレクサ信号出力端子に接続されたマルチプレクサ信号入力端子の数の累進（ｐｒｏｇｒｅｓｓｉｏｎ）のようなものがある。

その他の実施例において、インテグレータ出力の変化が検出され、シフト信号を導き出す。シフト信号は、　（１）位相シフトされる周期的波形と少なくとも様々な遅延ユニットと（２）それぞれ選択的にカスケードした遅延ユニットの出力と入力との間の接続を制御する。

本発明の付加的な態様に従って、クロックに印加されるように周波数修正を表わすデジタル制御信号に応答してクロックの位相をシフトするための装置が、少なくとも数個の離散した間隔の選択された１個によってクロックから遅延されるクロックのレプリカを導き出すためのクロックに応答する手段から成る。周波数修正信号に応答する手段は、離散した間隔の１個を選択する。周波数修正信号は、非常に小さくなるような傾向を有し、それによって、クロックの多数の周期が生じた後に選択したレプリカの相対位相を変化させる。クロックの約３６０゜における位相によってシフトする選択したレプリカの位相に応答する手段が、クロックとの所定の初期位相関係を有する選択したレプリカに関係した初期条件に戻すように選択手段を働かせる。

本発明のその他の態様に従って、周期的人力波の周波数にされるように変化を表わす値を有する第１のデジタル制御信号及び周期的入力波、例えばクロック、に応答する可変周波数ソースが１周期的入力波に伝えられるように位相シフトに釣り合う値を有する第２のデジタル制御信号に応答するデジタルインテグレータから成る。周期的人力波シフト及び第２のデジタル制御信号に応答するデジタル位相シフト器が、第２のデジタル制御信号の値によって決定された量だけ周期的入力波の位相をシフトし、デジタル位相シフト器が、周期的人力波の周波数が第１のデジタル制御信号の値によって決定される量だけ平均においてシフトされるところの可変周波数出力を導き出す。デジタル位相シフト器は、周期的入力波に応答し、波を遅延し、少なくとも数個の離散した間隔の選択された１個によってその波から遅延されたその波のレプリカを導き出すための手段から成る。第２のデジタル制御信号に応答する手段が、離散した間隔の１個を選択し、遅延されたレプリカが第２のデジタル制御信号の大きさによって決定された量だけ周期的入力波に相対して位相シフトされる。

本発明のその他の態様は、一定周波数とはやや異なる周波数を有するクロックと一定周波数入力との間で位相ロックを達成するための方法である。この方法は、サンプル周波数における入力の値を採取し、サンプル周波数と一定周波数入力との間の周波数エラーと等しい値を有する第１の表現（ｒｅｐｒｅｓｅｎｔａｔｉｏｎ）を導き出すためにサンプル値に応答することから成る。タロツクの周波数は、クロックでインポーズ（ｉｍｐｏｓｅ）されるように位相シフトに釣り合う値を有する第２の表現を導き出すために第１の表現を集積することによる第１の表現の値によって決定される値によりシフトされる。インポーズされるような位相シフトは、前記位相シフト値の隣接したものが相互に近似的に等間隔をあけているところの少なくとも数個の異なる離散した値の１個を有する。遅延が、周波数シフトクロックを導き出すために選択された離散した値に正比例する時間の間、クロックにおいてインポーズされる。

好適実施例において、入力は、入力を値に転換することによって採取され、多重ビツトデジタル値が入力を採取する都度に導き出される。

その他の態様に従って、本発明は、クロックの位相を少なくとも数個の異なる離散した値の選択した１個にシフトするための方法である。遅延が、位相シフトクロックを導き出すために選択した離散した値によって決定された時間の間、クロックにインポーズされ、選択した値が変化するとインポーズした遅延が変化する。選択した値は、クロックの約１サイクルの整数倍（ｉｎｔｅｇｒａｌ　ｍｕｌｔｉｐｌｅ）に等しいクロックにおいてインポーズした遅延に応答してＯにリセットされる。

本発明のその他の態様に従って、０．１．２．、、（Ｍ−１）で示されるＭ個のビットを有する反射コード化信号に応答して出力端子にＮ個の入力信号を送ることができるマルチプレクサが提供され、ここでピッ）Ｏ及び（Ｍ−１）はそれぞれ反射コード化信号の最低及び最高のオーダーのビットであり、２＜Ｍ＞　＝Ｎである。このようなマルチプレクサは、Ｏｌｌ、２、、、（Ｎ−１）で示されるＮ個の入力端子及び（Ｎ−１）個のゲートから成り、それぞれ、第１及び第２の信号入力と、制御入力におけるビット値の関数として信号出力へ２個の入力信号の１個における信号を送るための反射コード化信号のビットに応答する制御入力と信号出力とを有する。ゲートの信号出力と制御入力と信号入力とは入力端子及び相互に接続され、反射信号値がｉのベース１０での値を表わす反射値から（ｉ＋１）に変化するときに、出力端子における信号が入力端子ｉにおける信号から入力端子（ｉ＋１）における信号へと変化し、ここで１は０，１．２．、、（Ｎ −２）の各々から選択される。

好適に、マルチプレクサの（Ｎ−１）個のゲートは、Ｍ個の行を含むツリー（ｔｒｅｅ）のように間隔をあけて配列され、行ｒはＮ　（２−ｒ−１）個のゲートを含み、ここでｒはＯ，ｌ、２゜、、（Ｍ−１）の各々から選択され、行ｒのゲートは反射コード化信号のビットｒに応答する。

好適実施例において、行０におけるゲート（ｋ＋１）の第１及び第２の入力が入力端子（２に＋３）及び２　（ｋ＋１）における信号に応答するようにそれぞれ接続されるが、ゲートｋ（ここでｋはＯから（Ｎ／２−２）の偶数整数である）の第１及び第２の入力は入力端子２ｋ及び（２に＋１）における信号に応答するように接続される。行ｒ＋１におけるゲート（ｊ＋１）の第１及び第２の人力が行ｒのゲー）（２ｊ＋３）及び２（ｊ＋１）の出力における信号に応答するようにそれぞれ接続されるが、行ｒ＋１におけるゲートｊ　にこでｊはＯからＮ２− （ｒ＋１）　２の偶数整数である）の第１及び第２の入ノＪは行ｒのゲート２ｊ及び（２ｊ＋１）の出力端子における信号に応答するようにそれぞれ接続され、ここでｒは０から（Ｍ−１）の各々から選択される。

そこで、本発明の目的は、少なくとも数個の入力端子を有し、それら端子の１個における信号を出力端子に接続するための反射コード化信号に応答する新規且つ改良された信号マルチプレクサを提供することである。

本発明の付加的な目的は、少なくとも数個の入力端子を有し、反射コード化信号のベース１０の値と、出力端子に接続される選択した入力端子における信号との間で１対ｌの関係が在る、反射コード化信号に応答する信号マルチプレクサを提供することである。

本発明の上述及びその他の目的、特徴及び利点は、手拭図面と共に、以下に説明する様々な特定的な実施例によって明らかであろう。

図面の簡単な説明図１は、本発明の１つの実施例に従ったデジタル制御同期位相シフト器を組み込む位相ロックループの部分ブロック及び部分回路図である。

図２は、図１に含まれるマルチプレクサの好適実施例のブロック図である。

図３は、本発明に従った、同期デジタル制御位相シフト器の田野実施例のブロック図である。

図４は、図３に図示される構造に含まれる遅延ユニットの略図である。

図５は、図３に含まれる制御器の回路図である。

図６は、図５に含まれるシーケンサの流れ線図である。

好適実施例の説明図１は、リード１２及び１４それぞれにＩ及びＱ成分を有する受信基本バンド四極位相シフト主（ｋｅい信号に応答する位相ロックループである。リード１２及び１４の信号は、これらリードにおける信号の配分に先立ってなされる送受信処理のために典型的に低下され、元々の可変位相Ｉ及びＱチャネル（パイレベル（ｂｉ−１ｅｖｅｌ）　）振幅が、リード１２及び１４における一対のレベルの間で振幅の全域（ｇａｍｕｔ）を有する信号に変形される。リード１２及び１４における信号の典型的なビット、シンボル又はバンド率は２０メガヘルツである。

リード１２及び１４におけるこれら信号は、アナログデジタルコンバータ１６及び１８にそれぞれ供給され、各々がその時間にコンバータに印加される信号の振幅に釣り合う値を有する多重ビツト平行デジタル信号を導きだし、コンバータはり−ド２０を介する可変周波数サンプルクロックと共に供給される。位相ロックループを含む通常の受信器において、サンプルクロック周波数はり−ド１２及び１４における信号のシンボル率の周波数の２倍であり、従来技術と同様に、早期ゲートサンプル及び後期ゲートザンプルを提供する。

コンバータ１６及び１８の出力信号は、それぞれバス２４及び２６における平行多重ビツトデータ及びエラー出力を導き出すためのデジタルデータデコーダ及びエラー生成器２２に供給される。バス２６におけるエラー信号は、理想（ｉｄｅａｌ）サンプル点に関係するリード２０における信号によって提供されるサンプル位相の偏差を（デジタル的に）表わす。

バス２６のエラーを表わす信号は、バス２６におけるエラー信号に関連した周波数エラーを表わす平行多重ビツトデジタル制御信号をバス３０に導き出すためのシンボルタイミングループフィルタ２８に供給される。シンボルタイミングループフィルタ２８は一般に、リード１２及び１４における各々のシンボルにおいて１個の周波数エラー信号を導き出す。コンバータ１６及び１８、データデコーダ及びエラー生成器２２、及びシンボルタイミングループフィルタ２８の構造は在来的であり、これ以上の説明を要しない。

バス３０におけるシンボルタイミングループフィルタ２８によって導き出された周波数エラー信号は、リード２ｏにおけるサンプルクロックの周波数及び位相を制御する。次いで、バス３０における周波数エラー信号は、効果的なデジタルインテグレータである全付加器（ｆｕｌｌ　ａｄｄｅｒ）　３２によってデジタル位相エラー信号に変換される。位相エラー信号のオーバーフロービットはリード３４に供給され、マルチプレクサ４ｏの入力３８を選択するために供給される反射コード多重ビツト平行出力を有する反射（好適にはグレイ　（Ｇｒａｙ）　）コードカウンタ３６でカウント（ｃｏｕｎｔ）を進める。マルチプレクサ４ｏは、ｏｌｌ、２．　、　、（Ｎ−２）、　（Ｎ−１）で示されるＮ個の信号入力端子を含む。マルチプレクサ４ｏのＮ個の信号入力端子は、固定した周波数クロックソース４２及びその遅延したレプリカに応答する。信号入力端子１．２．、、（Ｎ−２）、　（Ｎ−１）が、△Ｔ、　２△Ｔ、　、　、（Ｎ−２）△Ｔ、（Ｎ −１）ΔＴによってそれぞれ遅延されるレプリカに応答するが、マルチプレクサ４０の信号入力端子０がタロツク４２の固定した周波数出力に直接に応答し、ここで、ΔＴは遅延時間である。

入力端子１．２．、、（Ｎ−１）に供給される遅延レプリカは、カスケードされた遅延要素４４．１．４４．　２．　、　、　４４、（Ｎ−２）、４４．　（Ｎ −１）からそれぞれ導き出される。

好適実施例において、遅延要素４４の各々が、一対のカスケードされた単一（ｕ　ｎ　ｉｔｙ　）利得反転増幅器を含み、カスケードした増幅器の伝達遅延が遅延要素の各々に関連した遅延時間に等しい。遅延要素の全ての可能な遅延時間においてカスケードした遅延要素４４．ｌ、４４．２．、．４４．　（Ｎ−２）　、４４、（Ｎ−１）の総遅延時間は、固定した周波数クロック４２の１サイクルを越え、最良の場合において遅延時間は固定した周波数クロック４２の１サイクルをやや越える。好適実施例において、マルチプレクサ４０の１２８（２７）個の信号入力端子があり、Ｎ＝１２８であり、１２７個の遅延要素４４がある。

マルチプレクサ４０が選択人力３８においてデジタル制御信号に応答し、信号入力端子０．１．２．、、（Ｎ−２）、　（Ｎ−１）における遅延したレプリカの１個をマルチプレクサ出力端子４６に供給する。それによって、端子４６における信号は、固定した周波数クロックソース４２の時間遅延レプリカである。遅延は、クロックソース４２の周波数における、端子３８におけるデジタル制御信号の値によって決定される位相シフトと釣り合う。

す４０の出力がクロックの位相が近似的に完全な１サイクル、つまりその３６０ °を通じてシフトされたときにクロック４２の位相とインフェーズ（ｉｎ・ｐｈａｓｅ）の関係に戻る。このフィードバック配列のため、マルチプレクサ４０及び遅延要素４４から成る位相シフト器が同期し、要素４４の各々に関連した遅延時間において、絶対的に固定されて残ることが不必要である。

よって、要素４４の伝達遅延時間は、製造処理、温度及び供給電圧の関数として変化できる。一般に、クロック４２の周波数は、リード１２及び１４における信号のシンボル率の周波数の２倍をやや越える。これは、端子４６における波の位相をクロック４２の多数のサイクルにわたってやや単調に進める。グリッチブロック（ｇｌｉｔｃｈ　ｂｌｏｃｋｉｎｇ）回路４８を介して端子４６からリード２０に結合されるサンプル周波数の対応する変化がある。バス３０における周波数エラー信号が、リード３４に印加されるオーバーフロービットを有する位相エラー信号に全付加器３２によって移される。クロック４２の多数のサイクルの後、マルチプレクサ４０の端子３８に供給される単調に変化する位相入力になる全付加器３２によって導き出される位相エラー信号の増分の変化がある。

端子４６からリード２０へ結合されるサンプルクロックは、バス３０におけるフィルタ２８の出力の有限変化を生じさせる。これは、マルチプレクサ４ｏの選択人力３８における入力信号及び全付加器３４の出力の変化になる。ループフィルタ２８から導き出される周波数エラー信号に変化がなくても、インフェ−ズ３２又は全付加器の出力が変化し、ループフィルタから導き出された周波数エラー信号を提供し、有限のゼロでない値を有する。それによって、端子４６におけるクロックレプリカの位相は、クロック４２の多数のサイクルにわたってゆっくりと単調に変化する。離散した量による各々の位相変化が大時間に関係する。出力４６における位相は、マルチプレクサ４０の入力３８に印加されグレイコード（Ｇｒａｙ　ｃｏｄｅ）カウンタ３６に導き出された信号の値の変化があるまでクロックの多数のサイクルのためのタロツク４２の位相と相対して一定に残る。

約３６０°、つまりクロック４２の近似的に１サイクルだけ移される端子４６におけるクロックレプリカの位相に応答して、グレイコードカウンタ３６がＯにリセットされる。０にリセットされるカウンタ３６に応答して、マルチプレクサ４０の人力３８がＯにセットされ、出力端子４６に結合されるマルチプレクサ４０の信号入力端子におけるクロックになる。それにより、マルチプレクサ４０のの出力はクロック４２の出力とインフェーズとなり、新しい位相シフトを誘引されるようにする。

マルチプレクサ４０がスイッチされるときはいつでも、グリッチが出力端子４６で創り出される。このグリッチを端子２０に到達することを防ぐことは重要である。このようなグリッチを防ぐためのグリッチブロック回路４８は、ＯＲゲート５０、Ｄフリップフロップ５２及び遅延要素５４を含む。ＯＲゲート出力がＤフリップフロップ５２のクロック人力に接続され、フリップフロップデータ（Ｄ）入力が一定の２進の１のレベルと共に供給されるが、ＯＲアゲ−５０の１個の入力がマルチプレクサ４０の出力４６に直接接続される。リード２ｏにおけるクロックパルスがグレイコードカウンタ３６のクロック入力に供給され、グレイコードカウンタは、クロックパルスの前縁（ｌｅａｄｉｎｇ　ｅｄｇｅ）に応答する。フリップフロップ５２は、Ｑと、ＯＲ遅延要素５４の方法（ｗａいによるフリップフロップ５２の同期リセットゲート５０の第２の人力及び遅延要素５４の方法（ｗａｙ）によるフリップフロップ５２の同期リセット（Ｒ）に接続されたＱ出力端子を含む。遅延要素５４が、入力３８における信号の値の変化に応答して出力端子４６における位相変化を発生させるのにマルチプレクサ４ｏに要する時間よりも大きい遅延時間を有し、後の時間（ｔｈｅ　１ａｔｅｒ　ｔｉｍｅ）は、マルチプレクサ伝達遅延時間としてここで参照される。

マルチプレクサ４０の出力端子４６において導きだされる前縁に応答して、前縁がＯＲゲート５０によって導き出される。

ＯＲゲート５０によって導き出された前縁はフリップフロップ５２を働かせ、そのＱ出力がＯから１の状態へと変化し、よってＯＲゲート５０の出力を２進（ｂｉｎａｒｙ）の１の状態にさせる。ＯＲゲート５０の出力は、マルチプレクサ伝達遅延よりも大きな期間の間、１の状態を残す。遅延要素５４によって決定された遅延時間が経過した後、要素５４の出力において２進の１から０への遷移がフリップフロップ５２をリセットする。リセット状態に働かされるフリップフロップ５２と共に、ＯＲゲート５０の出力は、マルチプレクサ４０の出力端子４６において遷移をさせる。要素５４内部の遅延装置が、要素５４の出力における２進の０から１への遷移を起こさせることによりフリップフロップ５２のリセットを中止する。

ＯＲゲート５０の出力がリード２０に供給され、リード１２及び１４における信号がシンボルシンボル周期中にアナログデジタルコンバータ１６及び１８の２倍だけ採取されるようにする。付加的に、ＯＲゲート５０の出力が、遅延要素５８を介して接続されるクロック４２の出力に応答する第２の入力を有する位相変化検出器５６の１個の入力に供給される。遅延要素５８は、マルチプレクサ伝達遅延時間とＯＲゲート５０の伝達遅延時間との和に等しい遅延時間を有する。検出器５６の２個の入力の前縁の位相リード−位相ラグ関係の変化があるとき、検出器はその出カリードロ０におけるパルスを導き出し、このパルスがグレイコードカウンタ３６のリセット入力に供給される。検出器５６及びそれに関連した回路は基本的に、クロックソース４２の出力波に関する端子４６における波の近似的にｎｘ３６０°　（ここで、ｎは１を含む整数である）のための位相シフト器である。

０状態へのグレイコードカウンタ３６のロックアツプ（Ｉｏｃｋｕｐ）を防ぐために、検出器５６が、第１の出ノＪパルスを導き出すと直ちに出力端子４６における信号が十分に位相シフトされるまでその後の付加的な時間のために第２の出力パルスを導き出すことを防ぐ。この結果は、カウンタ３６の出力が０°を数度上回るものに関連した値および０の値を有するときに検出器５６の出力を抑制（ｉｎｈｉｂｉｔ）することによって達成される。この終端に、検出器５６の出力がゲート（図示せず）を介して接続され、カウンタ３６の出力は、カウンタ出力が０゜から最悪の場合であっても３４０°までのクロック４２の位相シフト値に関連した範囲であるときに抑制（ｉｎｈｉｂｉｔ）信号を有するゲートを供給する検出器（図示せず）に供給される。リード１２及び１４における信号のビット率が、クロック４２の周波数よりも数キロヘルツ（例えば、７ＫＨｚ）低い参照値において一定であると考えられるため、マルチプレクサ４０の出力４６における位相変化がクロック４２に関して同一方向で常に増加し、クロック４２の出力と端子４６における信号との間で０位相差をもたらすように、検出器５６がパルスをリード６゜に供給することができない。

好適実施例において、マルチプレクサ４ｏが、Ｍ個のビットを有する反射グレイコード化信号に応答し、ここでＮ＝２Ｍであり、Ｎが遅延要素４４がらのマルチプレクサの０．１．２゜、、（Ｎ−１）の大ツノの総数である。反射コード化信号が望ましく、それは、そのただ１個の２進値がベース１ｏの値の１個の数の変化の各々のために変化するがらである。入力３８における信号で１個の２進値の変化に応答して、マルチプレクサ４０が、その０．１．２．　、　、（Ｎ−２）、　（Ｎ−１）の入力の１個において連続的に比較的大きいが又は比較的小さい信号を選択する。

一般に、マルチプレクサ４０が、２個の信号入力（Ａ及びＢ）と、出力に接続される２個の入力のいずれかを決定するための２進のレベルに応答する制御人力（Ｓ）とを各々が有する（Ｎ−１）個のゲートのアレイを含む。アレイのゲートはツリー（ｔｒｅｅ）で配列され、ツリーの行がＮ／２個のゲートを有し、ツリーの行１がＮ／４個のゲートを有し、ツリーの行２がＮ／８個のゲートを有し、そして行ｒがＮ　（２−＋ｒ＋＋１　）個のゲートを有する。

行Ｏのゲートの信号入力は、マルチプレクサの信号入力端子に接続され、行０の偶数番目のゲートがマルチプレクサ信号入力端子に関して交差（ｃｒｏｓｓ）される入ノＪを有するが、直接接続が行０の残ったゲートとマルチプレクサ信号入力端子との間で与えられる。行０のゲートの出力は、隣接のゲートのＡ及び８人力に接続され、行１においても同様である。連続する行のゲートの出力は、同様に、隣接する行のＡ及びＢ入力に接続される。

一般に、Ｎ個の入力信号を出力端子へ送る（ｒｏｕｔｉｎｇ）ためのマルチプレクサにおいて、行０のゲートｋ（ここで、ｋは０がら（Ｎ／２−２）の偶数整数）のＡ及びＢの入力は、マルチプレクサの信号入力端子２ｋ及び（２に＋１）における信号に応答するようにそれぞれ接続され、行０のゲー）　（ｋ＋１）のＡ及び８人力は信号入力端子（２に＋３）及び２　（ｋ＋１）における信号に応答されるようにそれぞれ接続される。行（ｒ＋１）のゲートＪ　（ここで、ｊは０からＮ　２−　（ｒ＋ｌ）　−２の偶数整数）のＡ及びＢ入力は行ｒのゲート２ｊ及び（２ｊ＋１）の出力端子における信号に応答するようにそれぞれ接続され、行（ｒ＋１）のゲート（ｒ＋１）のＡ及びＢ入力は行ｒのゲート（２ｊ＋３）及び２　（ｊ＋１）の出力端子における信号に応答するようにそれぞれ接続され、ここで、ｒは０がら（Ｍ−１）の各々から選択され、ｊは０．　１．２．　、　、　Ｎ　（２−ｒ−＋）の各々から選択される。特定のマルチプレクサアレイは、遅延要素４４からマルチプレクサ４０への直接的な出力及び交差する付加的なラインのないマルチプレクサ内のゲートの間の送りだし及び配置をさせることができ、良好な正確さでマルチプレクサを介する全ての経路のための同一の遅延を達成することが可能となっている。

行０のゲートの制御人力は、グレイコードカウンタ３６から導き出された最低のオーダーのビットに応答し、行１のゲートの制御人力は、カウンタ３６によって導き出された次に最低のオーダーのビットに応答し、等、最終の行（Ｍ−１）の信号ゲートの制（卸入力は、カウンタ３６によって導き出された最高のオーダーのビットに応答する。したがって、ベース１ｏの１個によって変化する反射コード化信シ月こ応答して、ツリーの１個の行のみで全てのゲートの状態に変化がある。

固定周波数クロック４２及びその７個の遅延レプリカの出力とグレイカウンタ３６の出力とに応答するマルチプレクサ４゜の簡単な形態が図２に示されている。

図２において、固定周波数クロック４２は、カスケード遅延要素４４．１．４４．　２゜、、４４．７を導き出す。クロック４２の出力はマルチプレクサ４０の信号入力端子０に印加され、遅延要素４４．ｌ、４４．２．、．４４．７の出力はマルチプレクサの信号入力端子１．２゜０．７にそれぞれ印加される。図２の簡単な場合のために、マルチプレクサ４ｏは、３個の行で配列された７個のゲートを含み、行Ｏ（第１の行）は４個のゲートを含み、行１（第２の行）は２個のゲートを含み、行２（第３の行、つまり最後の行）は１個のゲートを含む。よって、行０はゲート７゜、１１．７０．１２．７０．１３及び７０．１４を含み、行１はゲート７０．２１及び７０．２２、そして行２はゲート７０．３１を含む。

ゲート７０の各々は、２個の信号入力端子Ａ及びＢ、制御信号出力Ｓ及び出力端子を有する。２進の０値を有する端子Ｓにおける信号に応答して端子Ａにおける信号がゲート出力端子に接続され、２進の１の値を有する端子Ｓにおける信号に応答して端子Ｂにおける信号がゲート出力端子に接続される。ゲート７０．１１のＡ及び８人力がマルチプレクサ信号入力端子０及び１における信号にそれぞれ応答し、ゲー）７０．１２のＡ及びＢ入力がマルチプレクサ信号入力端子３及び２にそれぞれ応答する。同様の関係が行Ｏの残りのゲートのＡ及びＢ入力端子において存在し、ゲー１−７０．１３のＡ及びＢ入力がマルチプレクサの信号入力端子４及び５における信号に応答し、ゲート７０．１４のＡ及びＢ入力がマルチプレクサ入力端子７及び６における信号にそれぞれ応答する。７０．１１−７０．１４のＳ制御人力はグレイコードカウンタ３６の最小の有効なビット出力によって並列に導き出される。

行１のゲート７０．２１及び７０．２２のＳ制御入力は、グレイコードカウンタ３６の２番目に最小の有効なビット出力によって並列に導き出される。ゲート７０．２１のＡ及びＢ入力は、ゲー）７０．１１及び７０．１２の出力にそれぞれ応答し、ゲート７０．２２のＡ及びＢ入力はゲート７０．１４及び７０．１３の出力にそれぞれ応答する。

行２のゲート７０．３１のＳ制御人力は、グレイコード信号の最大に有効なビット出力に応答する。ゲート７０．３１のＡ及び８人力はマルチプレクサ７０．２１及び７０．２２の出力にそれぞれ応答する。図にの簡単な場合において、マルチプレクサ出力がゲート７０．３１から導き出される。

動作において、ゲート７０に供給されたグレイコード信号の各々１個のビット変化のために、マルチプレクサ出力に接続したマルチプレクサ入力信号端子の数の１段階の変化がある。

よって、例えば、０００値を有するゲート７０に供給されたグレイコードに応答して、ゲート７０．３１の出力は、マルチプレクサの信号入力端子Ｏにおける信号である。この場合、ゲート７０の全部が起動（ａｃｔｉｖａｔｅ）され、その六入力における信号がゲート出力に接続され、ゲート７０．１１．７０．２１及び７０．３１を介してマルチプレクサ出力に接続されるマルチプレクサ入力端子０における信号になる。０００から００１に進むグレイコード信号に応答して、マルチプレクサ入力端子ｌにおける信号が、ゲート７０．１１及び７０．２１を介してゲート７０．３１の出力に接続される。０００１に進むグレイコード信号に応答して、マルチプレクサ入力端子２における信号は、ゲート７０．１２．７０．２１及び７０．３１を介してマルチプレクサ出力に接続される。０１０に進むグレイコード信号に応答して、マルチプレクサ入力端子３における信号は、ゲート７０．１２．７０．２１及び７０．３１を介しテマルチブレクサ出力に接続される。ｏｌｏがら１１０１のカウントによって増加されるグレイコード信号に応答して、マルチプレクサ入力端子４における信号は、ゲート７０，１３．７０．２２及び７０．３１を介してマルチプレクサ出力に接続される。１１１の値を有するグレイコード信号に応答して、マルチプレクサ入力端子５における信号は、ゲート７０．１３．７０．　２２及び７０．３１を介してマルチプレクサ出力に接続される。１０１の値を有するグレイコード信号に応答して、マルチプレクサ入力端子６における信号は、ゲー）７０．１４．７０．　２２及び７０．３１を介してマルチプレクサ出力に接続される。最後に、１００の値を有するグレイコード信号に応答して、マルチプレクサ入力端子７における信号は、ゲート７０．１４．７０．２２及び７０．３１を介してマルチプレクサ出力端子に接続される。よって、マルチプレクサ出力は、ゲート７ｏに供給されるグレイコード制御信号の各々１ビツト変化に応答してマルチプレクサ入力端子における信号の間で連続的に進める。グレイコード信号の１ビツトだけが１回で変化することがら、アレイの１つの行だけのゲートが１回で変化する。

図１のデジタル位相シフト器は、グリッチブロック回路４８を要する。グリッチを起こす可能性を完全に除去し、したがってグリッチブロック回路４８を除去することが多数の状況下において望ましい。これら終端に、デジタル制御同期位相シフト器１９８、図３、が与えられる。位相シフト器１９８は、図１のデジタル位相シフトパルスを位相ロックループ受信器で置き換える。図１の受信器は、グレイコードカウンタ３６を除去することによって変更され、位相シフト器１９８は、全付加器３２の出力によって導き出され、全付加器の出力が変化すると位相シフト器１９８の制御ユニットのシフトコマンド人力が変化する。

位相シフト器１９８は、ループフィルタ２８から導き出された周波数制御出力信号△ｆに応答して図１の機能のデジタル位相シフト器の方法と同様にループフィルタ２８から導き出されたΔｆ信号に応答する可変周波数及び位相オシレータとして考慮される。

図３に示される可変位相クロックソースは、Ｎ個の遅延ユニット２００．１．２００．２．、．２００．　（ｋ−１）、２ｏｏ、（ｋ）、２ｏｏ、（ｋ＋ｘ）、、、２００．　（Ｎ）　を服含む。遅延ユニット２００の選択した番号（ｉ）が、スイッチ２０２及び２０４によって固定周波数及び位相クロックソース２０８を相互にカスケードする。スイッチ２０２及び２０４の状態は、固定周波数及び位相クロックソース２０８に応答するように制御ユニット２０６によて制御される。Ｎ個のスイッチ２０２及びＮ個のスイッチ２０４の全部があり、スイッチ２０２及び２０４の１個が遅延ユニット２００の相違する１個に関連されている。

よって、スイッチ２０２．１及び２０４．１は、遅延ユニット２００．１に関連され、スイッチ２０２．　２及び２０４．２は、遅延ユニット２００．２に関連され、スイッチ２０２．　（ｋ）及び２０４．　（ｋ）は遅延ユニット２００、（ｋ）に関連されている等である。遅延ユニット２００゜１の出力は、それに関連するゼロ遅延時間を有するように考慮される。スイッチ２０２は、相互に連続して多数の遅延ユニット２００を接続し、スイッチ２０４は、遅延ユニットの入力をクロックソース２０８の出力端子に選択的に接続する。スイッチ２０２及び２０４は、制御ユニット２０６によって起動され、特定の遅延ユニットに関連するスイッチがブレークモード（ｂｒｅａｋ　ｍｏｄｅ）前のメイク（ｍａｋｅ）で起動される。

初期的に、スイッチ２０４の全部が閉じられた状態であり、スイッチ２０２の全部が開かれている状態である。制御ユニット２０６が、全付加器３２　（図１）の出力によってそれに供給されるシフトコマンド信号と、スイッチ２０２及び２０４を起動するようにクロック２０８の出力の前縁とに応答し、第１のシフト信号に続く第１のクロックパルスの前縁に応答して、スイッチ２０２．１及び２０４．１が、スイッチ２０２゜１を閉じ、スイッチ２０４．１を開くように状態を変化させる。スイッチ２０４　（及び特定的にスイッチ２０４．２）の全部が閉じられるなら、ブレーク動作前のメイクが起こる。制御ユニット２０６に供給される第２のシフトパルスに続く第１のクロックパルスの前縁に応答して、スイッチ２０２．２及び２０４．２がそれぞれ開閉する。動作がこの方法で続き、スイッチ２０２．　（ｋ）及び２０４．　（ｋ）は、シフトパルスに制御ユニット２０６に印加された後に第１のクロックパルスの前ａに応答してそれぞれ開閉する。制御ユニット２０６は、前述の初期条件の状態に初期化するために、位相変化検出器５６によって導き出されるリセット出力に応答してＯにリセットされる。

一旦閉じたスイッチ２０２は閉じたままであり、一旦開いたスイッチ２０４は、制御ユニット２０６が、出力端子２１０における波連続（ｗａｖｅ　ｔｒａｉｎ）をクロック出力端子２１２において導きだされるようにクロック２０８の周波数の１サイクルよりもやや太きいものによってシフトしたときに起こる検出器５６の出力によってリセットされるまで開いたままである。

図３に示した装置の初期条件の状態において、１個の遅延ユニット２００．１が回路において有効的であり、ソースの出力端子２１２と出力端子２１０との間にソース２０８によって導き出された波形のやや固定した位相の変化がある。制御ユニット２０６に供給されるシフトパルス１に応答して、遅延ユニッ）２００．２の遅延が挿入され、端子２１０に接続されるようにクロックソース２０８の位相がそれにより変更される。

制御ユニット２０６に供給されるシフトパルスｋに応答して、遅延ユニット２００．１．２００．２．、．２００゜（ｋ）及び２００．　（ｋ＋Ｄの遅延が固定クロック２０８の出力と端子２１０との間で挿入され、約（ｋ＋１）ΔＴの位相シフトがあり、ここで△Ｔは遅延ユニット２００の遅延時間に近似的に等しい。

ユニット２００の遅延時間は、相互に近似的に等しいが、使用中に遅延ユニットで起こる変化及び遅延ユニットの製造の許容差のため、相互に厳密には等しくない。遅延ユニット２００．２−２００．　（Ｎ）の総遅延時間が固定クロックソース２０８の１サイクルの周期よりもやや大きい。最大の状況下において、制御ユニッ）２０６が、その通常の開いた状態からその通常に閉じた状態へ起動するスイッチ２０２゜（Ｎ）及びその通常の閉じた状態からそ通常の開いた状態へ起動するスイッチ２０４．　（Ｎ）に先立って検出器５６の出力によってリセットされる。

図４は、カスケードした遅延ユニット２００．１−２００゜（Ｎ）の単一遅延ユニット２００．　（Ｎ）の概略図である。遅延ユニット２００．　（ｋ）がＡＮＤゲート２１５の人力に供給される出力を有するＯＲゲート２１３及び２１４を含む。（実際は、ゲート２１３−２１５は、半導体チップ上に単一の集積回路０Ｒ−ＡＮＤゲートとして形成され、図１及び３に示されＡＮＤゲートが、遅延ユニット２００．　（ｋ）のＯＲゲート２のＯＲゲートの入力に直接接続された出力端子２１６を含む。

同様に、遅延ユニット２００．　（ｋ）のＯＲゲート２１４の１個の入力が、遅延ユニット２００．　（ｋ＋１）の出力端子２１６に対応する遅延ユニッ）２００．　（ｋ＋１）の出力端子に接続される。ＯＲゲート２１３及び２１４は、遅延ユニッ）２００、（ｋ）に関連した制御ユニット２０６の出力から導き出される端子２２８における信号の補足型によって導き出される。

これら補足人力は実際に、図３のシンボル的スイッチ２０２（ｋ）及び２０イ　（ｋ）を遂行（ｉ　ｍｐｌｃｍｅｎｔ）　Ｌ、入力ＯＲゲート２１３及び２１４はそれぞれスイッチ２０４（ｋ）及び２０２（ｋ）を遂行する。端子２２８における信号は、ＯＲゲート２１４の入力、及びインバータ２１８を介してＯＲゲート２１３の人力に直接に供給される。ＯＲゲート２１３の第２人力がクロック２０８の出力に応答する。

ＯＲゲート２１３及び２１４の伝達遅延は、ＡＮＤゲート２１５の伝達遅延と組み合わさって、遅延ユニット２００．　（ｋ＋１）の出力端子２１７と遅延ユニット２００．　（ｋ−１）への入力との間で端子２１６においてユニット２００．　（ｋ）の遅延を与える。同様の伝達遅延が、ＯＲゲート２１３の入力と端子２１６との間でクロック２０８のために遅延ユニット２００、（ｋ）によって与えられる。０Ｒ−ＡＮＤゲートのようなゲー）２１３−２１５の構造は、遅延ユニット２００．　（ｋ）に供給されたパルスの前縁及び後縁のために対称的な遅延時間を与える。

２進の０値を有する端子２２８における制御ユニット２０６からの信号に応答して、ＯＲゲート２１３が、２進の１の出力を導き出し、ＯＲゲート２１４の出力における遷移に応答するようにＡＮＤゲート２１５を可能にする。それによって、ゲート２１３及び２１４の出力はクロックソース２０８からのパルスに対して非感知である。これら条件下において、ＯＲゲート２１４が、ＡＮＤゲート２１５の出力２１６に一致する遅延ユニット２００．　（ｋ＋１）のＡＮＤゲートの出力における２進のＯから１への遷移に応答する。それにより、遅延ユニット２００、（ｋ）の端子２２８における信号レベルがＯレベルであるが、遅延ユニット２００．　（ｋ＋１）の出力の２進のＯから１への遷移が、ＡＮＤゲート２１５の出力２１６及び遅延ユニット２００．　（ｋ）の遅延時間に等しい遅延時間と共に遅延ユニット２００．　（ｋ−１）の人力に伝達される。

対照的に、２進の１である端子２２８におけるレベルに応答して、ＡＮＤゲート２１５の出力は、タロツクソース２０８からの信号のレプリカである。これは、ゲート２１４が２進の１のレベルでセットされるが、制御ユニット２０６の出力が２進の１のレベルであり、ＯＲゲート２１３の出力における遷移に応答し、ＯＲゲート２１４を介してＡＮＤゲート２１５への端子２１７における信号で遷移の結合を防ぐようにＡＮＤゲート２１５を可能にするためである。これら条件下において、ＯＲゲート２１３の出力がクロック２０８の出力のレプリカである。

それにより、ＡＮＤゲート２１５の出力２１６が、クロックソース２０８から導き出される２進の１のレベルに応答して２進の１の状態に導き出される。端子２１６における２進の１パルスが、遅延ユニット２００．　（ｋ）の伝達時間によってゲート２１３の入力にお＆フるクロックパルスの発生時間から遅延される時に発生する。

制御ユニット２０６を遂行するための最も率直な方法は、遅延段階２００．１− ２００．　（Ｎ）の各々の別々の制御段階を提供することである。６４．１２８又は２５６のようなＮを有する遅延ユニットの数が多いので、このような方法では過度の量のハードウェアを使用する。ハードウェアの量を首尾よく成し遂げられる程度まで減少させるために、遅延ユニット２００．１−２００．　（Ｎ）が、各々が同一の数の遅延ユニットを有するいくつかのグループに分割される。特定的に説明した実施例において、１６個の遅延ユニットが各々のグループに含まれ、全部で４個のグループがＮ＝６４のように含まれる。

特定のグループにおける遅延ユニット２００は、特定グループの最低数の遅延ユニットから開始してグループの最高数のユニットへと、連続的に起動される。よって、例えば、第１のグループにおいて、スイッチ２０２．１−２０２．１６が逐次に閉じられ、スイッチ２０４．１−２０４．１６を逐次に開けた状態をところどころに散在させる。スイッチ２０２．１−２０２．１６および２０４．１− ２０４．１６が逐次に起動されるが、遅延ユニット２００．１７−２００．　（Ｎ）に関連した残りのスイッチも連続して開閉される。遅延ユニット２００．１ −２００．１６が動作されているが、スイッチ２０２．１６がスイッチ２０２．１−１５及び２０４．１−１５の状態の遷移中に開いているため、遅延ユニット２００．１７−２００゜（Ｎ）の動作が端子２１２と２１０との間で挿入される遅延に、おいてなんら効果を有さない。スイッチ２０２．１６及び２゜４．１６がそれぞれ開閉されるとき、スイッチ２０２．１７及び２０４．１７がそれぞれ開閉することが保証される。スイッチ２０２．１−２０２．１６及び２０４．１ −２０４．１６が逐次に起動された後、遅延ユニッ）２００．１−２００．１６のスイッチを制御した制御ユニット２０６の同一の構造がスイッチ２０４．１７ −２０４．３２の開いた状態をところどころに散在させて、スイッチ２０２．１７−２０２．３２を逐次に閉じるように使用される。スイッチ２０２．１−１６は静的に閉じた状態のままで残るが、スイッチ２０４．１−１６は静的に開いた状態のままで残る。スイッチ２０２．１−１６及び２０４．１−１６は、静的な状態のままで残り、次いで遅延ユニッ）２００．１−２００．３２のスイッチが静的な状態のまま残り、遅延ユニット２００．３３−２００．４８のスイッチが逐次に起動される。動作は、位相変化検出器５６が制御ユニット２０６を初期条件に戻す時のリセットパルスを導き出すまでこのような方法で続けられる。

図５は、４ビツトグリツチフリー（ｆｒｅｅ）デコードカウンタ２２０、例えばグレイコードカウンタ、ＡＮＤゲート２２４゜１−２２４．４、シーケンサ２３２．４ビツトフイードバツクシフト記録器２３４、同期セット−リセットフリップフロップ２３６．１−２３６．４、及びＡＮＤゲート２３８．１−２３８．４を含み、全て制御ユニット６４遅延ユニツ）２００．１−２００．６４に相互接続されている。クロックソース２０８からのパルスが、カウンタ２２０のクロック入力（Ｃ）、シーケンサ２３２、シフト記録器２３４及びフリップフロップ２３６．１−２３６．４に供給される。シフト入力パルスが、カウント２２０のカウントエネーブル（ＣＥ）入力に供給され、シーケンサ２３２からシフト記録器２３４のシフトエネーブル（ＳＥ）に供給される。よって、エネーブルされたが、カウンタ２２０及びシフト記録器２３４はクロックソース２０８からパルスの前縁に応答し、カウンタのカウント及びシフト記録器の状態を増加させる。

カウンタ２２０は、ライン２２２．１−２２２．１５を含むデコードした１５ビツトの出力バスを有する。リセット条件において、ライン２２２．１−２２２．１５の全部がそこに２進の１の値を有する。ｌからＯへの遷移が、端子２７０を介して制御ユニット２０６に供給される１５の逐次シフトパルスに応答してライン２２２．１−２２２．１５に所定のオーダーで逐次に供給される。カウンタ２２０は、カウンタのクロック（Ｃ）大ノコに印加されるクロック２０８からのパルスにより従ったそのカウントエネーブル（ＣＥ）入力に印加される１５の逐次シフトパルスに応答して状態Ｏから状態１５の列にされる。クロック４２の出力（図３のクロック２０８と同等）と入力ライン１２及び１４（図１）に印加された情報との間の周波数オフセットのため、全付加器３２の値の単調な増加があり、逐次、リード３４において多少一定の周波数シフト出力パルスになる。よって、ライン２２２．１−２２２．１５においてカウンタ２２０の出力の多少一定の周波数の変化がある。

ライン２２２．１−２２２．１５が、各々が遅延ユニット２００．１−２００．６４の４個のグループの１個に関連したゲートアレイ２２４．１−２２４．４の入力に並列に印加され、各々のゲートアレイ２２４．１−２２４．４が１５個のＡＮＤゲートを含み、各々が遅延ユニット２００．１−２００．１５．２００．１７−２００．３１．２００．３３−２００．４７及び２００．４９−２００．６３０のうちの１個である。ＡＮＤゲート２２４．１−２２４．４がそれぞれリード２２６．１−２２６．４のゲートの各々の残る入力に逐次に印加される２進のＯのレベルに応答して弱められる。

初期的に、フリップフロップ２３６．１−２３６．４が起動され、２進の１のレベルがリード２２６．１−２２６．４の各々で導き出され、ＡＮＤゲート２２４．１−２２４．４の全部を可能にする。端子２７０を介して制御器２０６に供給される１６．３２．４８及び６４のシフトパルスに応答して、リード２２６．１ −２２６．４のレベルがそれぞれＯから１に変化し、ＡＮＤゲート２２４．１− ２２４．４を逐次に弱める。これら終端に、ＡＮＤゲート２２４．１−２２４．４の各々が、１５ビツト出力バスを有し、１５ビツトの各々が１５個の相違する入力端子の１個に接続され、各々遅延ユニット２００゜（ｋ）　（図４）の端子２２８に対応している。ゲー）　２２４゜１．２２４．２．２２４．３及び２２４．４の１５ビツト出力バスの別々のビットはそれぞれ、遅延ユニット２００．１−２００．１５，２００．１７−２００．３１，２００．３３−２００．４７及び２００．４９−２００．６３の端子２２８と一致する入力に接続される。遅延ユニツ）２００．１６．２００．３２．２００．４８及び２００．６４の入力端子２２８はそれぞれ、フィードバックシフト記録器２３４の４段階に負荷された２進レベルに絶えず応答するリード２２８．１６．２２８．３２．２２８．４８及び２２８．６４の２進レベルに応答する。初期的に、シフト記録器２３４はそれぞれ、リード２２８．６４．２２８．４８．２２８．３２及び２２８．１６の０００ルベルで負荷される。■−シフト毎に応答して、初期的に負荷された２進の１のレベルがシフトし、リード２２８．　１６．２２８．３２．２２８．４８及び２２８．６４に逐次印加される。

カウンタ２２０は、ＯＲゲート２３０を介して接続されるように、位相変化検出器５６のリセット出力に応答するリセット人力（ＲＳ　Ｔ）を含む。ＯＲゲート２３０はまた、クロックソース２０８からのパルスに応答して進み位相変化検出器５６のリセット出力に応答するりセラ）−（Ｒ３Ｔ）入力を有するプログラムしたシーケンサ２３２のリセット出力に応答する。

シーケンサ２３２は、その最終段階であるカウンタに応答して２進の１の値を有するカウンタ２２０の端子ＴＣからの入力を含む。カウンタ２２０の最終段階において、２進のＯがリード２２１．１−２２１．１５の全部に印加される。シーケンサ２３２はまた、端子２７０においてシフトパルスに応答する。

シーケンサ２３２は、その入力に応答し、リード２２８．　１６．２２８．３２．２２８４８及び２２８．６４へと同様にＩＪ−）’２２６．１−２２６．４へのパルスの応用を制御するための出力信号を導き出す。これら終端に、シーケンサ２３２は、■−シフトパルスをシフト記録器２３４のシフトエネーブル（Ｓ　Ｅ）入力に供給し、それぞれセットグループパルスをＡＮＤゲート２３８．　ｌ、２３８．２．２３８．３及び２３８．４をそれぞれ介してセット−リセットフリップフロップ２３６．１．２３６．２．２３６．３及び２３６．４に並列にフィードする。ＡＮＤゲート２３８．１−２３８．４はまた、シフト記録器２３４の４段階からの出力にそれぞれ応答し、リード２２８．１６．２２８．３２．２２８゜４８及び２２８．６４がそれぞれゲート２３８．１．２３８．２．２３８．　３及び２３８．４に接続される。

シフト記録器２３４が起動され、ゲート２３８．１−２３８．４を逐次に可能にするようにその段階１−４が２進のもので逐次に負荷され、シーケンサ２３２のセットグループ出力パルスがフリップフロップ２３６．１−２３６．’４のセット　（Ｓ）入力端子に逐次に印加される。これは、リード２２６．１−２２６．４において逐次に２進の１がら０への遷移を起こさせる。フリップフロップ２３６．１−２３６．４の全部が、位相変化検出器５６のリセット出力に応答して０の状態に同時にリセットされる。リード２２６．１−２２６．４がフリップフロップ２３６．１−２３６．４の反転出力端子に接続されるので、２進のものが、フリップフロップがリセットされるときにリード２２６．１−２２６゜４である。

４ビツトのフィードバックシフト記録器２３４の最後の段階は、シフト記録器のデータ（Ｄ）入力に戻るように接続される。シフト記録器２３４は、位相変化検出器５６のリセット出力に応答して初期条件に起動される。リセット条件において、２進の１が、シフト記録器２３４の第１の段階であり、その残りの段階は、２進の０の状態である。シフト記録器２３４は、シーケンサ２３２の■−シフト出力に応答するシフトエネーブル（ＳＥ）人力と、クロック２０８の出力に応答する入力クロック端子（Ｃ）とを含む。シフト記録器２３４が構成され、その人力に応答して、その第１の段階の２進の１が、端子２７０に供給された１６．３２．４８及び６４のシフトパルス（各々がクロックソース２０８からのパルスに従う）に応答して段階２．３及び４にシフトされる。よって、初期的に２進の１のレベルが独立したリード２２８．１６に印加される。

１６のシフトパルスの後、リード２２８．１６における２進の１から０への遷移があり、２進のＯから１への遷移がシフト記録器２３４の第２の段階によってリード２２８．３２に印加される。２進の１のレベルが、３２のシフトパルスが端子２７０に印加されるまでリード２２８．３２に残る。リセットパルスが６４番目のシフトパルスが導き出される前に検出器５６によって導き出されないならば、動作がリード２２８．４８及び２２８．６４のためにこのように続けられる。

図６に、シーケンサ２３２の動作の流れ図が示されている。

シーケンサ２３２が逐次に起動され、その入力に応答して、セットグループ、■ −シフト、及びゲート２３８．１−２３８．４、シフト記録器２３４のＳＥ大入力びカウンタ２２０のＲ３Ｔ入力にそれそ′れ印加されるＣＲ５ｏ出力を導き出す。位相変化検出器５６からのパルスと印加されるシーケンサ２３２のリセット入力に応答して、このシーケンサが起動されて状態２５２をアイドル（ｉｄｌｅ）する。クロック２０８からの次のパルスは、２進の１のレベルがカウンタ２２０のＴＣ出力であるかについての決定がなされるときに決定点２５４にシーケンサ２３２を起動し、カウンタ２２０のＴＣ出力における２進の１がカウンタがその最後の段階であることを指示する。もしカウンタ２２０がその最後の段階である場合、シーケンサ２３２が、シーケンサが２進の１のレベルをＡＮＤゲート２３８．１−２３８．４の各々と並列に供給する間に゛セットグループ゛状態２５６に起動する。次のクロックパルスは、状態２５８にシーケンサ２３２を起動する。状態２５８において、シーケンサ２３２が、２進の１のレベルをＯＲゲート２３０を介してカウンタ２２０のＲＳＴ入力に供給する。クロックソース２０８からの次のパルスは、シフトパルスが制御ユニット２０６に供給されるかどうかについて決定がなされるときに決定点２６０にシーケンサ２３２を進める。もしシフトパルスがあるならば、シーケンサは状態２６２に進む。状態２６２において、シーケンサ２３２は、“Ｉ−シフトパルスをシフト記録器２３４のシフトエネーブル入力に供給する。次のクロックパルスに応答して、シーケンサ２３２がアイドル状態２５２に戻り、サイクルは、クロックパルスの次のセットに応答して繰り返される。

もし決定点（ｄｅｃｉｓｉｏｎ　ｐｏｉｎｔ）　２５４においてシーケンサ２３２はカウンタ２２０がその最後の状態でないことを決定するならば、シーケンサはアイドル状態２５２に留まる。シーケンサは２進の１のレベルがカウンタ２２０のＴＣ出力にあるまで状態２５６に留まり、カウンタが最後の状態であることを指示する。シフトパルスがシーケンサ２３２に全く供給されないことを決定する決定点２６０に応答して、シーケンサ２３２は状態２５８に留まり、カウンタ２２０を初期の条件に連続的にリセットする。シーケンサ２３２は、シフトパルスが端子２７０を介してシーケンサに供給されるまで状態２５８に留まる。

リセット状態において、２進の１のレベルが制御ユニット２０６によッテ、遅延ユニット２００．３２，２００．４８及び２００．６４（７）端子２２８を除く遅延ユニット２００．１−２００．６４の各々に供給される。リセット状態において、リード２２６．１−２２６．４が２進の１のレベルをＡＮＤゲート２２４．１−２２４．４にそれぞれ供給し、カウンタ２２０が起動され、２進の１がその出力リード２２２．１−２２２．１５の各々で導き出され、シフト記録器２３４の第１の段階の２進の１が遅延ユニッ）２００．１６の入力端子２２８に接続されたリード２００．１６に接続される。それにより、端子２１２におけるソース２０８からのクロックパルスが、遅延ユニッ）２００．１と関連した遅延時間によって端子２１２がら端子２１０に伝達することにおいて遅延される。

クロックソース２０８のパルスのための端子２１２と２１０との間の遅延ユニット２００．１の遅延は、カウンタ２２０のカウントエネーブル入力（ＣＥ）及びシーケンサ２３２の入力に供給されるまで維持される。ソース２０８がらの次のクロックパルスの前縁に従うシフトパルスの１に応答して、カウンタ２２０の状態がカウント１だけ増加する。これは、２進の１から２進のＯへと変化させるために遅延ユニット２００．ｌ、２００．１７．２００．３３及び２００．４９の端子２２８において２進のレベルを発生させるが、残りの遅延ユニットの端子２２８における２進のレベルは変化されない。遅延ユニット２００．１７．２００．３３及び２００．４９の制御端子２２８における２進の１から２進の０の状態への変化は、クロック２０８の出力において遅延回路１９８によって挿入された遅延において全く効果を有さない。これは、独立のレベル°°１”′がスイッチ２０２．１６を開くようにリード２２８．１６に印加され、回路において有効的な遅延ユニット２００．１−２００゜１６から遅延ユニット２００．１７−２００．６４の全部を切り離すからである。

述べたように遅延ユニット２００と共に、タロツクソース２０８からのパルスが遅延ユニッ）２００．１及び２００．２（７）遅延時間によって遅延される。遅延ユニッ）２００．ｌの制御端子２２８に印加した２進のＯのレベルは、遅延ユニット２００．１のＯＲゲートを介してクロックソース２０８からのパルスのカップリングを防ぐ。遅延ユニット２００．２の制御端子２２８に印加した２進の１のレベルは、遅延ユニット２００２に関連した遅延時間と共にＯＲゲート２１３及びＡＮＤゲート２１５を介して遅延ユニット２００．２の端子２１６に接続されるクロックソース２０８からのパルスを発生させる。遅延ユニソ）２００．２の出力端子２１６におけるパルスは、遅延ユニソ）２００．１の端子２１７に接続され、そこから遅延ユニット２００．１の挿入した遅延と共に遅延ユニット２００゜１の端子２１６を出力する。それにより、ソース２０８からのクロックパルスは、遅延ユニット２００．１及び２００．２の挿入した遅延の組み合わせと共に端子２１２から端子２１０に接続される。

第１の１５の連続するシフトパルスで増加されるカウンタ２２０に応答して遅延ユニット２００．１−２００．１５のためのこのような方法で動作が続行される。この点において、カウンタはその最後の状態に達する。これは、カウンタ２２０のＴＣ出力によってシーケンサ２３２に供給されるように２進の１のレベルを発生させ、クロックソース２０８からのパルスに応答してシーケンサを“セットグループ状態２５６に進める。状態２５６においてシーケンサ２３２と共に、２進の１のレベルがシーケンサによってＡＮＤゲート２３８．１−２３８．４の各々と並列に供給される。

ソース２０８からの次のクロックパルスに応答して、シーケンサ２３２は状態２５８をリセットするために進み、カウンタの全部の段階である２進の１のレベルの初期の条件にカウンタ２２０をリセットし、２進の１のレベルがリード２２２．１−２２２．１５の各々に供給される。クロックソース２０８の次のパルスは、シーケンサ２３２を決定点２６０に進め、ここで端子２７０におけるシフトパルスんお有無を検出する。シフトパルス１６に応答して、シーケンサ２３２は状態２６２に進み、２進の１のレベルをシフト記録器２３４のシフトエネーブル（ＳＥ）に供給する。これは、シフト記録器の第２の段階に負荷されるように２進の１のレベルを発生させるが、シフト記録器の段階１．３及び４の各々が２進のＯと共に負荷される。

シーケンサ２３２は、カウンタ２２０が５のシフトパルスに応答して続けられるように状態２５６であるが、フリップフロップ２３６．１が１にセットされ、２進の１から２進の０に変化させるようにリード２２６．１のレベルを発生させる。この変化は、シフト記録器２３４の第１の段階の２進の１の状態がＡＮＤゲート２３８．１を介してフリップフロップ２３６゜１に接続されて起こる。２進のＯのレベルであるリード２２６．１のレベルに応答して、ＡＮＤゲー）２２４．１が弱められ、２進のＯのレベルは、次のリセットパルスが検出器５６によって導き出されるまで遅延ユニット２２０．１−２２０．１５の入力端子２２８に印加される。

２進の１のレベルは、シフトパルス１６がクロックパルスに従う制御ユニット２０６に印加されるまで遅延ユニット２００．１６の入力端子２２８に印加される。これは、シフト記録器２３４の第１の段階がシフトパルス１−１５の間隔の間、２進の１の状態で残るためである。ソース２０８からの続くクロックパルス及びシフトパルス１６が、シフト記録器２３４の第１の段階を発生させ、２進の１の状態から２進の０の状態へと変化させる。同時に、シフト記録器の第２の段階が２進の１と共に負荷されるが、シフト記録器の残りの段階は２進の０の状態と共に負荷される。これは、リード２２８．１６に２進のｌからＯへの遷移を発生させ、遅延ユニッ）２００．１６が端子２１２と２１０との間に挿入される。クロックソース２０８のパルスのための端子２１２と２１０との間の総遅延時間は、遅延ユニッ）２００．１−２００．１６の組み合わせた遅延時間になる。動作２６２の後、シーケンサ２３２がソース２０８からの次のクロックパルスによって起動され、アイドル状態２５２に戻る。

よって、１６番目のシフトパルスがクロックソース２０８からの次のパルスに従うシーケンサ２３２およびカウンタ２２０に供給された後に、２進のＯのレベルが遅延ユニット２００゜１−２００．１６の制御端子２２８に供給される。同時に、２進の１のレベルがフリップフロップ２３６．２−２３６．４によってＡＮＤゲート２２４．２−２２４．４にそれぞれ供給され、カウンタ２２０によってリード２２２．１−２２２．１５に供給される。それにより、２進の１のレベルが、２進のＯのレベルと共に供給される遅延ユニット２００．４８および２００．６４を除く遅延ユニット２００．１７−２００．６４の入力端子２２８に供給される。

リセットパルスが位相変化検出器５６によて制御ユニット２０６に供給されるまでシフトパルス１７−６４に応答して残りの遅延ユニット２００．１７−２００．６４のためにこのような方法で動作が続行される。多数の例において、リセットパルスが、２進の１から２進の０のレベルへと変化する制御ユニツ）２００．６４の端子２２８におけるレベルに顕著に先立ち制御ユニット２０６に位相変化検出器５６によって供給される。

他来ていの遅延ユニット２００における状態の変化に相対してリセットパルスが導き出される時の時間は、遅延ユニットの供、給電圧、温度、及び製造の耐久性の機能のようにランダム（ｒａｎｄｏｍ）であり可変である。位相変化検出器５６からのリセットパルスに応答して、カウンタ２２０、シーケンサ２３２、シフト記録器２３４およびフリップフロップ２３６．１−２３６．４が、前述のように、初期の条件に起動される。次いで、シーケンスが端子２７０における次のシフトパルスに応答して改めて開始する。

本発明の特定的な実施例を説明し図示してきたが、特定的に説明され図示された実施例の詳細における変形物が添付の特許請求の範囲で画成される本発明の真の精神および範囲を逸脱することなくなされ得ることは明らかである。

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Claims

【特許請求の範囲】

１．時間の関数としてクロックの位相を離散的に変化させる方法であって、少なくとも数個の離散した変化する値を有する信号を時間の関数として導き出し、クロックに対して少なくとも数個の遅延時間を形成し、クロックを少なくとも数個の、形成され、離散した遅延時間に従わせるために、少なくとも数個の信号の値に応答する、ことから成り、遅延に従ったクロックが離散的に位相シフトされるように、クロックが従う離散した遅延時間と信号の変化する値との間に対応がある、ところの方法。
２．さらに、遅延に従う前に、クロックの位相に関して所定の関係を有する遅延に従ったクロックの位相に応答して、クロックが従う遅延を初期値にリセットすることから成る、請求項１に記載の方法。
３．少なくとも数個の離散した遅延時間が、クロックの少なくとも数個の遅延したレプリカを導き出することにより形成され、遅延したレプリカがクロックに関して異なる遅延間隔をもち、応答する工程が信号の異なる値に応答して離散し遅延したレプリカの異なるものを選択することにより達成される、ところの請求項１に記載の方法。
４．少なくとも数個の離散した遅延時間が、離散した遅延時間を有する少なくとも数個の遅延ユニットにクロックを適用することにより形成され、応答する工程が、クロックが従う遅延ユニットの数を変化させることにより達成される、ところの請求項１に記載の方法。
５．制御信号の値に応答して、周期的な波形の位相をシフトし、その位相シフトが波形のソースの出力端子と他の端子との間に挿入される装置であって、離散した遅延時間を有する少なくとも数個の遅延ユニット、及び波形ソースの出力端子と他の出力端子との間で遅延ユニットの接続を制御するための、制御信号の値に応答する手段とから成り、以て、制御信号の値が変化すると、波形ソースの出力端子と他の出力端子との間で、周期的な波形に遅延ユニットにより挿入された遅延時間に対応する変化がある、ところの装置。
６．遅延ユニットが相互にカスケードされ、制御する手段が、ソース出力端子と他の出力端子との間でカスケードされた遅延ユニットの数を有効に制御するための制御信号の値に応答し、以て、制御信号の値が変化すると、出力端子の間で有効にカスケードされた遅延ユニットの数に対応する変化がある、ところの請求項５に記載の装置。
７．制御する手段が遅延ユニットの１個の出力を選択し、それを他の出力端子に結合する、ところの請求項６に記載の装置。
８．制御する手段が、他の端子での位相を、周期的な波形のサイクルの近似的に整数倍だけシフトする他の端子での位相に応答してリセットする、ところの請求項７に記載の装置。
９．制御する手段が遅延ユニットの１個の出力を選択し、それを他の端子に結合するための制御信号に応答するマルチプレクサを含む、ところの請求項７に記載の装置。
１０．マルチプレクサが遅延ユニット１、２、…Ｎの出力端子での波の１、２、 …Ｎの遅延したレプリカにそれぞれに応答する１、２、…Ｎの信号入力端子を有し、入力端子ｋでの遅延したレプレイカが入力端子１、２、…（ｋ−１）での遅延したレプリカの遅延時間を越え、ここでｋは２…Ｎのそれぞれである、請求項９に記載の装置。
１１．マルチプレクサが応答する制御信号が、波形ソース出力端子と他の出力端子との間で導入されるように位相シフトを指示する値を有するＭビットデジタル反射コード化信号であり、マルチプレクサが（Ｎ−１）個のゲートを含み、それぞれが（ａ）第１及び第２の信号入力、（ｂ）信号出力、並びに（ｃ）２個の信号入力の一方での信号を、制御入力でのビット値の関数として信号出力に伝えるための、反射コード化信号の１ビットに応答する制御入力を有し、ゲートの信号入力及び信号出力が相互に接続され、マルチプレクサ入力端子及びマルチプレクサ出力端子並びにゲートの制御入力が制御信号のＭビットに応答するように接続され、以て、反射信号値がｉのベース１０での値を表す反射値から（ｉ＋１）に変化し、マルチプレクサの出力端子での値がマルチプレクサの入力端子ｉの信号からマルチプレクサの入力端子（ｉ＋１）の信号に変化し、ここでｉは選択的に０、１、２…（Ｎ＋１）のそれぞれである、ところの請求項１０に記載の装置。
１２．前記遅延ユニットが１、２…Ｎ個設けられ、遅延ユニット１が接続され、その出力が、他の出力端子に、前記Ｎ個の遅延素子のいずれの他のものによっても接続されることなく接続され、制御する手段が、遅延ユニットの端子での接続及び遅延ユニット１のソース出力端子と入力端子との間の接続を制御し、以て、ソース出力端子と他の出力端子との間でカスケードされた前記遅延ユニットのｋをコマンドする値を有する制御信号に応答して、遅延ユニットｊの出力端子が遅延ユニット（ｊ−１）の入力端子に接続され、ここでｋが選択的に１とＮの間のいずれの整数であり、ｊが選択的に２とｋの間の総ての整数である、ところの請求項６の装置。
１３．制御する手段が、波形の周波数の１サイクルの整数倍だけソース出力端子での波から位相について異なる他の出力端子での波に応答してｋの値をリセットする、ところの請求項１２に記載の装置。
１４．制御手段が、遅延ユニット（ｋ−１）の入力と波形ソース出力端子との間の接続を解除する前に、遅延ユニットｋと（ｋ−１）との間の接続を確立する、ところの請求項１２に記載の装置。
１５．制御する手段が、周期的波形の１サイクルの近似的に整数倍だけシフトする他の端子での位相に応答して、他の出力端子での位相をリセットする、ところの請求項５に記載の装置。
１６．ソース出力端子と他の出力端子との間の遅延ユニットの数が、時間の関数として単調に変化する、ところの請求項５に記載の装置。
１７．当該装置が、ビットの情報を表わす集合に応答するアナログデジタルコンバータ、及びそのコンバータに応答し、その情報と他の出力端子での位相シフトした波との間の周波数及び位相エラーを表す信号を導き出するための手段を含む、位相ロックループ内に含まれ、情報の少なくとも一部がデグレードする傾向を有し、コンバータが他の出力端子でのシフトした周期的な波形に応答して導き出されたサンプル波速続に応答して、情報の振幅を表す多重ビットのデジタル信号を導き出し、導き出された位相修正信号が制御信号である、ところの請求項１６に記載の装置。
１８．位相ロックループは、情報が変調される波に応答する受信器に含まれる、ところの請求項１７に記載の装置。
１９．当該装置が可変周波数オシレータ内に含まれ、さらにその装置が、オシレータの周波数を変化させるためのコマンドソースから成り、コマンドソースによって導き出された信号値が他の出力端子でのオシレータの一定の周波数出力に対し０であり、オシレータの出力周波数における変化に対しては０以外であり、制御する手段が、周期的波形に遅延ユニットにより挿入される遅延時間の量を制御するためにコマンドソースにより導き出された値を積分する、ところの請求項５に記載の装置。
２０．遅延ユニットが、全体としてリセット状態を有し、制御手段が、リセット状態から、時間の関数として周期的波形に遅延ユニットにより挿入された遅延時間を単調に変化させ、周期的波形の１サイクルの近似的に整数倍だけシフトされる他の端子での位相に応答して挿入された遅延時間をリセット状態にリセツトする、ところの請求項５に記載の装置。
２１．前記遅延ユニットがＮ個設けられ、制御手段が、波形ソースの出力端子と他の出力端子との間で、相互にカスケードした関係で前記遅延要素のｋを選択的に接続するために制御信号の値に応答する、ところの請求項５に記載の装置。
２２．制御手段が、Ｎ個の要素を複数のグループに分割し、制御手段が、第１の時間間隔の間にＮ個の要素のうちのＰ個の第１のグループに対して、ｋの値を１からＰへと単調に変化させ、次に第２の時間間隔の問に、要素のうちのＱ個の第２のグループに対してｋの値を１からＱへと単調に変化させる、ところの請求項２１に記載の装置。
２３．制御手段が、１からＰへと列にされるＰ個の状態を有するカウンタと、第１の時間間隔の間にカウンタからＰ個の要素の第１のグループにカウンタがＰ個の状態のいずれかであることを指示する制御信号を結合し、第２の時間間隔の問にカウンタからＱ個の要素の第２のグループにカウンタがＰよりも大きくないＱ個の状態のいずれかであるを指示する制御信号を結合するための手段とを含む、ところの請求項２２に記載の装置。
２４．遅延ユニットが集積回路チップ上のゲートである、ところの請求項５に記載の装置。
２５．クロックに適用されるように周波数修正を表す制御信号に応答して、クロックの位相をシフトするための装置であって、少なくとも数個の異なる離散した時間遅延により、クロックを遅延するための、クロックに応答する手段と、離散した時間遅延によって遅延されるようにクロックを出力端子に結合するための、周波数修正信号の値に応答する制御手段とから成り、以て、周波数修正値がゼロでないとき、出力端子でのクロックの離散した時間遅延に対応する変化があり、周波数修正信号が非常に小さく、これによりクロックの多くのサイクルが起こった後に、出力端子での遅延クロックの相対位相が変化する、ところの装置。
２６．さらに、制御をリセットするための、クロックの１サイクルの近似的に整数倍を越えてシフトする出力端子での遅延クロックの位相に応答する手段を有し、出力端子でのクロックが、遅延する手段に印加されるように、クロックに相対する所定の初期位相を有する、請求項２５に記載の装置。
２７．クロックに印加されるように位相変化を表す制御信号に応答してクロックの位相をシフトする装置であって、相互に関して異なる時間遅延を有する、クロックの少なくとも数個のレプリカを導き出すための、クロックに応答する手段と、制御信号の値の関数として、出力端子に選択された１個のレプリカを結合するための、位相変化を表す信号に応答する手段とから成る装置。
２８．さらに、所定の位相関係がクロックと出力端子でのレプリカとの間に存在するとき、制御信号を所定の値にリセットするための手段を含む、請求項２７に記載の装置。
２９．所定の関係が、出力端子でのレプリカとクロックの位相リードー位相ラグの変化である、ところの請求項２８に記載の装置。
３０．位相変化を表す信号が、出力端子でのレプリカと、基準周波数との間の実質的に一定の周波数エラーを表す信号に応答して導き出された位相修正信号であり、所定の位相関係がクロックの近似的に３６０°の位相変化を表し、信号の所定の値が、出力端子でのレプリカが出力端子に印加された後にクロックの位相から近似的にＰ×３６０°だけ異なる位相を有するときにクロックに対して０°の位相遅延と関連付けられた値にセットされ、ここでＰが整数である、ところの請求項２８に記載の装置。
３１．当該装置が、コンバータによってサンプルされるようにシンポルに応答するデジタルアナログコンバータ、及びコンバータに応答し、選択したレプリカに相対するコンバータに印加されるように情報の周波数エラー及び位相修正を表わす信号を導き出すための手段を含む位相ロックループに含まれ、情報の少なくとも一部がデグレイドされる傾向を有し、コンバータが出力端子での選択されたレプリカに応答して導き出されたサンプル波速続に応答して情報の振幅を表わす多重ビットデジタル信号を導き出し、導き出された位相修正信号が制御信号である、ところの請求項２７に記載の装置。
３２．周波数エラー及び位相修正を表わす信号を導き出すための手段が、コンバータから導き出された周波数エラーを表わす信号を積分するための手段を含む、ところの請求項３１に記載の装置。
３３．結合する手段が有限の伝達遅延を有し、信号をセットするための手段が伝達遅延によって遅延されるようにクロックのレプリカと出力端子での選択されたレプリカで相対的位相リードー位相ラグの関係の変化を検出するための手段を含む、ところの請求項２８に記載の装置。
３４．さらに、位相修正信号を導き出すための、インチグレータに応答するカウンタを含み、カウンタがクロックと出力端子での選択されたレプリカで相対的位相リードー位相ラグの関係の変化の検出する手段による検出にに応答して０にリセットされる、請求項３２に記載の装置。
３５．カウンタが、結合のための手段を制御するためのＭビットを有する反射コード化制御信号を導き出し、レプリカがマルチプレクサを含む手段を導き出し、マルチプレクサが近似的に０、ΔＴ、２ΔＴ…（Ｎ−１）ΔＴの遅延時間を有するクロックのレプリカに応答する０、１、２…（Ｎ−１）でそれぞれ表わされたＮ個の信号入力端子を有し、ここでΔＴは遅延時間であり、マルチプレクサが（Ｎ−１）個のゲートを含み、各々が、（ａ）第１及び第２の信号入力、（ｂ）信号出力、及び（ｃ）制御入力でのビット値の関数として信号出力に２個の信号入力のうちの１個での信号を伝えるための反射コード化信号のビットに応答する制御入力を有し、ゲートの信号入力及び信号出力が相互に接続され、マルチプレクサ入力端子及びマルチプレクサ出力端子が制御信号のＭビットに応答するように接続され、以て、反射コード化信号値が、ｉのベース１０で値を表わす反射値から（ｉ＋１）に変化し、マルチプレクサ出力端子での信号がマルチプレクサ入力端子ｉでの信号からマルチプレクサ入力端子（ｉ＋１）での信号に変化し、ここでｉは選択的に０、１、２…（Ｎ−２）のいずれかでる、ところの請求項３４に記載の装置。
３６．結合する手段が有限の伝達遅延を有し、制御信号をリセットするための手段が伝達遅延によって遅延されるようにクロックのレプリカと出力端子での選択されたレプリカで同様の遷移が連立的に起こることを検出するための手段を含む、ところの請求項３０に記載の装置。
３７．位相変化制御信号に応答してスイッチされたときの、結合する手段が、出力端子でのグリッチを導き出すために傾向を有し、出力端子へのグリッチの結合を防ぐための手段が出力端子に接続される、ところの請求項２７に記載の装置。
３８．レプリカを導き出す手段が、１、２…（Ｎ−１）で示される（Ｎ−１）個のカスケードした実質的に等しい時間遅延要素を含み、０、１、２…（Ｎ−１）で示されるＮ個の入力端子を有するマルチプレクサを含み、入力端子０が、クロックに応答し、入力端子ｋが遅延要素のｋから導き出されたレプリカに応答し、ここでｋは選択的に１、２…（Ｎ−１）のいずれかであり、マルチプレクサが制御信号及び出力端子に応答する他の入力を含む、ところの請求項２７に記載の装置。
３９．位相変化信号が反射コード化され、マルチプレクサが（Ｎ−１）個のゲートのアレイを含み、各々が、第１及び第２の信号入力、制御入力でのビット値の関数として信号出力に２個の信号入力のうちの１個での信号を伝えるための反射コード化信号のビットに応答する制御信号及び信号出力を有する、ところの請求項３８に記載の装置。
４０．当該装置が、周波数制御信号に応答する可変周波数オシレータに含まれ、当該装置がさらに、位相変化を表わす信号を導き出すための、周波数制御信号に応答するインチグレータを含む、ところの請求項２７に記載の装置。
４１．結合するための装置が、信号出力端子を有するマルチプレクサを含み、Ｎ個の信号入力端子が０、１、２…（Ｎ−１）で示され、マルチプレクサがＭビットの反射コード化信号に応答し、ここで２Ｍ＝Ｎであり、マルチプレクサが、各々が、第１及び第２の信号入力、制御信号でのビット値の関数として信号出力に２個の信号入力のうちの１個での信号を伝えるための反射コード化信号のビットに応答する制御信号及び信号出力を有する（Ｎ−１）個のゲートを含み、信号入力、信号出力、信号入力端子及び制御信号並びにＭビットが相互に結合され、以て、反射信号値がｉのベース１０での値を表わす反射値から（ｉ＋１）へと変化すると、出力端子での信号が入力端子ｉでの信号から入力端子（１＋１）での信号へと変化し、ここでｉは選択的に０、１、２…（Ｎ−２）のいずれかである、ところの請求項２７に記載の装置。
４２．（Ｎ−１）個のゲートは、Ｍ個の行を含むツリーのように間隔をあけて配列され、行ｒがＮ（２−ｒ）個のゲートを含み、ここでｒは選択的に１、２…Ｍのいずれかである、ところの請求項４１に記載の装置。
４３．２Ｍ＝ＮであるところのＭビットを有する反射コード化信号に応答して信号出力端子にＮ個の入力信号を伝えることのできるマルチプレクサであって、０、１、２…（Ｎ−１）で示されるＮ個の信号入力端子と、各々が第１及び第２の信号入力、制御入力でのビット値の関数として信号出力に２個の信号入力の１個での信号を伝えるための反射コード化信号のビットに応答する制御信号及び信号出力を有する（Ｎ−１）個のゲートとから成り、信号入力、信号出力、制御入力及び信号入力端子並びにＭビットが共に結合され、以て、反射信号値が、ｉのベース１０での値を表わす反射値から（ｉ＋１）に変化すると、出力端子での信号が入力端子ｉでの信号から入力端子（ｉ＋１）での信号に変化し、ここでｉが選択的に０、１、２…（Ｍ−１）のいずれかである、ところのマルチプレクサ。
４４．（Ｎ−１）個のゲートがＭ個の行を含むツリーのように間隔をあけて配置され、行ｒがＮ（２−（ｒ＋１）個のゲートを含み、ここでｒが選択的に０、１、２…（Ｍ−１）のいずれかである、ところの請求項４３に記載のマルチプレクサ。
４５．行０でのゲートｋ（ここで、ｋは０から（Ｎ／２−２）の偶数整数である）の第１及び第２の入力が、入力端子２ｋ及び（２ｋ＋１）での信号に応答するようにそれぞれ接続され、行０でのゲート（ｋ＋１）の第１及び第２の入力が、入力端子（２ｋ＋３）及び２（ｋ＋１）での信号に応答するようにそれぞれ接続され、行ｒ＋１でのゲートｊ（ここで、ｊは０からＮ２−（ｒ＋ｎ−２の偶数整数である）の第１及び第２の入力が行ｒのゲート２ｊ及び２ｊ＋１の出力端子での信号に応答するようにそれぞれ接続され、行ｒ＋１でのゲート（ｊ＋１）の第１及び第２の入力が行ｒのゲート（２ｊ＋３）及び２（ｊ＋１）の出力端子での信号に応答するようにそれぞれ接続され、ここで、ｒは選択的に０から（Ｍ−１）のいずれかである、ところの請求項４４に記載のマルチプレクサ。
４６．一定周波数とやや異なる周波数を有するクロックと一定周波数入力との間の位相ロックを達成する方法であって、サンプル周波数での入力の値をサンプルし、サンプル周波数と一定周波数入力との間の周波数エラーに等しい値を有する第１の表現を導き出すためにサンプルした値に応答し、クロックにインポーズされるような位相シフトに均等した値を有する第２の表現を導き出すために第１の表現を積分することによる第１の表現の値によって決定された量によりクロックの周波数をシフトし、周波数シフトしたクロックを導き出すために選択した離散した値に正比例する時間の間にクロックにおいて遅延をインポーズすることから成り、インポーズされるような位相シフトが少なくとも数個の異なる離散した値を有し、前記位相シフトの値の隣接するものが相互の間隔に近似的に等しい、ところの方法。
４７．隣接するレプリカｋが近似的に同一の最によって相互から時間遅延されるようにクロックの少なくとも数個のレプリカを導き出し、第２の表現の値によって決定された量だけクロックから位相シフトされるレプリカを選択すことによって遅延がインポーズされる、ところの請求項４６に記載の方法。
４８．離散した遅延時間を有する少なくとも数個の遅延ユニットにクロックを印加し、選択した離散した値の変化及びクロックでの遅延をインポーズする遅延ユニットの数を変化させることによって遅延がインポーズされる、ところの請求項４６に記載の方法。
４９．さらに、クロックの約１サイクルの整数倍に等しいクロックでインポーズした遅延に応答して選択した値を０にリセットすることから成る、請求項４６に記載の方法。
５０．少なくとも数個の異なる離散した値の選択したものにクロックの位相をシフトする方法であって、選択した値が変化するとインポーズした遅延が変化するように、位相シフトクロックを導き出すために選択した離散した値によって決定された時間の間にクロックでの遅延をインポーズし、クロックの約１サイクルの整数倍に等しいクロックでインポーズした遅延に応答して０に選択した値をリセットすることから成る方法。
５１．各々のレプリカがクロックに関する異なる遅延時間を有してクロックの少なくとも数個のレプリカを導き出し、レプリカの１個を選択するために選択した離散した値に応答することによって、遅延がインポーズされる、ところの請求項５０に記載の方法。
５２．離散した遅延時間を有する少なくとも数個の遅延ユニットにクロックを印加し、選択した離散した値の変化とクロックでの遅延をインポーズする遅延ユニットの数を変化させることによって遅延がインポーズされる、ところの請求項５０に記載の方法。