KR20140024213A

KR20140024213A - 링 오실레이터 타이머 회로

Info

Publication number: KR20140024213A
Application number: KR1020130088916A
Authority: KR
Inventors: 패트릭 에이. 스미스; 다니엘 지. 니에림
Original assignee: 텍트로닉스 인코포레이티드
Priority date: 2012-08-20
Filing date: 2013-07-26
Publication date: 2014-02-28
Also published as: US9077322B2; CN103633975B; CN103633975A; TW201419757A; TWI591967B; JP6320705B2; EP2701307A1; JP2014039262A; US20140049328A1

Abstract

링 오실레이터 타이머 회로가 폐루프 체인에 접속된 지연단의 순차 조합으로 배열된 복수의 전기 부품을 포함할 수 있다. 타이머 회로가 시작 신호를 수신한 후에 게이트 지연의 프로그래밍 가능한 수로 진동을 시작할 수 있다. 몇몇 실시예에서, 게이트 지연의 수가 분할 값으로 프로그래밍될 수 있다. 추가의 실시예에서, 링 오실레이터 타이머 회로가 재설정 부품의 출력부에 전기적으로 접속된 입력부를 가진 카운터를 포함할 수 있다.

Description

링 오실레이터 타이머 회로{RING OSCILLATOR TIMER CIRCUIT}

본원은 2012년 8월 20자로 출원된 미국 가특허출원 제61/691,116호에 대하여 우선권을 주장하며, 그 내용은 원용에 의해 본원에 포함된다.

본원은 일반적으로 오실로스코프로 사용된 타이머 회로에 관한 것이다. 특히, 최소 분해능(resolution) 시간과 더 빠른 재설정 간격으로 프로그래밍될 수 있는 타이머 회로가 기재된다.

종래의 타이머 회로는 이용되는 어플리케이션의 범위에 대해 완전한 만족을 주지 못한다. 예를 들어, 현존하는 타이머 회로는 분할(fractional) 시간 지연에 대해 프로그래밍 될 수 없다. 게다가, 종래의 타이머 회로는 전형적으로 오랜 재설정 간격을 가진다.

지금까지, 오실로스코프의 최대로 사용되는 개선된 트리거 모드는 글리치(Glitch) 또는 펄스폭 트리거 모드이며, 이 모드에서 입력 펄스가 하나 이상의 기준 타이머와 비교하여 그 폭에 기초하여 트리거 이벤트로서 자격이 있다. 기준 시간 회로를 사용하는 이러한 트리거 모드에 대한 회로 성능 파라미터가 최소의 타이머 설정 간격 및 최소의 타이머 재설정 간격이다. 더 높은 비트율에 대한 요구의 증대가 현재 디자인보다 열 배로 더 빠른 디자인에 대한 타이머 회로 요건의 다음 세대에게 촉구된다.

이러한 문제를 인식하는 참조문헌의 예시를 미국특허문헌인, 미국특허 제6,515,550호, 미국특허 제5,355,097호, 미국특허공개 제2008/0001677호, 및 미국특허공개 제2006/0232346호에서 찾을 수 있다. 그러나, 이 참조문헌은, 낮은 회로 재설정 시간, 및 분할 시간 지연에 대한 회로를 프로그래밍할 수 없는 등의 하나 이상의 단점을 갖고 있다.

따라서, 종래의 타이머 회로의 디자인을 더욱 개선하고 향상시킨 타이머 회로에 대한 필요성이 존재한다. 이 분야에 존재하는 상기 필요성과 관련된 신규의 유용한 타이머 회로가 이하 기술될 것이다.

개시된 기술의 구현예는 일반적으로 개선된 링 오실레이터 타이머 회로를 위한 시스템 및 디바이스를 포함한다. 본원의 구현예는 폐루프 체인에 연결된 지연단(delay stage)의 순차 조합(cascaded combination)으로 배열된 멀티플렉서, NAND 게이트, 또는 NOR 게이트를 포함할 수 있다. 특정 구현예는 타이머 회로가 클록 주기의 분할 기간동안 프로그래밍될 수 있도록 하는 복수의 분할 멀티플렉서 및 장기간(long-term) 지연을 위해 사용되는 카운터를 또한 포함할 수 있다.

종래의 타이머 회로의 디자인을 더욱 개선하고 향상시킨 타이머 회로를 제공한다.

도 1a는 개시된 기술의 특정 구현예에 따른 링 오실레이터 타이머 회로의 제1 구현예의 개략도를 도시하고 있다.
도 1b는 도 1a에 도시된 링 오실레이터 타이머 회로의 타이밍도를 도시하고 있다.
도 2는 개시된 기술의 특정 구현예에 따른 카운터를 포함하는 링 오실레이터 타이머 회로의 제2 구현예의 개략도를 도시하고 있다.
도 3은 개시된 기술의 특정 구현예에 따른 복수의 분할 멀티플렉서를 포함하는 링 오실레이터 타이머 회로의 제3 구현예의 개략도를 도시하고 있다.
도 4는 개시된 기술의 특정 구현예에 따른 링 오실레이터 타이머 회로의 제4 구현예의 개략도를 도시하고 있다.
도 5는 개시된 기술의 특정 구현예에 따른 링 오실레이터 타이머 회로의 제5 구현예의 개략도를 도시하고 있다.

개시된 타이머 회로는 도면과 함께 이하의 상세한 설명에 따라 더 잘 이해될 수 있을 것이다. 발명의 상세한 설명 및 도면은 본 명세서에 기재된 다양한 발명에 대한 실시예만을 제공할 뿐이다. 이 분야의 통상의 기술자는 개시된 실시예가 본 명세서에 기재된 발명의 범위를 벗어나지 않는 한 변형되고, 변경될 수 있음을 이해할 것이다. 상이한 응용과 디자인 고려를 위해 다수의 변형이 예상될 수 있다. 이하 기재된 상세한 설명을 통해, 다양한 타이머 회로의 실시예가 제공된다. 실시예에서 관련 특징들이 동일하거나, 유사하거나, 다른 실시예와 상이할 수 있다.

구현예는 일반적으로 오실레이터 신호를 생성하는 출력부를 가지는 위상-시작가능(phase-startable) 링 오실레이터를 포함한다. 링 오실레이터는 전형적으로 폐루프를 함께 형성하는 방식으로 전기적으로 접속되는 논리 게이트 또는 멀티플렉서와 같은 직렬의 전기 부품을 포함한다.

구현예에 따르면, 링 오실레이터는 일반적으로 정적 상태로부터 진동의 시작을 제어하기 위한 시작 제어 신호를 수신하는 제1 입력부, 그리고 또한, 정적 상태 동안 출력부에서 미리결정된 신호 레벨의 생성을 제어하고, 선택가능한 초기 게이트 지연의 미리결정된 세트로부터 오실레이터 신호의 초기 게이트 지연을 선택하는 제어 데이터를 수신하는 제2 입력부를 가진다. 시작 신호에 응답하여, 오실레이터는 선택된 게이트 지연 시간을 위해 출력부에서 미리결정된 신호 레벨을 계속하여 생성하고, 그 이후에 진동을 시작한다.

이하 기재된 바와 같이, 링 오실레이터는 다양한 형태의 논리 요소 또는 NAND 게이트, NOR 게이트, 멀티플렉서와 같은 그외 전기 부품, 또는 그들의 임의의 적합한 조합을 포함할 수 있다. 또한, 링 오실레이터는 하나 이상의 반전단(inverting stage)을 포함할 수 있다. 다수의 반전단을 포함하는 구현예에서, 일반적으로 홀수개의 반전단이 존재할 수 있다.

도 1a를 참조하여 타이머 회로(10)의 제1 실시예가 설명될 것이다. 타이머 회로(10)는 링 오실레이터 구성으로 알려진, 폐루프 체인에 접속되고 지연단의 순차 조합에 배열된, 제1 멀티플렉서(16)(MUX F), 제2 멀티플렉서(24)(MUX E), 제3 멀티플렉서(32)(MUX D), 제4 멀티플렉서(40)(MUX C), 제5 멀티플렉서(48)(MUX B), 및 제6 멀티플렉서(56)(MUX A)를 포함한다. 타이머 회로(10)가 여러가지의 상이한 오실로스코프 트리거링 모드로 사용하기 위해 프로그래밍이 가능한 타이머를 제공하는 기능을 한다.

도 1a를 계속 참조하면, 제1 MUX F(16)는 반전 입력부(inverted input)(18), 제1 논리 레벨 입력을 수신하도록 구성된 제2 입력부(20)(F), 공통 시작 입력부(64) 및 출력부(22)를 더 포함한다. 제2 MUX E(24)는 MUX F(16)의 출력부(22)에 전기적으로 접속된 제1 입력부(26), 제2 논리 레벨 입력을 수신하도록 구성된 제2 입력부(28)(E), 공통 시작 입력부(64), 및 출력부(30)를 더 포함한다. 제3 MUX D(32)는 MUX E(24)의 출력부(30)에 전기적으로 접속된 제1 입력부(34), 제3 논리 레벨 입력을 수신하도록 구성된 제2 입력부(36)(D), 공통 시작 입력부(64), 및 출력부(38)를 더 포함한다. 제4 MUX C(40)는 MUX D(32)의 출력부(38)에 전기적으로 접속된 제1 입력부(42), 제4 논리 레벨 입력을 수신하도록 구성된 제2 입력부(44)(C), 공통 시작 입력부(64), 및 출력부(46)를 더 포함한다. 제5 MUX B(48)는 MUX C(40)의 출력부(46)에 전기적으로 접속된 제1 입력부(50), 제5 논리 레벨 입력을 수신하도록 구성된 제2 입력부(52)(B), 공통 시작 입력부(64), 및 출력부(54)를 더 포함한다. 제6 MUX A(56)는 MUX B(48)의 출력부(54)에 전기적으로 접속된 제1 입력부(58), 제6 논리 레벨 입력을 수신하도록 구성된 제2 입력부(60)(A), 공통 시작 입력부(64), 및 출력부(62)를 더 포함한다. MUX B(48)의 출력부(54)가 MUX F(16)의 반전 입력부(18)에 전기적으로 접속(66)된다. 추가적으로, MUX A(56)의 출력(62)이 디지털 오실로스코프의 다른 영역으로 사용하기 위해 전송되는 오실레이터 출력 신호(OSC. OUT)(68)이다.

대안으로, 타이머 회로가 도 1a에서 순차로 함께 도시된 다섯 개 이상의 추가의 멀티플렉서로 구성될 수도 있다. 또한, 도 1a에서 순차로 함께 도시된 다섯 개 미만의 멀티플렉서로 구성될 수도 있다.

도 1b를 참조하여, 타이머 회로(10)의 작동이 설명될 것이다. MUX A(56)를 거친 MUX F(16)의 각각의 공통 신호(64)의 각각이 단일 제어 신호(RUN)(64)에 전기적으로 접속되기 때문에, RUN 신호(64)가 타이머 회로(10)를 시작하고, 종료하고, 재설정하도록 사용된다. RUN 신호(64)가 논리-레벨 하이(logic-level high)에 있는 경우에, MUX E(24)를 거친 MUX B(48)의 각각의 제1 입력부(26, 34, 42, 50)가 MUX F(16)를 거친 MUX C(40)의 출력부(22, 30, 38, 46)에 각각 전기적으로 접속되기 때문에, 타이머 회로(10)가 진동할 것이다. 또한, MUX B(48)의 출력부(54)는 MUX F(16)의 반전 입력부(18)에 전기적으로 접속하여, 링 구조를 만족시키게 된다.

그 후, RUN 신호(64) 논리-레벨 로우(logic-level low)에 있는 경우에, MUX F(16)를 거친 MUX A(56)의 각각의 제2 입력부(20, 28, 36, 44, 52, 60)를 각각 모니터링하고 있기 때문에, 타이머 회로(10)가 미리결정된 상태로 재설정된다. 또한, MUX F(16)를 거친 MUX A(56)의 각각의 제2 입력부(20, 28, 36, 44, 52, 60)에서 독립적으로 프로그래밍된 논리-레벨 입력을 수신할 수 있다.

다음으로, RUN 신호(64)가 논리-레벨 하이에 있는 경우, 오실레이터 출력(68)에서 나타나는 타이머 회로(10)의 제1 라이징 에지에 대한 지연 시간이 타이머 회로(10)의 현재 상태에 달려있다. 논리-레벨 하이로 프로그래밍되어 있는 링 구성에서 MUX B(48)를 거친 MUX F(16)(48, 40, 32, 24, 16)의 모든 다섯 개의 제2 입력부(52, 44, 36, 28, 20)를 구비하여, RUN 신호(64)가 논리-레벨 하이에 있고 난 후에 오실레이터 출력(68)이 논리-레벨 하이 1 게이트 지연일 것이다.

그러나, 예를 들어, MUX A(56)와 MUX B(48)의 제2 입력부(60, 52)가 각각 논리-레벨 로우로 프로그래밍되고, MUX C(40)를 거친 MUX F(16)의 제2 입력부(44, 36, 28, 20)가 각각 논리-레벨 하이로 프로그래밍된다면, RUN 신호(64)가 논리-레벨 하이에 있고 난 후에 오실레이터 출력(68)이 논리-레벨 하이 2 게이트 지연일 것이다. 이러한 타이밍 양식은 도 1b에 도시된 바와 같이 타이머 회로(10)의 요구를 해소하도록 각각의 추가의 지연에 대해 더 빨리 수행될 수 있다. 또한, 각각의 게이트 지연이 기간동안 대략 10 피코초이고, 이 구현예에서 다섯 개의 멀티플렉서/단을 구비한다면, 타이머 회로(10)가 대략 100 피코초의 기간의 100-피코초 범위를 지원하는 대략 10 피코초의 타이머 분해능으로 작동할 수 있다.

도 2를 참조하여, 제2 실시예의 타이머 회로(110)가 설명될 것이다. 타이머 회로(110)는 타이머 회로(10)와 유사하거나 동일한 다수의 특징을 포함한다. 타이머 회로(110)은 링-오실레이터 구성으로 알려진, 폐루프 체인(166)에 접속되고 지연단의 순차 조합으로 배열된, 제1 멀티플렉서(116)(MUX F), 제2 멀티플렉서(124)(MUX E), 제3 멀티플렉서(132)(MUX D), 제4 멀티플렉서(140)(MUX C), 제5 멀티플렉서(148)(MUX B), 및 제6 멀티플렉서(156)(MUX A)를 포함한다.

타이머 회로(110)는 카운터(170)를 더 포함한다. 카운터(170)는 MUX A(156)의 출력부(162)에 전기적으로 접속된다. RUN 신호(164)는 또한 액티브-로우 재설정 신호로서 카운터(170)에 입력으로 제공되며, 알려진 초기 상태에서 링 오실레이터 뿐만 아니라 카운터를 배치하도록 사용된다. 카운터(170)로의 제어 입력(171)이 이 초기 상태를 제어하도록 사용된다.

이미 전술한 바와 같이, 타이머 회로(110)은 또한 다섯 개의 멀티플렉서/단을 구비하기 때문에, 이 또한 10 피코초 분해능을 가질 것이다. 그러나, 출력부(162)에 전기적으로 접속된 카운터(170)에서, 카운터(170)가 동일한 10 피코초 분해능을 가진 임의의 더 긴 시간 값을 제공하도록 사용될 수 있다.

도 3을 참조하여, 제3 실시예의 타이머 회로(210)를 설명할 것이다. 타이머 회로(210)은 링-오실레이터 구성으로 잘 알려진, 폐루프 체인에 접속되고 지연단의 순차 조합으로 배열된, 제1 멀티플렉서(216)(MUX F), 제2 멀티플렉서(224)(MUX E), 제4 멀티플렉서(240)(MUX C), 제5 멀티플렉서(248)(MUX B), 및 제6 멀티플렉서(256)(MUX A)를 포함한다. 타이머 회로(210)는 복수의 분할 멀티플렉서(274, 282, 290, 298, 306), 주입 멀티플렉서(231), 테스트 멀티플렉서(314), 주입 디지털 아날로그 변환기(DAC)(233), 및 미세 전압 DAC(322)를 더 포함한다.

복수의 분할 멀티플렉서(274, 282, 290, 298, 306)가 1 게이트 지연 아래의 10 피코초 최소 분해능을 개선하도록 사용될 수 있다. 게다가, 주입 멀티플렉서(231)가 신호 주입 능력을 가진다는 하나의 추가 특징과 함께, MUX F(216)를 거친 MUX B(248)와 기능적으로 동일하게 작동한다. 주입 멀티플렉서(231)가 제1 입력부(234), 주입 입력부(272), 제3 입력부(236), 제4 입력부(235), 및 출력부(238)를 포함한다. 타이머 회로(210)에서 다른 부품에 대하여 주입 멀티플렉서(231)로의 추가의 입력이 이하 자세히 기재될 것이다.

MUX(274)가 제1 입력부(276)(F), 공통 제2 입력부(326), 제어 비트 입력부(278), 및 MUX F(216)의 제2 입력부(220)와 전기적으로 접속하는 출력부(280)를 포함한다. MUX(282)가 제1 입력부(284)(E), 공통 제2 입력부(326), 제어 비트 입력부(286), 및 MUX E(224)의 제2 입력부(229)와 전기적으로 접속하는 출력부(288)을 포함한다. MUX(290)가 제1 입력부(292)(D), 공통 제2 입력부(326), 제어 비트 입력부(294), 및 신호 주입 멀티플렉서(231)의 제3 입력부(236)와 전기적으로 접속하는 출력부(296)를 포함한다. MUX(298)가 제1 입력부(300)(C), 공통 제2 입력부(326), 제어 비트 입력부(302), 및 MUX C(240)의 제2 입력부(244)와 전기적으로 접속하는 출력부(304)를 포함한다. MUX(306)가 제1 입력부(308)(B), 공통 제2 입력부(326), 제어 비트 입력부(310), 및 MUX B(248)의 제2 입력부(252)와 전기적으로 접속하는 출력부(312)를 포함한다.

테스트 멀티플렉서(314)가 제1 입력부(316)(A), 테스트 클록 입력부(318), 선택 입력부(319), 및 MUX A(256)의 제2 입력부(259)와 제3 입력부(261)와 전기적으로 접속하는 출력부(320)를 포함한다. 테스트 멀티플렉서가 선택 입력부(319)에서 프로그래밍된 논리-레벨 로우를 수신하고, 입력부(318)에서 테스트 클록을 수신하는 경우, 테스트 클록이 오실레이터 출력(228)에 통과될 수 있어서, 도2의 카운터(170)과 같이 다운스트림 회로망의 기능을 테스트한다.

도 3을 참조하여, 10 피코초 최소 분해능 시간이 하나의 게이트 지연 아래의 "분할" 시간 값으로 감소될 수 있다. 예를 들어, 분할 멀티플렉서(274, 282, 290, 298, 306) 각각의 공통 제2 입력부(326)에 적용된 재설정 값이 미세 전압 DAC(322)에 의한 "분할" 논리 값으로 설정될 수 있다. 대응하는 분할 멀티플렉서의 출력부(280, 288, 296, 304, 312) 중 하나가, 타이머 회로(210)의 진동의 시작동안 MUX에 대한 "분할" 게이트 지연을 유발하는, MUX F(216)를 거친 MUX B(248)의 대응하는 제2 입력부(220, 229, 236, 244, 252) 각각에 이 "분할" 논리 값을 통과하도록 선택될 수 있다.

논리-레벨 0(제로)으로 설정된 MUX A(256)의 입력부(261), 미세 전압 DAC(322)로부터 분할 멀티플렉서(306)을 통해 MUX B(248)의 입력부(252)로 통과되는 프로그래밍된 "분할" 논리-레벨 0.7, 및 하이 논리 레벨을 선택하는 분할 멀티플렉서(274, 282, 290 및 298)를 구비한 일 실시예에서, RUN 신호(264)가 하이 논리 레벨이 된 이후에, 타이머 회로(210)가 하이 출력 1.3 게이트 지연(MUX B에 대해 0.7에서 1로 되는 0.3 게이트 지연, 그 후, MUX A에 대해 0에서 1로 되는 1 게이트 지연)을 생성할 것이다. 일반적으로, 임의의 하나의 분할 멀티플렉서(274, 282, 290, 298, 306)가 대응하는 링 멀티플렉서에 대한 초기 상태 레벨로서 미세 전압 DAC(322)로부터 "분할" 논리 레벨을 선택할 수 있다. 반면에, 남아있는 분할 멀티플렉서는 분할 레벨의 하나의 측 상에서는 논리 0을 선택할 것이고, 다른 측 상에서는 논리 1을 선택할 것이다.

본 명세서에서 사용되는 "분할" 논리 레벨이 논리 1 내지 논리 1을 맵핑하는 선형의 전압의 용어로 규정되지는 않지만, 오히려 시작 전압에 기초하여 선택된 멀티플렉서를 통한 효과적인 지연 시간의 선형의 맵핑이다. 추가로 또는 대안으로, 타이머 회로가, 단지 그 기능을 수행하는 단일의 미세 전압 DAC 대신에 각각의 링 멀티플렉서(216, 224, 231, 240, 248)의 제2 입력부의 각각에 주입되는 별도의 미세 전압 DAC를 가질 수 있다. 따라서, 링 멀티플렉서의 초기 상태가, 0에서 1 경계에서 선택의 "분할" 값을 가지고, 논리 0 및 논리 1로 프로그래밍될 수 있다. 특정 구현예에서, 예를 들어, 링을 직접 충족시키는 5개의 DAC, 또는 링 멀티플렉서 중 하나가 DAC 출력을 수신하도록 선택되는 하나의 DAC와 분할 멀티플렉서들로 이루어질 수 있다.

도 3에서 볼 수 있는 바와 같이, 주입 신호 멀티플렉서(231)가 타이머 회로(210)의 장기간 정확도를 보장하도록 사용될 수 있다. 예를 들어, 수정 제어 오실레이터(도시되지 않음)로 RUN 신호(264)를 동기화하기보다는, 수정 제어 오실레이터 신호가 주입 클록 신호(270)로서 주입 신호 멀티플렉서(231)의 주입 입력부(272)로 직접 주입될 수 있다. 주입 DAC(233)가 멀티플렉서(231)의 제4 입력부(235)로 전기 전류를 제공한다. 이 가변적인 전기 전류는 멀티플렉서(231)로 허락되는 주입 클록 신호(270)의 양을 조절하도록 사용될 수 있어서, 궁극적으로 타이머 회로(210) 상의 주입 로킹 효과의 강인성(robustness)을 결정한다. 사실상, 타이머 회로(210)가 RUN 신호(264)의 라이징 에지 상의 프로그래밍된 위상에서 시작할 것이나, 주입 로킹 효과 때문에, 주입된 수정 제어 클록에 따라 조정하기 위해 시간에 대해 느린 주파수와 위상을 변경할 것이다. 주입 DAC(233)로부터 증가된 전류가 타이머 회로(210)의 더 큰 장기간 안정성을 고려할 것이며, 이는 주입 로킹 효과가 증가된 전류에 비례하기 때문이다.

주입 클록(270)이 더 짧은 시간 설정을 위해(위상 변이를 유도하는 주입 로킹으로부터 임의의 지터(jitter)를 피하기 위함) 오프 스위칭될 것이고, 타이머 회로(210)의 더 긴 시간 설정을 위해 온 스위칭될 것이다. 대안으로, 프로그래밍 가능한 주입 진폭을 허용하는 DAC의 사용이 또한 구현화될 수 있다. 여전히 충분한 주입이 요구되는 주파수 클록을 제공하는 것을 보장하나, 이는 주입 로킹으로 유도된 지터를 최소화하는 주입 레벨을 측정하기 위한 소프트웨어를 허용할 것이다. 또한, 소프트웨어는 시간 설정의 기능으로서 주입 진폭의 점진적인 증가를 프로그래밍하여, 작동의 단기간 언록킹된(unlocked) 모드와 장기간 로킹된(locked) 모드 간의 작용에서 임의의 "스텝 기능(step-function)" 변화를 회피할 것이다.

도 4를 참조하여, 제4 실시예의 타이머 회로(300)가 설명될 것이다. 타이머 회로(300)가 제1 입력부(306), 제2 입력부(308) 및 반전 출력부(310)를 구비하는 제1 전기 부품(304), 및 제1 입력부(314), 제2 입력부(316), 및 반전 출력부(318)를 구비하는 제2 전기 부품(312)를 포함한다. 타이머 회로(300)는 또한 제1 입력부(322), 제2 입력부(324), 및 반전 출력부(326)를 구비하는 최종 전기 부품(320)을 포함한다. 이미 전술한 구현예와 같이, 타이머 회로(300)의 링 진동 구성이 제1 전기 부품(304)의 제1 입력부(306)와 전기적으로 접속된(302) 최종 전기 부품(320)의 반전 출력부(326)를 구비함으로써 구현된다. 타이머 회로(300)의 타이밍 측면은 개시된 기술의 이미 전술한 구현예와 유사하게 작동한다. 추가적으로, 타이머 회로(300)가 NAND 게이트로 구성되나, 다른 타이머 회로는 NOR 게이트를 사용하여 구성될 수 있다. 또한, 타이머 회로의 다른 실시예는 두 개 이상의 전기 부품을 포함할 수 있다.

도 5를 참조하여, 제5 실시예의 타이머 회로가 설명될 것이다. 타이머 회로(400)는, 동일한 링 진동 구성이 위에 개시된 것과 동일한 타이밍 측면으로 작동하는 타이머 회로(400)가 구현된다는 점에서, 이미 전술한 타이머 회로(300)와 유사하다. 그러나, 타이머 회로(400)는 또한, 상기 타이머 회로(210)과 유사한, 양호한 분해능을 제공하는 추가의 회로망을 포함한다.

타이머 회로(400)가 링-오실레이터 구성으로 잘 알려진, 폐루프 체인(402)에 접속되고 지연단의 순차 조합에 배열된 제1 전기 부품(404), 제2 전기 부품(412), 제3 전기 부품(420), 제4 전기 부품(428), 및 최종 전기 부품(436)의 복수의 전기 부품을 포함한다.

개시된 기술의 이전 구현예에서 기재한 바와 같이, 복수의 전기 부품(404, 412, 420, 428, 436)의 각각이, 대응하는 제1 입력부(406, 414, 422, 430, 438), 제2 입력부(408, 416, 424, 432, 440), 및 반전 출력부(410, 418, 426, 434, 442)를 각각 포함한다. 각각의 반전 출력부(410, 418, 426, 434)가 지연단에서 다음의 전기 부품의 제1 입력부(414, 422, 430, 438)에 전기적으로 접속한다. 그러나, 전기 부품(436)의 마지막 반전 출력부(442)가 제1 전기 부품(404)의 제1 입력부(406)으로 돌아가 전기적으로 접속함으로써(402), 폐루프 링-진동 구성을 완성시킨다. 다시, 타이머 회로(400)의 타이밍 측면이 이미 위에서 전술한 타이머 회로(210)의 타이밍 측면과 유사하다.

타이머 회로(400)가 복수의 분할 전기 부품(448, 454, 462, 470, 478), 제어 전기 부품(446), 및 공통 동작/시작(Run/Start) 라인(444)을 더 포함한다. 분할 전기 부품(448, 454, 462, 470, 478)은 요구되는 시간의 지연에 대한 시작 지점 프로그램 능력뿐만 아니라 증가된 분해능을 제공하도록 기능한다.

분할 전기 부품(448, 454, 462, 470, 478)의 각각이, 대응하는 제1 입력부(450, 456, 464, 472, 478), 제2 입력부(452, 458, 466, 474, 480), 및 반전 출력부(453, 460, 468, 476, 482)와 각각 구성된다. 도 5에서 알 수 있는 바와 같이, 분할 전기 부품(448, 454, 462, 470, 478)의 반전 출력부(453, 460, 468, 476, 482)의 각각이 전기 부품(404, 412, 420, 428, 436)의 제2 입력부(408, 416, 424, 432, 440)와 각각 전기적으로 접속된다. 다시, 위의 타이머 회로(210)에 개시된 바와 같이, 이러한 분할 전기 부품은 개시된 기술을 위해 더 양호한 분해능과 프로그래밍 능력을 제공한다.

제어 전기 부품(446)이 인에이블인 경우, 동작/시작 신호(444)를 분할 전기 부품(448, 454, 462, 470, 478)의 각각의 제2 입력부(452, 458, 466, 474, 480)의 각각에 제공하는 기능을 한다. 동작/시작 신호(444)가 인에이블인 경우, 분할 전기 요소의 각각이 인에이블 신호를 수신할 것이다. 그러나, 제1 입력부(450, 456, 464, 472, 478) 중 오직 하나만 이미 전술한 링-오실레이터 구성의 회로에서 전기 부품(404, 412, 420, 428, 436) 중 하나 상에 각각의 분할 전기 부품(448, 454, 462, 470, 478)을 통해 통과되는 입력을 가질 것이다. 게다가, 타이머 회로(400)가 NAND 게이트로 구성되는 반면, 다른 타이머 회로는 NOR 게이트를 사용하여 구성될 수 있다. 또한, 타이머 회로의 다른 실시예는 개시된 기술의 현재 구현예에서 기재된 것보다 많은 전기 부품 또는 적은 전기 부품을 포함할 수 있다.

도시된 실시예를 참조하여 본원발명의 원리를 기재하고 도해하였으며, 도시된 실시예가 그러한 원리를 벗어나지 않고 배열의 변경이 이루어지고, 임의의 요구되는 방식으로 조합될 수 있음을 인식할 것이다. 전술한 내용이 특정 구현예에 대해 중점을 두고 있다 할지라도, 다른 구성이 완성될 수 있다. 특히, "본원의 구현예에 따라서" 등의 표현이 본 명세서에서 사용되고 있다 할지라도, 이러한 표현은 구현 가능성을 일반적으로 참조하는 것을 의미하며, 특정 구현 구성에 따른 발명에 한정하도록 의도되는 것이 아니다. 본 명세서에 사용되는 바와 같이, 이러한 용어들은 다른 구현예와 조합할 수 있는 동일한 또는 상이한 구현예들을 참조할 수 있다.

결과적으로, 본 명세서에 기재된 구현예에 다양한 치환의 관점에서, 상세한 설명 및 수반되는 자료가 도시되는 것으로 이해되며, 본 발명의 범위를 제한하는 것으로 여기지 않아야 한다. 따라서, 본원에서 청구하고자 하는 것은 다음의 특허청구범위 및 그 등가물의 범위 및 개념 내에 있는 모든 변형이다.

10: 타이머 회로
16: 제1 멀티플렉서
24: 제2 멀티플렉서
32: 제3 멀티플렉서
40: 제4 멀티플렉서
48: 제5 멀티플렉서
56: 제6 멀티플렉서

Claims

오실레이터 신호를 생성하는 출력부를 가진 위상-시작가능(phase-startable) 링 오실레이터로서,
정적 상태로부터 진동의 시작을 제어하는 시작 제어 신호를 수신하는 제1 입력부; 및
정적 상태 동안 출력부에서 미리결정된 신호 레벨의 생성을 제어하고, 선택가능한 초기 게이트 지연의 미리결정된 세트로부터 오실레이터 신호의 초기 게이트 지연을 선택하는 제어 데이터를 수신하는 제2 입력부
를 포함하며,
상기 시작 신호에 응답하여, 상기 오실레이터가 선택된 게이트 지연 시간을 위해 상기 출력부에서 미리결정된 신호 레벨을 계속하여 생성하고, 그 이후에 진동을 시작하는,
위상-시작가능 링 오실레이터.
제1항에 있어서,
하나 이상의 반전단(inverting stage)을 더 포함하는, 위상-시작가능 링 오실레이터.
제2항에 있어서,
홀수개의 반전단을 더 포함하는, 위상-시작가능 링 오실레이터.
제1항에 있어서,
복수의 NAND 게이트를 더 포함하는, 위상-시작가능 링 오실레이터.
제1항에 있어서,
복수의 NOR 게이트를 더 포함하는, 위상-시작가능 링 오실레이터.
제1항에 있어서,
제1의 복수의 멀티플렉서를 더 포함하는, 위상-시작가능 링 오실레이터.
제6항에 있어서,
상기 제1의 복수의 멀티플렉서와 접속되는 제2의 복수의 멀티플렉서를 더 포함하는, 위상-시작가능 링 오실레이터.
제7항에 있어서,
상기 제2의 복수의 멀티플렉서가 분할(fractional) 멀티플렉서이고, 상기 게이트 지연 시간은 분할 값을 가지는, 위상-시작가능 링 오실레이터.
제8항에 있어서,
상기 분할 멀티플렉서는 디지털 아날로그(DAC) 신호를 수신하도록 구성된, 위상-시작가능 링 오실레이터.
제8항에 있어서,
상기 분할 멀티플렉서는 메모리로부터 정보를 수신하도록 구성된, 위상-시작가능 링 오실레이터.
제6항에 있어서,
상기 제1의 복수의 멀티플렉서와 접속된 복수의 디지털 아날로그 변환기(DAC)를 더 포함하고, 상기 게이트 지연 시간은 분할 값을 가지는, 위상-시작가능 링 오실레이터.
제1항에 있어서,
상기 오실레이터 신호를 수신하는 카운터를 더 포함하는, 위상-시작가능 링 오실레이터.
제12항에 있어서,
상기 제어 데이터가 진동의 시작 전에 정적 상태 동안 상기 카운터의 상태를 더 결정하는, 위상-시작가능 링 오실레이터.
제1항에 있어서,
주입 클록 신호를 수신하는 제3 입력부를 더 포함하는, 위상-시작가능 링 오실레이터.
제14항에 있어서,
상기 링 오실레이터로 주입되는 상기 주입 클록 신호의 진폭을 제어하는 제4 입력부를 더 포함하는, 위상-시작가능 링 오실레이터.