RU94045822A - Фазорегулятор с цифровым управлением - Google Patents

Claims (25)

1. Способ изменения синхросигнала, имеющего заданную фиксированную частоту, с целью получения выходного сигнала, включающий получение цифрового сигнала управления, величина которого изменяется в зависимости от относительной фазы входного сигнала постоянной частоты и выходного сигнала, задержку синхросигнала по меньшей мере на несколько дискретных промежутков времени, в результате чего генерируются по меньшей мере несколько сдвинутых на разные промежутки времени сигналов, являющихся копиями синхросигнала, выбор одного из по меньшей мере нескольких сдвинутых на разные промежутки времени сигналов в зависимости от величины цифрового сигнала управления с целью получения выходного сигнала и возврат цифрового сигнала управления к заданной исходной величине при каждом изменении фазы выходного сигнала по отношению к синхросигналу приблизительно на 360^o, вызванном изменением в соотношении опережение-отставание по фазе между выходным сигналом и синхросигналом.

2. Способ дискретного изменения фазовой задержки синхросигнала в функции времени по возможности на величину, превышающую кратное 360^o, включающий преобразование величины требуемой фазовой задержки синхросигнала в сигнал, имеющий по меньшей мере несколько дискретных значений, изменяющихся в функции времени, приращение дискретного значения сигнала с определенной скоростью к каждому элементу изменения требуемой фазовой задержки в цикле синхросигнала, получение по меньшей мере нескольких дискретных периодов задержки для синхросигнала, выбор одного из по меньшей мере нескольких дискретных периодов задержки для синхросигнала в зависимости от дискретного значения сигнала, в результате чего устанавливается соответствие между дискретными периодами задержки, которой подвергается синхросигнал, и изменяющимися значениями дискретного сигнала, задержку синхросигнала на выбранное дискретное время задержки с целью получения синхросигнала, подвергутого задержке, и возврат дискретного сигнала к заданной величине при изменении фазы подвергнутого задержке синхросигнала на величину, превышающую приблизительно целое кратное 360^o фазы синхросигнала.

3. Способ по п. 1 или 2, в котором способ осуществляется с целью обеспечения фазовой синхронизации между входным сигналом постоянной частоты и синхросигналом, в процессе которой получение дискретной задержки обеспечивается путем квантования входного сигнала по амплитуде на частоте дискретизации, определяемой выбранным синхросигналом, использования квантованного по амплитуде сигнала для получения первого представления, величина которого равна частотной погрешности между частотой дискретизации и постоянной частотой входного сигнала, сдвига частоты синхросигнала на величину, определяемую величиной первого представления, с целью получения второго представления, величина которого соизмерима с фазовым сдвигом, которое надлежит подвергнуть синхросигнал, причем указанный фазовый сдвиг имеет одно из по меньшей мере нескольких различных дискретных значений.

4. Способ по п. 3, в котором входной сигнал содержит информационные символы, а квантование осуществляется по меньшей мере один раз на каждый символ, в результате чего для каждого символа генерируется квантованное по амплитуде многоразрядное цифровое представление.

5. Способ по любому из пп. 1 - 4, в котором дискретное значение кодируется циклическим кодом.

6. Способ по любому из пп. 1 - 5, в котором дискретные значения сбрасываются на нуль.

7. Устройство для изменения синхросигнала, имеющего заданную фиксированную частоту, с целью получения выходного сигнала, содержащее устройство для получения цифрового сигнала управления, величина которого изменяется в зависимости от относительной фазы между входным сигналом постоянной частоты и выходным сигналом, устройство для задержки синхросигнала по меньшей мере на несколько дискретных промежутков времени, в результате чего генерируются по меньшей мере несколько сдвинутых на разные промежутки времени сигналов, являющихся копиями синхросигнала, устройство для выбора одного из по меньшей мере нескольких сдвинутых на разные промежутки времени сигналов в зависимости от величины цифрового сигнала управления с целью получения выходного сигнала, и устройство для возврата цифрового сигнала управления к заданной исходной величине при каждом изменении фазы выходного сигнала по отношению к синхросигналу приблизительно на 360^o, вызванном изменением в соотношении опережение-отставание по фазе между выходным сигналом и синхросигналом.

8. Устройство для дискретного изменения фазы синхросигнала в функции времени, по возможности на величину, превышающую кратное 360^o, содержащее устройство для преобразования величины требуемой фазовой задержки синхросигнала в сигнал, имеющий по меньшей мере несколько дискретных значений, изменяющихся в функции времени, устройство для приращения дискретного значения сигнала с определенной скоростью к каждому элементу изменения требуемой фазовой задержки в цикле синхросигнала, устройство для получения по меньшей мере нескольких дискретных периодов задержки для синхросигнала, устройство для выбора одного из по меньшей мере нескольких дискретных периодов задержки для синхросигнала в зависимости от дискретного значения сигнала, в результате чего устанавливается соответствие между дискретными периодами задержки, которой подвергается синхросигнал, и изменяющимися значениями дискретного сигнала, устройство для обеспечения задержки синхросигнала на выбранное дискретное время задержки с целью получения синхросигнала, подвергнутого задержке, и устройство для возврата дискретного сигнала к заданной величине при изменении фазы подвергнутого задержке синхросигнала на величину, превышающее приблизительно целое кратное 360^o фазы синхросигнала.

9. Устройство для сдвига базовой задержки синхросигнала в соответствии с сигналом управления, представляющим изменение в фазе, которому надлежит подвергнуть синхросигнал, содержащее схему, предназначенную для приема синхросигнала и получения по меньшей мере нескольких копий синхросигнала, причем указанные копии имеют различное относительно друг друга время задержки, и цепь связи, на которую подается сигнал, представляющий изменение в фазе, и предназначенную для направления одной выбранной из копий синхросигнала на выход в функции значения сигнала управления, при этом устройство включено в схему фазовой автоподстроки частоты, содержащую аналого-цифровой преобразователь, на который подаются подлежащие дискретизации этим преобразователем символы, причем по меньшей мере часть указанных символов подвержена деградации, а преобразователь вырабатывает многоразрядный цифровой сигнал, представляющий амплитуду одного из символов, в соответствии с волновым цугом дискретизации, генерируемым в соответствии с одной из копий синхросигнала на выходе, а также схему для получения сигналов, представляющих частотную погрешность и фазовую коррекцию подаваемых на преобразователь символов по отношению к выбранной копии синхросигнала, причем полученный сигнал фазовой коррекции является сигналом управления.

10. Устройство по п. 9, в котором схема для получения сигналов частотной погрешности и фазовой коррекции осуществляет интегрирование сигнала частотной погрешности, получаемого с преобразователя, с целью получения сигнала, представляющего интегрированную частотную погрешность, вырабатываемую преобразователем.

11. Устройство по п. 10, в котором схема для получения сигналов частотной погрешности и фазовой коррекции содержит счетчик, на который подается вырабатываемый преобразователем сигнал интегрированной частотной погрешности с целью получения сигнала фазовой коррекции, причем счетчик сбрасывается на нуль, если на выходе обнаруживается сдвиг выбранной копии синхросигнала на величину, кратную одному циклу синхроимпульса.

12. Устройство по п. 11, в котором счетчик вырабатывает сигнал управления, кодированный циклическим кодом, имеющий M битов и предназначенный для управления цепью связи, причем копия синхросигнала генерируется схемой, содержащей мультиплексор, а мультиплексор содержит N сигнальных входов, обозначенных 0, 1, 2.../N-1/, на которые подаются копии синхросигнала с временем задержки, приблизительно равным 0, DT, 2DT.../N-1/ T, где DT - время задержки одной линии задержки, и N-1/ логических схем, каждая из которых имеет: /а/ первый и второй сигнальные входы, /б/ сигнальный выход и /в/ управляющий вход, на который подается бит циклически кодированного сигнала, обеспечивающий направление сигнала на одном из двух сигнальных входов к сигнальному выходу в функции значения бита на управляющем входе, причем сигнальные входы и сигнальные выходы логических схем соединены друг с другом, а на входы и выход мультиплексора, а также на управляющие входы логических схем подаются M битов сигнала управления, в результате чего с изменением значения циклически кодированного сигнала с i на /i+1/ по основанию 10 сигнал на выходе мультиплексора меняется с сигнала на входе i - мультиплексора на сигнал на входе /i+1/ мультиплексора, где i - каждое по выбору из 0, 1, 2.../N-2/.

13. Устройство для сдвига фазовой задержки синхросигнала в соответствии с сигналом управления, представляющим изменение в фазе, которому надлежит подвергнуть синхросигнал, содержащее схему, на которую подается синхросигнал и которая генерирует по меньшей мере несколько копий синхросигнала, имеющих различное по отношению друг к другу время задержки, и цепь связи, на которую подается сигнал, представляющий изменение в фазе, для обеспечения направления одной выбранной из копий синхросигнала на выход в функции значения сигнала управления, причем схема для получения копий синхросигнала содержит /N-1/ каскадно включенных элементов задержки с по существу одинаковым временем задержки, обозначенных 1, 2.../N-1/, и цепь связи, содержащей мультиплексор с N сигнальными входами, обозначенными 0, 1, 2.../N-1/, причем на вход 0 подается синхроимпульс, а на вход k подается копия синхросигнала, полученного с элемента задержки k, где k - каждое по выбору из 1, 2.../N-1/, при этом мультиплексор содержит еще один вход, на который подается сигнал управления, и выход, а сигнал, представляющий изменение в фазе, кодирован циклическим кодом, при этом мультиплексор содержит матрицу /N-1/ логических схем, каждая из которых содержит первый и второй сигнальные входы, сигнальный выход и управляющий вход, на который подается бит циклически кодированного сигнала, обеспечивающий направление сигнала на одном из двух сигнальных входов к сигнальному выходу в функции значения бита на управляющем входе.

14. Устройство для сдвига фазовой задержки синхросигнала в соответствии с сигналом управления, представляющим изменение в фазе, которому надлежит подвергнуть синхросигнал, содержащее схему, на которую подается синхросигнал и которая генерирует по меньшей мере несколько копий синхросигнала, имеющих различное по отношению друг к другу время задержки, и цепь связи, на которую подается сигнал, представляющий изменение в фазе, для обеспечения направления одной выбранной из копий синхросигнала на выход в функции значения сигнала управления, причем устройство включено в схему перестраиваемого генератора, на который подается сигнал управления частотой, а также интегратор, на который подается сигнал управления частотой для получения сигнала, представляющего изменение в фазе.

15. Устройство для сдвига фазовой задержки синхросигнала в соответствии с сигналом управления, представляющим изменение в фазе, которому надлежит подвергнуть синхросигнал, содержащее схему, на которую подается синхросигнал и которая генерирует по меньшей мере несколько копий синхросигнала, имеющих различное по отношению друг к другу время задержки, и цепь связи, на которую подается сигнал, представляющий изменение в фазе, для обеспечения направления одной выбранной из копий синхросигнала на выход в функции значения сигнала управления и которая содержит мультиплексор, имеющий сигнальный выход и N сигнальных входов, обозначенных 0, 1, 2.../N-1/, при этом мультиплексор предназначен для приема циклически кодированного сигнала, содержащего M битов, где 2^M = N, а N - целое число больше 2, и содержит /N-1/ логических схем, каждая из которых имеет первый и второй сигнальные входы, сигнальный выход и управляющий вход, на который подается бит циклически кодированного сигнала, обеспечивающий направление сигнала на одном из двух сигнальных входов к сигнальному выходу в функции значения бита на управляющем входе, причем на сигнальные входы, сигнальные выходы и управляющие входы логических схем, а также на сигнальные входы мультиплексора подаются M битов, в результате чего с изменением циклически кодированного сигнала со значения i на /i+1/ по основанию 10 сигнал на выходе мультиплексора меняется с сигнала на входе i мультиплексора на сигнал на входе /i+1/ мультиплексора, где i - каждое по выбору из 0, 1, 2.../N-2/.

16. Устройство по любому из п. 9 - 15, в котором цепь связи имеет конечное время задержки на прохождение сигнала и которое содержит схему возврата сигнала управления к исходному значению, содержащую устройство обнаружения по существу одновременных однотипных активных переходов в выбранной копии синхросигнала на выходе и копии синхросигнала, подвергнутой задержке на время прохождения сигнала.

17. Устройство по любому из п. 9 - 16, в котором на выходе цепи связи при ее переключении в ответ на управляющий сигнал изменения в фазе возможно появление кратковременной помехи и которое содержит схему, соединенную с выходом цепи связи и предназначенную для подавления кратковременных импульсных помех.

18. Способ фазовой синхронизации между входным сигналом постоянной частоты и синхросигналом, частота которого незначительно отличается от постоянной частоты входного сигнала, включающий квантование входного сигнала по амплитуде на частоте дискретизации, использование квантованного по амплитуде сигнала для получения первого представления, величина которого равна частотной погрешности между частотой дискретизации и постоянной частотой входного сигнала, сдвиг частоты синхросигнала на величину, определяемую величиной первого представления, осуществляемый путем интегрирования первого представления с целью получения второго представления, величина которого соизмерима с фазовым сдвигом, которому надлежит подвергнуть синхросигнал, причем привносимый фазовый сдвиг имеет одно из по меньшей мере нескольких дискретных значений, а соседние значения указанного фазового сдвига расположены приблизительно с одинаковыми интервалами по отношению друг к другу, и привнесение в синхросигнал задержки, время которой прямопропорционально выбранному дискретному значению, с целью получения сдвинутого по частоте синхроимпульса.

19. Способ дискретного изменения фазовой задержки синхросигнала в функции времени, включающий получение сигнала, имеющего по меньшей мере несколько дискретных значений, изменяющихся в функции времени, использование по меньшей мере нескольких значений сигнала с целью задержки синхросигнала по меньшей мере на несколько полученных дискретных периодов задержки, в результате чего достигается соответствие между дискретными периодами задержки, которой подвергается синхросигнал, и изменяющимися значениями сигнала, что приводит к сдвигу фазы подвергаемого задержке синхросигнала, получение по меньшей мере нескольких дискретных периодов задержки путем подачи синхроимпульсов по меньшей мере на несколько линий задержки, включенных каскадно и имеющих дискретное время задержки, причем использование дискретных значений сигнала осуществляется путем изменения числа каскадно включаемых линий задержки, на которые подается синхросигнал, в результате чего с изменением значения сигналы синхросигнал на каскадно включенные линии задержки либо подается, либо не подается.

20. Устройство для сдвига фазы периодического сигнала в соответствии со значением сигнала управления, причем сдвиг фазы осуществляется между выходом источника периодического сигнала и другим выходом, содержащее по меньшей мере несколько линий задержки, имеющих дискретное время задержки, и блок управления, в который загружается значение сигнала управления и который осуществляет управление подключением линий задержки между выходом источника периодического сигнала и указанным вторым выходом, в результате чего с изменением значения сигнала управления во время задержки, привносимое линиями задержки в периодический сигнал между выходом источника этого сигнала и другим выходом, вносятся соответствующие изменения, причем линии задержки включены каскадно по отношению друг к другу, а блок управления использует значение сигнала управления для эффективного управления числом линий задержки, включаемых каскадно между выходом источника периодического сигнала и указанным другим выходом, в результате чего с изменением значения сигнала управления соответственно изменяется число линий задержки, каскадно включаемых между указанными выходами, при этом всего предусмотрено 1, 2..N линий задержки, которые включены таким образом, что выход линии задержки 1 подключен к указанному другому выходу без промежуточного подсоединения между ними какой-либо другой из указанных N линий задержки, кроме того, блок управления осуществляет управление коммутацией сигналов между входами и выходами линий задержки, а также между выходом источника периодического сигнала и входом указанной линии задержки 1, в результате чего в ответ на сигнал управления со значением, осуществляющим команду в отношении линии k из указанных линий задержки, подлежащих каскадному включению между выходом источника периодического сигнала и указанным другим выходом, вход линии задержки k подключается к выходу источника периодического сигнала без промежуточного соединения через какую-либо другую из указанных N линий задержки, а выход линии задержки j соединен с входом линии задержки /j-1/, где k - любое по выбору целое число между 2 и N, а j - каждое по выбору целое число между 2 и k.

21. Устройство по п. 12, в котором блок управления обеспечивает замыкание цепи между линиями задержки k и /k-1/ до момента размыкания цепи между входом линии задержки /k-1/ и выходом источника периодического сигнала в ответ на привносимое из k в /k-1/ изменение в задержке.

22. Устройство для сдвига фазы периодического сигнала в соответствии со значением сигнала управления, причем сдвиг фазы осуществляется между выходом источника периодического сигнала и другим выходом, содержащее по меньшей мере несколько линий задержки, имеющих дискретное время задержки, и блок управления, в который загружается значение сигнала управления и который осуществляет управление подключением линий задержки между выходом источника периодического сигнала и другим выходом, в результате чего с изменением значения сигнала управления во время задержки, привносимое линиями задержки в периодический сигнал между выходом источника этого сигнала и указанным другим выходом, вносятся соответствующие изменения, причем число указанных линий задержки равно N, следовательно, обеспечивается возможность получения N дискретных периодов времени задержки, при этом блок управления в зависимости от значения сигнала управления осуществляет избирательное каскадное включение линий задержки k из указанных N линий задержки между выходом источника периодического сигнала и указанным другим выходом при одновременном отсоединении остальных /N-k/ линий от включенных в каскад линий задержки.

23. Устройство по п. 21, в котором блок управления осуществляет деление N линий задержки на множественные группы и монотонное изменение значения k с 1 до P для первой группы, содержащей P из N линий задержки, в течение первого промежутка времени и с 1 до Q для второй группы, содержащей Q линий задержки, в течение второго промежутка времени.

24. Устройство по п. 22, в котором блок управления содержит счетчик, имеющий P состояний, которые последовательно меняются с 1 до P, и цепь связи, обеспечивающую подачу сигналов управления, указывающих в котором из P состояний находится счетчик, со счетчика на первую группу P линий задержки в течение первого промежутка времени, и подачу сигналов управления, указывающих в котором из Q состояний находится счетчик, со счетчика на вторую группу Q линий задержки в течение второго промежутка времени, где Q не превышает P.

25. Мультиплексор, обеспечивающий маршрутизацию N входных сигналов на сигнальный выход в соответствии с циклически кодированным сигналом, содержащим M битов, где 2^M = N, а N - целое число больше 2, содержащий N сигнальных входов, обозначенных 0, 1, 2.../N-1/, /N-1/ логических схем, каждая из которых имеет первый и второй сигнальные входы, сигнальный выход и управляющий вход, на который подается бит циклически кодированного сигнала, обеспечивающий направление сигнала на одном из двух сигнальных входов к сигнальному выходу в функции значения бита на управляющем входе, причем на сигнальные входы, сигнальные выходы и управляющие входы логических схем, а также на сигнальные входы мультиплексора M битов подаются таким образом, что с изменением циклически кодированного сигнала со значения i на /i+1/ по основанию 10 сигнал на выходе мультиплексора меняется с сигнала на входе i мультиплексора на сигнал на входе /i+1/ мультиплексора, где i - каждое по выбору из 0, 1, 2.../N-2/.