CN109921787B - 一种宽牵引范围的鉴频鉴相器 - Google Patents

Abstract

本发明公开了一种宽牵引范围的鉴频鉴相器，包括：第一至第四触发器、第一至第四锁存器、第一异或门(X1)、第二异或门(X2)、第三异或门(X4)、第四异或门(X6)、第一反相器(X3)、第一同或门(X5)、第二同或门(X7)、第一或非门(X8)、第二或非门(X9)，其中第一至第四触发器的数据输入端分别与时钟clk0、clk45、clk90、clk135相连，且第一至第四触发器的时钟输入端均与输入数据data相连；第一或非门(X8)的输出端连至节点F_dn、第二或非门(X9)的输出端连接至节点F_up。本发明减小了PD周跳，扩大了PD的牵引范围，消除了单独的FD环路，优化了CDR系统的牵引范围、时钟抖动和数据抖动性能，避免了CDR中电路控制权在鉴频环和鉴相环之间来回切换引入的噪声和系统不稳定性。

Description

一种宽牵引范围的鉴频鉴相器

技术领域

本发明涉及一种宽牵引范围的鉴频鉴相器，属于模拟电路的技术领域。

背景技术

时钟数据恢复器广泛地应用于各种高速串行通信系统中，包括光纤通信、高速串行接口通信和高性能芯片之间的互联通信等，主要负责产生与接收到的串行数据相对应的时钟并对数据进行重定时恢复。鉴频器FD(Frequency Detector)和鉴相器PD(PhaseDetector)是CDR中的重要模块。FD负责产生与串行数据相对应的时钟信号，PD负责对时钟信号和串行数据进行相位校准，使时钟在最佳采样点出对数据进行重定时恢复。

CDR模块的牵引范围、时钟抖动和数据抖动直接反映了该模块的性能。双环CDR模块中系统控制权在PD和FD之间来回切换，会导致滤波器输出电压产生较大的纹波，因此恶化了时钟抖动和数据抖动性能。通过对PD牵引范围的扩大以及PD增益的控制能够消除不必要的FD环路，因此对CDR电路中PD模块牵引范围的研究有着重要的意义。

传统全速率DFF PD利用数据上升沿采样时钟，数据相位超前时钟则采样得到低电平，数据相位落后时钟则采样得到高电平，因此获得数据和时钟的相位关系，但该电路不具备宽牵引范围。如图1所示，首先确定时钟相位区间划分；如图2所示，在相位域图中，当数据速率高于时钟频率时，数据上升沿沿顺时针方向旋转，当数据速率低于时钟频率时，数据上升沿沿逆时针方向旋转；如图3所示，在时间域图中，当数据速率高于时钟频率时，数据上升沿由时钟的相位区域I逐渐向相位区域IV增序循环移动，当数据速率低于时钟频率时，数据上升沿由时钟相位IV逐渐向相位区域I减序循环移动。如图4所示，上述两种情况下数据上升沿采样结果都是高电平和低电平的变换，对后级环路滤波器充放电相等，形成周跳(cycle slipping)，无法减小数据和时钟之间的频率差，因此传统全速率DFF PD牵引范围较小。

发明内容

本发明所要解决的技术问题在于克服现有技术的不足，提供一种宽牵引范围的鉴频鉴相器，解决传统全速率DFF PD无法减小数据和时钟之间的频率差，导致牵引范围较小的问题。

本发明具体采用以下技术方案解决上述技术问题：

一种宽牵引范围的鉴频鉴相器，包括：第一至第四触发器、第一至第四锁存器、第一异或门、第二异或门、第三异或门、第四异或、第一反相器、第一同或门、第二同或门、第一或非门、第二或非门，其中第一至第四触发器的数据输入端分别与时钟clk0、clk45、clk90、clk135相连，且第一至第四触发器的时钟输入端均与输入数据data相连；所述第一触发器的同相输出端与第一异或门的第一输入端相连，所述第三触发器的同相输出端与第一异或门的第二输入端相连；所述第二触发器的同相输出端与第二异或门的第一输入端相连，所述第四触发器的同相输出端与第二异或的第二输入端相连；所述第一异或门的输出端分别与节点phase、第一锁存器的数据输入端相连；所述第二异或门的输出端和第二锁存器的数据输入端相连，且第一锁存器和第二锁存器的使能端、第一反相器的输入端均与输入数据data相连；所述第三锁存器的数据输入端与第一锁存器的同相输出端相连，所述第四锁存器的数据输入端与第二锁存器的同相输出端相连，且第三锁存器的使能端和第四锁存器的使能端均与第一反相器的输出端相连；所述第三异或门的第一输入端、第二输入端分别连接至第一锁存器的同相输出端、第四锁存器的同相输出端；所述第四异或门的第一输入端、第二输入端分别连接至第二锁存器的同相输出端、第三锁存器的同相输出端；所述第一同或的第一输入端、第二输入端分别连接至第一锁存器的同相输出端、第四锁存器的同相输出端；所述第二同或门的第一输入端、第二输入端分别连接至第三锁存器的同相输出端、第二锁存器的同相输出端；所述第一或非门的第一输入端、第二输入端分别连接至第一同或门的输出端、第四异或门的输出端，且第一或非门的输出端连至节点F_dn；所述第二或非门的第一输入端、第二输入端分别连接至第三异或门的输出端、第二同或门的输出端，且第二或非门的输出端连接至节点F_up。

进一步地，作为本发明的一种优选技术方案，所述鉴频鉴相器利用数据上升沿采样四路等相位间距的半速率时钟，及利用数据高电平存储当前时刻数据上升沿采样结果，利用数据低电平存储上一个数据上升沿采样结果，并对两组存储结果进行处理得出增加时钟频率信号和降低时钟频率信号。

本发明采用上述技术方案，能产生如下技术效果：

本发明提出的一种宽牵引范围的鉴频鉴相器，利用数据上升沿采样四相时钟，同时利用数据高低电平存贮采样结果，根据采样结果的状态变化，判断数据速率和时钟频率之间的关系，输出降低时钟频率信号F_dn和升高时钟频率信号F_up，减小了PD周跳，扩大了PD的牵引范围，消除了单独的FD环路，形成了宽牵引范围的PFD模块，优化了CDR系统的牵引范围、时钟抖动和数据抖动性能。

并且，本发明设计的鉴频鉴相器电路结构更简单，高效，无需对传统CDR电路的其他模块进行任何修改，具有很强的移植型。基于本发明提供的鉴频鉴相器能够设计一种电路结构更简单，稳定性更强的单环CDR电路。采样电路采用数据上升沿采样半速率时钟，半速率时钟能够降低CDR系统的功耗和设计难度，采样结果保持电路使用数据高电平保持当前数据上升沿的采样结果，数据低电平保持上一次数据上升沿的采样结果，数据高低电平采样保证数据上升沿的采样结果能够及时进入判决电路，同时使用高低电平作为使能信号，简化了存储电路结构，判决电路根据相邻数据上升沿的移动方向增大后级电路的充电电流或增大后级电路的放电电流，因此抑制了鉴相器PD(Phase Detector)的周跳对其本身牵引范围的限制。本发明提供的鉴频鉴相器能够避免主流CDR电路中双环路结构，减少不必要的鉴频环路，避免了CDR中电路控制权在鉴频环和鉴相环之间来回切换引入的噪声和系统不稳定性。本发明提供的鉴频鉴相器具有大的牵引范围，同时增强了PD的抗噪声能力和抗失锁能力，减小了PD周跳对CDR系统锁定范围的限制。

附图说明

图1为现有技术中时钟相位区间划分示意图。

图2为现有技术在相位域中，数据速率和时钟频率之间存在频率差时数据上升沿的旋转方向示意图。

图3为现有技术在时间域中，数据速率和时钟频率之间存在频率差时，数据上升沿的移动方向示意图。

图4为现有技术在PD失锁状态下，后级电路的充放电情况示意图。

图5为本发明宽牵引范围的鉴频鉴相器的结构示意图。

图6为本发明在半速率状态下，数据速率低于时钟频率时，数据上升沿采样结果的变化方向示意图。

图7为本发明在半速率状态下，数据速率高于时钟频率时，数据上升沿采样结果的变化方向示意图。

图8为本发明PFD在鉴频过程中，后级电路的充放电情况示意图。

图9为本发明输入12Gb/s的伪随机序列时，半速率CDR系统锁定后时钟的频谱信息。

图10为本发明输入13.2Gb/s的伪随机序列时，半速率CDR系统锁定后时钟的频谱信息。

具体实施方式

下面结合说明书附图对本发明的实施方式进行描述。

如图5所示，本发明设计了一种宽牵引范围的鉴频鉴相器，包括：第一触发器D1、第二触发器D2、第三触发器D3、第四触发器D4、第一锁存器Q1、第二锁存器Q2、第三锁存器Q3、第四锁存器Q4、第一异或门X1、第二异或门X2、第三异或门X4、第四异或门X6、第一反相器X3、第一同或门X5、第二同或门X7、第一或非门X8、第二或非门X9。

其中，第一至第四触发器的数据输入端分别与时钟clk0、clk45、clk90、clk135相连，即第一触发器D1的数据输入端与时钟clk0相连，第二触发器D2的数据输入端与时钟clk45相连，第三触发器D3的数据输入端与时钟clk90相连，第四触发器D4的数据输入端与时钟clk135相连；且第一至第四触发器的时钟输入端均与输入数据data相连；所述第一触发器D1的同相输出端与第一异或门X1的第一输入端相连，所述第三触发器D3的同相输出端与第一异或门X1的第二输入端相连；所述第二触发器D2的同相输出端与第二异或门X2的第一输入端相连，所述第四触发器D4的同相输出端与第二异或门X2的第二输入端相连；所述第一异或门X1的输出端分别与控制时钟频率升高的节点phase、第一锁存器Q1的数据输入端相连；所述第二异或门X2的输出端和第二锁存器Q2的数据输入端相连，且第一锁存器Q1和第二锁存器Q2的使能端、第一反相器X3的输入端均与输入数据data相连；所述第三锁存器Q3的数据输入端与第一锁存器Q1的同相输出端相连，所述第四锁存器Q4的数据输入端与第二锁存器Q2的同相输出端相连，且第三锁存器Q3的使能端和第四锁存器Q4的使能端均与第一反相器X3的输出端相连。

所述第三异或门X4的第一输入端连接至第一锁存器Q1的同相输出端，第三异或门X4的第二输入端连接至第四锁存器Q4的同相输出端；所述第四异或门X6的第一输入端连接至第二锁存器Q2的同相输出端、且第四异或门X6的第二输入端连接至第三锁存器Q3的同相输出端；所述第一同或门X5的第一输入端、第二输入端分别连接至第一锁存器Q1的同相输出端、第四锁存器Q4的同相输出端；所述第二同或门X7的第一输入端、第二输入端分别连接至第三锁存器Q3的同相输出端、第二锁存器Q2的同相输出端；所述第一或非门X8的第一输入端、第二输入端分别连接至第一同或门X5的输出端、第四异或门X6的输出端，且第一或非门X8的输出端连至控制时钟频率降低的节点F_dn；所述第二或非门X9的第一输入端、第二输入端分别连接至第三异或门X4的输出端、第二同或门X7的输出端，且第二或非门X9的输出端连接至控制时钟频率升高的节点F_up。

本发明的宽牵引范围的鉴频鉴相器PFD，能够同时完成鉴频和鉴相功能，借鉴了传统全速率DFF PD的工作原理，在此基础上，本发明探测数据上升沿的移动方向，当探测到数据上升沿由时钟相位区域I移向时钟相位区域II或由相位区域II移向相位区域III或由相位区域III移向相位区域IV时，PFD输出使时钟频率降低；当探测到数据上升沿由时钟相位区域IV移向时钟相位区域III或由时钟相位区域III移向相位区域II或由相位区域II移向相位区域I或由相位区域I移向相位区域IV时，PFD输出使时钟频率升高。由于在每个相位区域转换期间均产生了有效输出，因此减小了周跳，增加了PFD的牵引范围。如图8表明鉴频过程中PFD的后级模块充放电情况。

具体地，本发明的鉴频鉴相器，利用数据上升沿采样四路等相位间距的半速率时钟，及利用数据高电平存储当前时刻数据上升沿采样结果，利用数据低电平存储上一个数据上升沿采样结果，并对两组存储结果进行处理得出增加时钟频率信号和降低时钟频率信号，其过程如下：

本发明利用数据上升沿采样四路等相位间距的半速率时钟，相邻时钟间相位差为45度，利用不同的采样结果表示时钟的不同相位区域。当时钟上升沿在相位区间I采样时，采样结果为(1,0)；当时钟上升沿在相位区间II采样时，采样结果为(1,1)；当时钟上升沿在相位区间III采样时，采样结果为(0,1)；当时钟上升沿在相位区间IV采样时，采样结果为(0,0)。

然后，利用数据高低电平存储采样结果，即利用数据高电平存储当前时刻数据上升沿采样结果，数据低电平存储上一个数据上升沿采样结果，通过组合逻辑电路对这两组存储结果进行处理得出增加时钟频率信号F_up和降低时钟频率信号F_dn。

如图6所示，表明当数据速率低于时钟频率，数据上升沿采样时钟相位区间由相位区间I逐渐向相位区域IV增序循环移动，数据上升沿采样的时钟相位区间由相位区间I移向相位区间II，由相位区间II移向相位区间III，由相位区间III移向相位区间IV，由相位区间IV移向相位区间I，根据真值表表一，输出节点F_dn为高电平，输出节点F_up为低电平，时钟频率降低，数据速率和时钟频率之间的频率差减小。数据上升沿在相位区间I的采样存储结果为(1,0)，数据上升沿在相位区间II的采样存储结果为(1,1)，数据上升沿在相位区间III的采样存储结果为(0,1)，数据上升沿在相位区间IV的采样存储结果为(0,0)，因此数据上升沿采样时钟相位区间由相位区间I逐渐向相位区间IV增序方向移动的过程即：当时钟上升沿采样结果由(1,0)变为(1,1)或由(1,1)变为(0,1)或由(0,1)变为(0,0)或由(0,0)变为(1,0)时，信号F_dn＝1，信号F_up＝0，时钟频率降低，逐渐减小数据和时钟之间的频率差。

表一信号F_dn真值表

如图7所示，表明当数据速率高于时钟频率时，数据上升沿采样的时钟相位区间由相位区间IV转移到相位区间III，由相位区间III转移到相位区间II，由相位区间II转移到相位区间I，由相位区间I转移到相位区间IV，根据真值表表二，输出节点F_up为高电平，输出节点F_dn为低电平，数据速率和时钟频率之间的频率差减小。数据上升沿在相位区间I的采样存储结果为(1,0)，数据上升沿在相位区间II的采样存储结果为(1,1)，数据上升沿在相位区间III的采样存储结果为(0,1)，数据上升沿在相位区间IV的采样存储结果为(0,0)，因此数据上升沿采样时钟相位区间由相位区间IV逐渐向相位区间I减序方向移动的过程即：当时钟上升沿采样结果由(1,0)变为(0,0)或由(0,0)变为(0,1)或由(0,1)变为(1,1)或由(1,1)变为(1,0)时，信号F_up＝1，信号F_dn＝0，时钟频率增加，逐渐减小数据和时钟之间的频率差。

表二信号F_up真值表

本发明中PFD的鉴相功能通过对鉴频功能中的电路结构复用完成，利用数据上升沿对时钟clk0和clk90的采样结果进行异或，得出数据上升沿和时钟之间的相位关系，若数据上升沿落后时钟上升沿，则异或结果为1，若数据上升沿超前时钟上升沿，则异或结果为0。

图8表明本发明在两种情况下，无论数据上升沿采样的时钟相位区间发生何种变化，输出节点F_dn和输出节点F_up均减小了鉴相器周跳，扩大了牵引范围，使后级电路的充放电特性趋于减小数据和时钟之间的频率差，因此扩大了鉴相器的牵引范围。

如图9所示，为本发明输入12Gb/s的伪随机序列时，CDR系统锁定后，时钟的频谱信息，如图10所示，为本发明输入13.2Gb/s的伪随机序列时，CDR系统锁定后，时钟的频谱信息。图9和图10表明，以时钟输出范围为参考，本发明所述的鉴频鉴相器其牵引范围达到600MHz。

综上，本发明设计的鉴频鉴相器PFD电路能够同时完成鉴频和鉴相功能，并具有宽牵引范围，减少了双环CDR中的FD环路，促进了单环CDR的设计。减小了PD周跳，扩大了PD的牵引范围，消除了单独的FD环路，形成了宽牵引范围的PFD模块，优化了CDR系统的牵引范围、时钟抖动和数据抖动性能，避免了CDR中电路控制权在鉴频环和鉴相环之间来回切换引入的噪声和系统不稳定性。

上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (2)

1.一种宽牵引范围的鉴频鉴相器，其特征在于，包括：第一至第四触发器、第一至第四锁存器、第一异或门(X1)、第二异或门(X2)、第三异或门(X4)、第四异或门(X6)、第一反相器(X3)、第一同或门(X5)、第二同或门(X7)、第一或非门(X8)、第二或非门(X9)，其中第一至第四触发器的数据输入端分别与时钟clk0、clk45、clk90、clk135相连，且第一至第四触发器的时钟输入端均与输入数据data相连；所述第一触发器(D1)的同相输出端与第一异或门(X1)的第一输入端相连，所述第三触发器(D3)的同相输出端与第一异或门(X1)的第二输入端相连；所述第二触发器(D2)的同相输出端与第二异或门(X2)的第一输入端相连，所述第四触发器(D4)的同相输出端与第二异或门(X2)的第二输入端相连；所述第一异或门(X1)的输出端分别与节点phase、第一锁存器(Q1)的数据输入端相连；所述第二异或门(X2)的输出端和第二锁存器(Q2)的数据输入端相连，且第一锁存器(Q1)和第二锁存器(Q2)的使能端、第一反相器(X3)的输入端均与输入数据data相连；所述第三锁存器(Q3)的数据输入端与第一锁存器(Q1)的同相输出端相连，所述第四锁存器(Q4)的数据输入端与第二锁存器(Q2)的同相输出端相连，且第三锁存器(Q3)的使能端和第四锁存器(Q4)的使能端均与第一反相器(X3)的输出端相连；所述第三异或门(X4)的第一输入端、第二输入端分别连接至第一锁存器(Q1)的同相输出端、第四锁存器(Q4)的同相输出端；所述第四异或门(X6)的第一输入端、第二输入端分别连接至第二锁存器(Q2)的同相输出端、第三锁存器(Q3)的同相输出端；所述第一同或门(X5)的第一输入端、第二输入端分别连接至第一锁存器(Q1)的同相输出端、第四锁存器(Q4)的同相输出端；所述第二同或门(X7)的第一输入端、第二输入端分别连接至第三锁存器(Q3)的同相输出端、第二锁存器(Q2)的同相输出端；所述第一或非门(X8)的第一输入端、第二输入端分别连接至第一同或门(X5)的输出端、第四异或门(X6)的输出端，且第一或非门(X8)的输出端连至节点F_dn；所述第二或非门(X9)的第一输入端、第二输入端分别连接至第三异或门(X4)的输出端、第二同或门(X7)的输出端，且第二或非门(X9)的输出端连接至节点F_up。

2.根据权利要求1所述宽牵引范围的鉴频鉴相器，其特征在于：所述鉴频鉴相器利用数据上升沿采样四路等相位间距的半速率时钟，及利用数据高电平存储当前时刻数据上升沿采样结果，利用数据低电平存储上一个数据上升沿采样结果，并对两组存储结果进行处理得出增加时钟频率信号和降低时钟频率信号。

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