CN104199341A - 电路信号相位自适应系统、装置和方法 - Google Patents
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Abstract
本发明提供一种电路信号相位自适应系统、装置和方法，在装置中，遍历控制单元响应处理单元产生的有效的自适应测试模式信号控制延时电路对数据信号延迟处理。时钟信号判断单元和数据信号判断单元分别根据激励时钟信号确定符合预设条件的时钟信号与数据信号对应的计数值，信号差值计算单元计算两个计算值的时间差值。相位差值单元根据时钟信号的周期值与时间差值计算对应的相位值，当相位差值计算完毕时，最佳配置选择单元通知遍历控制单元开始下一个延迟配置，循环到延迟配置信息的阈值，将最小相位差输出到目标芯片。利用本发明，自适应调整芯片输出端的时序相位以匹配PCB板的电气性能，保证到达目的端时得到最好的时序相位和最佳的鲁棒性。
Description
技术领域
本发明涉及电路板控制技术领域，尤其涉及一种电路信号相位自适应系统、装置和方法。
背景技术
在电路之间的数字通信协议中，通常使用时钟实现对数据的采样。如果要保证时钟能正确的采样到数据，需要满足采样的时序要求。但是，由于芯片设计只能保证芯片输出端的时钟和数据相位时序正确，并且芯片外部的电气连接条件复杂和多种多样，在到达目的端时有可能时钟和数据的走线不一样长或者由其他干扰造成信号相位不满足正确采样的时序需求，从而导致采样出错。现有技术中，采用固定时钟相位很难做到很好的鲁棒性和宽范围的适应性，通常需要工程师去实际测试并调整PCB板的布板来实现芯片和实际PCB板的时序匹配。
发明内容
鉴于上述问题，本发明提供一种克服上述问题或者至少部分解决上述问题的一种电路信号相位自适应系统、装置和方法。
本发明提供一种电路信号相位自适应装置，用于对目标芯片的电路板信号进行自适应调节，包括：
时钟信号产生单元，用于产生时钟信号。
处理单元，用于设置自适应测试模式信号为有效信号。
遍历控制单元，用于响应该处理单元产生的有效的自适应测试模式信号进行延迟配置的遍历控制。
延迟时间配置单元，用于响应该遍历控制单元的延迟配置的遍历控制进行延迟配置信息的配置。
延时电路，用于根据该延迟时间配置单元的延迟配置信息对输入的数据信号进行延迟后输出。
时钟信号判断单元，用于根据该时钟信号产生单元产生的时钟信号对一目标芯片反馈的时钟信号的激励判断是否为符合预设条件的时钟信号，并且反馈在一计数器的作用下将出现该符合预设条件的时钟信号时的计数值，其中，该目标芯片在接收到该装置输出的时钟信号时反馈该时钟信号。
数据信号判断单元，用于根据该时钟信号产生单元产生的时钟信号对该目标芯片反馈的数据信号的激励判断是否为符合预设条件的数据信号，并且反馈在该计数器的作用下将出现该符合预设条件的数据信号时的计数值，其中，该目标芯片在接收到该延时电路输出的数据信号时反馈该数据信号。
信号差值计算单元，用于根据该时钟信号判断单元以及该数据信号判断单元分别反馈的计数值计算时间差值。
相位差值单元，根据该的时钟信号的周期值与该时间差值计算对应的相位值。
最佳配置选择单元，用于当检测到该相位差值计算完毕时通知该遍历控制单元开始下一个延迟配置，并如此循环直到延迟配置信息的值达到阈值时获取选出相位差最小的延迟配置，并将该延迟配置作为最佳配置输出到该目标芯片。
本发明还提供一种电路信号相位自适应系统，包括目标芯片与源芯片，该目标芯片与源芯片通过自适应反馈通路开关连接，还包括如上任意一项所述的电路信号相位自适应装置，设置在该源芯片上。
本发明还提供一种一种电路信号相位自适应方法，该方法包括：
设置自适应测试模式信号为有效信号以进入自适应测试模式。
响应该有效的自适应测试模式信号进行延迟配置的遍历控制。
响应该延迟配置的遍历控制进行延迟配置信息的配置。
根据该延迟配置信息对输入的数据信号进行延迟后输出。
根据激励时钟信号对一目标芯片反馈的时钟信号的激励判断是否为符合预设条件的时钟信号，并且反馈出现该符合预设条件的时钟信号时的计数值，其中，该目标芯片在接收到时钟信号时反馈该时钟信号。
根据该激励时钟信号对该目标芯片反馈的数据信号的激励判断是否为符合预设条件的数据信号，并且反馈出现该符合预设条件的数据信号时的计数值，其中，该目标芯片在接收到该延时处理的数据信号时反馈该数据信号。
计算出现该符合预设条件的时钟信号时的计数值与出现该符合预设条件的数据信号时的计数值的时间差值。
根据该的时钟信号的周期值与该时间差值计算对应的相位值。以及
当检测到该相位差值计算完毕时通知开始下一个延迟配置，并如此循环直到延迟配置信息的值达到阈值时获取选出相位差最小的延迟配置，并将该延迟配置作为最佳配置输出到该目标芯片。
本发明提供的一种电路信号相位自适应系统、装置和方法，通过在源芯片中进入自适应测试模式时进行延迟配置信息的遍历，并相应地保存数据信号与时钟信号经过延迟处理后的时间差以进一步确定对应的相位差值，并在检测到相位差值计算完毕时且循环至延迟配置信息的值达到阈值时获取选出相位差最小的延迟配置，并将该延迟配置作为最佳配置输出到目标芯片。本发明可以自适应调整芯片输出端的时序相位以匹配PCB板的电气性能，从而保证到达目的端时得到最好的时序相位以得到最佳的鲁棒性。
附图说明
图1为本发明实施方式中的电路信号相位自适应系统的功能模块示意图；
图2为本发明实施方式中的数据信号判断单元的功能模块示意图；
图3为本发明实施方式中的时钟信号判断单元的功能模块示意图；
图4为本发明实施方式中的延时电路的功能模块示意图；
图5为本发明实施方式中的电路信号相位自适应方法的流程示意图。
标号说明：
系统 10
装置 100
时钟信号产生单元 101
数据信号判断单元 102
第一级寄存器 1021、1161
第二极寄存器 1022、1162
判断模块 1023、1163
计数器 103
数据信号时间存储单元 104
周期计算单元 105
时钟信号时间存储单元 106
相位差值计算单元 107
信号差值计算单元 108
遍历相位值存储单元 109
遍历控制单元 110
最佳配置选择单元 111
延迟时间配置单元 112
延迟电路 113
缓冲器 1130
选通控制单元 1131
自适应反馈通路开关 114
处理单元 115
时钟信号判断单元 116
源芯片 20
目标芯片 21
具体实施方式
为详细说明本发明的技术内容、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。
请参阅图1，为本发明实施方式中的电路信号相位自适应系统的功能模块示意图，该系统10包括源芯片20以及目标芯片21，该装置100可以应用于作为源芯片20的SOC(System-on-a-Chip)芯片上，该源芯片20通过自适应反馈通路开关114与目标芯片21进行电气连接。该装置100包括时钟信号产生单元101、数据信号判断单元102、计数器103、数据信号时间存储单元104、周期计算单元105、时钟信号时间存储单元106、相位差值计算单元107、信号差值计算单元108、遍历相位值存储单元109、遍历控制单元110、最佳配置选择单元111、延迟时间配置单元112、延迟电路113、处理单元115、时钟信号判断单元116。
其中，该自适应反馈通路开关114连接源芯片20和目标芯片21的时钟数据终点，并且在自适应测试模式下导通，在正常工作模式下关闭。在本实施方式中，该自适应反馈通路开关114连接到源芯片100的时钟和数据的反馈连接线需要等长并且使用抗干扰线，以避免在反馈路径上引入新的相位差。
该时钟信号产生单元101用于产生时钟信号，在本实施方式中，该时钟信号产生单元101为高频时钟信号产生单元，用于产生高频时钟信号。该数据信号判断单元102用于根据该时钟信号产生单元102产生的时钟信号对输入的数据信号激励下判断该数据信号是否符合预设条件，并把出现符合预设条件的数据信号时该计数器103的计数值发送至该数据时间存储单元104中保存。在本实施方式中，该符合预设条件的数据信号为上升沿数据信号。
请同时参阅图2，为本发明实施方式中的数据信号判断单元的功能模块示意图，该数据信号判断单元102包括第一级寄存器1021、第二极寄存器1022以及判断模块1023。该第一级寄存器1021接收数据信号以及时钟信号产生单元101产生的时钟信号而输出相应的值，该第二级寄存器1022接收该第一级寄存器1021输出的值以及时钟信号产生单元101产生的时钟信号而输出相应的值，该判断模块1023根据该第二级寄存器1022输出的值进行上下沿电平信号的判断。在本实施方式中，当第一级寄存器1021输出的值为高、该第二级寄存器1022输出的值为低时，则判断模块1023确定为上升沿电平信号。当第一级寄存器1021输出的值为低、第二级寄存器1022输出的值为高时，则该判断模块1023确定为下降沿电平信号。
同样，该时钟信号判断单元116用于根据该时钟信号产生单元102产生的时钟信号对输入的时钟信号激励下判断该时钟信号是否符合预设条件，并把出现符合预设条件的时钟信号时该计数器103的计数值发送至该时钟信号时间存储单元106中保存。在本实施方式中，该符合预设条件的时钟信号为上升沿时钟信号。
请同时参阅图3，为本发明实施方式中的时钟信号判断单元的功能模块示意图，该时钟信号判断单元116包括第一级寄存器1161、第二极寄存器1162以及判断模块1163。该第一级寄存器1161接收时钟信号以及时钟信号产生单元101产生的时钟信号而输出相应的值，该第二级寄存器1162接收该第一级寄存器1161输出的值以及时钟信号产生单元101产生的时钟信号而输出相应的值，该判断模块1163根据该第二级寄存器1162输出的值进行上下沿电平信号的判断。在本实施方式中，当第一级寄存器1161输出的值为高、该第二级寄存器1162输出的值为低时，则该判断模块1163确定为上升沿电平信号。当第一级寄存器1161输出的值为低、第二级寄存器1162输出的值为高时，则该判断模块1163确定为下降沿电平信号。
该时钟信号时间存储单元106还用于存储两次符合预设条件的时钟信号对应的时间值，该两个时间值可以被用于信号周期的运算。具体地，该周期计算单元105根据该时钟信号时间存储单元106保存的两个时间值计算出该时钟信号的周期值，并将该周期值发送至该相位差值计算单元107。
该信号差值计算单元108用于根据该数据信号时间存储单元104中保存的符合预设条件的数据信号的计数值以及该时钟信号时间存储单元106中保存的符合预设条件的时钟信号的计数值计算时间差值，并把计算得到的时间差值发送至该相位差值单元107。
该相位差值单元107根据该周期计算单元105计算得到的时钟信号周期值与该信号差值计算单元108计算得到的时间差值计算对应的相位值，并把计算得到的相位值送往该遍历相位值存储单元109中保存。其中，该相位值为相位差在时钟周期内的相位值。
该遍历相位值存储单元109用于存储在自适应测试期间每次延迟配置下的时钟数据相位值，并供最佳配置选择单元111读取。
该遍历控制单元110用于响应该处理单元115的调用控制该延迟时间配置单元112进行延迟配置的遍历控制，并在遍历结束后控制该最佳配置选择单元111在该遍历相位值存储单元109保存的相位值中选择最佳的相位值对应的延迟配置，并送往延迟时间配置单元112，还用于在每次延迟配置对应的相位差值计算完毕后通知该遍历控制单元110开始下一个延迟配置。
该延迟时间配置单元112用于接收延迟配置信息，并把接收到的延迟配置信息传送到该延时电路113，其中，该延迟时间配置单元112在自适应测试模式下接收该遍历控制单元110的延迟配置信息，而在正常工作时接收该最佳配置选择单元111的延迟配置信息。
该延时电路113根据延迟配置信息对输入的数据信号进行延迟后输出至目标芯片20。
请同时参阅4，为本发明实施方式中的延时电路113的功能模块示意图。该延时电路113包括多级缓冲器电路1130以及选通控制单元1131，由于每个缓冲器电路1130都有一个延时值，通过选通控制单元1131对缓冲器电路1130的选通控制以调整输入的数据信号经过的缓冲器电路1130的级数，使得输入的数据信号经过不同级数的缓冲器电路1130实现控制信号延迟的时间的目的。
下面将对本发明的工作原理进行详细说明。
在正常通信前，该处理单元112设置自适应测试模式信号为有效信号，源芯片20开始相位自适应测试模式。
在自适应测试模式期间，该遍历控制单元110接收由处理单元112产生的有效的自适应测试模式信号控制该延迟时间配置单元112进行延迟配置信息的配置，并把延迟配置信息发送至该延时电路113。在本实施方式中，该遍历控制单元110控制该延迟时间配置单元112从延迟配置信息的最小值开始进行遍历配置。
该延时电路113根据该延迟时间配置单元112发送的延迟配置信息对输入的数据信号进行延迟后输出。
当源芯片20将发出时钟信号以及经过该延时电路113延迟处理的数据通过PCB板的所有电气连接到达目标芯片21的输入端位置时，该时钟信号以及数据信号分别通过对应的自适应反馈通路开关114反馈至源芯片20的时钟信号判断单元116与数据信号判断单元102。
该时钟信号判断单元116与数据信号判断单元102如上所述将出现符合预设条件的时钟信号和数据信号时该计数器103的计数值分别发送至对应的时钟信号时间存储单元106与数据信号时间存储单元104中保存。
该信号差值计算单元108根据该数据信号时间存储单元104中保存的符合预设条件的数据信号的计数值以及该时钟信号时间存储单元106中保存的符合预设条件的时钟信号的计数值计算时间差值。该周期计算单元105根据该时钟信号时间存储单元106保存的两个时间值计算出该时钟信号的周期值，该相位差值单元107根据该周期计算单元105计算得到的时钟信号周期值与该信号差值计算单元108计算得到的时间差值计算对应的相位值，并把计算得到的相位值送往该遍历相位值存储单元109中保存。该最佳配置选择单元111在本次延迟配置对应的相位差值计算完毕并存储后，通知遍历控制单元110开始下一个延迟配置。该遍历控制单元110接到该最佳配置选择单元111开始下一个延迟配置的通知后，改变延迟配置开始新一轮循环。在本实施方式中，该遍历控制单元110通过调用延迟时间配置单元112控制延迟电路113的选通控制单元1131的选通依次增加选通的缓冲器1130的数量从而控制延迟配置信息的值逐渐增加。
如此循环，直到延迟配置信息的值达到最大值时，将对应的相位差保存到该遍历相位值存储单元109中。该最佳配置选择单元111通知该遍历控制单元110开始下一个延迟配置，而遍历控制单元110通知该最佳配置选择单元111从遍历相位值存储单元109选出相位差最小的延迟配置，并将此配置作为最佳配置输出到目标芯片。
该遍历控制单元110输出自适应配置结束信号，该处理单元115则将自适应测试模式信号置为无效，以将系统转为正常工作状态。
请参阅图5，为本发明实施方式中的电路信号相位自适应方法的流程示意图，该方法包括：
步骤S30，在正常通信前，该处理单元112设置自适应测试模式信号为有效信号，源芯片20开始相位自适应测试模式。
步骤S31，在自适应测试模式期间，该遍历控制单元110接收由处理单元112产生的有效的自适应测试模式信号控制该延迟时间配置单元112进行延迟配置信息的遍历配置，并把延迟配置信息发送至该延时电路113。
在本实施方式中，该遍历控制单元110控制该延迟时间配置单元112从延迟配置信息的最小值开始进行遍历配置。
步骤S32，该延时电路113根据该延迟时间配置单元112发送的延迟配置信息对输入的数据信号进行延迟后与源芯片20将发出的时钟信号输出过PCB板的所有电气连接到达目标芯片21的输入端位置。
其中，该时钟信号以及数据信号分别通过对应的自适应反馈通路开关114反馈至源芯片20的时钟信号判断单元116与数据信号判断单元102。
步骤S33，该时钟信号判断单元116与数据信号判断单元102将出现符合预设条件的时钟信号和数据信号时该计数器103的计数值分别发送至对应的时钟信号时间存储单元106与数据信号时间存储单元104中保存。
步骤S34，该信号差值计算单元108根据该数据信号时间存储单元104中保存的符合预设条件的数据信号的计数值以及该时钟信号时间存储单元106中保存的符合预设条件的时钟信号的计数值计算时间差值。
步骤S35，该周期计算单元105根据该时钟信号时间存储单元106保存的两个时间值计算出该时钟信号的周期值，该相位差值单元107根据该周期计算单元105计算得到的时钟信号周期值与该信号差值计算单元108计算得到的时间差值计算对应的相位值，并把计算得到的相位值送往该遍历相位值存储单元109中保存。
该最佳配置选择单元111在本次延迟配置对应的相位差值计算完毕并存储后，通知遍历控制单元110开始下一个延迟配置。该遍历控制单元110接到该最佳配置选择单元111开始下一个延迟配置的通知后，改变延迟配置开始新一轮循环。
在本实施方式中，该遍历控制单元110通过调用延迟时间配置单元112控制延迟电路113的选通控制单元1131的选通依次增加选通的缓冲器1130的数量从而控制延迟配置信息的值逐渐增加。
如此循环，直到延迟配置信息的值达到最大值时，将对应的相位差保存到该遍历相位值存储单元109中。该最佳配置选择单元111通知该遍历控制单元110开始下一个延迟配置，而遍历控制单元110通知该最佳配置选择单元111从遍历相位值存储单元109选出相位差最小的延迟配置，并将此配置作为最佳配置输出到目标芯片。
步骤S36，该遍历控制单元110输出自适应配置结束信号，该处理单元115则将自适应测试模式信号置为无效，以将系统转为正常工作状态。
本发明提供的一种电路信号相位自适应系统、装置和方法，通过在源芯片中进入自适应测试模式时进行延迟配置信息的遍历，并相应地保存数据信号与时钟信号经过延迟处理后的时间差以进一步确定对应的相位差值，并在检测到相位差值计算完毕时且循环至延迟配置信息的值达到阈值时获取选出相位差最小的延迟配置，并将该延迟配置作为最佳配置输出到目标芯片。本发明可以自适应调整芯片输出端的时序相位以匹配PCB板的电气性能，从而保证到达目的端时得到最好的时序相位以得到最佳的鲁棒性。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (15)
1.一种电路信号相位自适应装置，用于对目标芯片的电路板信号进行自适应调节，其特征在于，包括：
时钟信号产生单元，用于产生时钟信号；
处理单元，用于设置自适应测试模式信号为有效信号；
遍历控制单元，用于响应所述处理单元产生的有效的自适应测试模式信号进行延迟配置的遍历控制；
延迟时间配置单元，用于响应所述遍历控制单元的延迟配置的遍历控制进行延迟配置信息的配置；
延时电路，用于根据所述延迟时间配置单元的延迟配置信息对输入的数据信号进行延迟后输出；
时钟信号判断单元，用于根据所述时钟信号产生单元产生的时钟信号对一目标芯片反馈的时钟信号的激励判断是否为符合预设条件的时钟信号，并且反馈在一计数器的作用下将出现所述符合预设条件的时钟信号时的计数值，其中，所述目标芯片在接收到所述装置输出的时钟信号时反馈所述时钟信号；
数据信号判断单元，用于根据所述时钟信号产生单元产生的时钟信号对所述目标芯片反馈的数据信号的激励判断是否为符合预设条件的数据信号，并且反馈在所述计数器的作用下将出现所述符合预设条件的数据信号时的计数值，其中，所述目标芯片在接收到所述延时电路输出的数据信号时反馈所述数据信号；
信号差值计算单元，用于根据所述时钟信号判断单元以及所述数据信号判断单元分别反馈的计数值计算时间差值；
相位差值单元，根据所述的时钟信号的周期值与所述时间差值计算对应的相位值；
最佳配置选择单元，用于当检测到所述相位差值计算完毕时通知所述遍历控制单元开始下一个延迟配置，并如此循环直到延迟配置信息的值达到阈值时获取选出相位差最小的延迟配置，并将所述延迟配置作为最佳配置输出到所述目标芯片。
2.如权利要求1所述的电路信号相位自适应装置，其特征在于，所述遍历控制单元控制所述延迟时间配置单元从延迟配置信息的最小值开始进行遍历配置，所述阈值为延迟配置信息的最大值。
3.如权利要求2所述的电路信号相位自适应装置，其特征在于，所述延时电路包括多级缓冲器电路以及选通控制单元，所述遍历控制单元通过调用所述延迟时间配置单元控制所述延迟电路的选通控制单元选通所述缓冲器的数量以控制所述延迟配置信息的改变。
4.如权利要求1所述的电路信号相位自适应装置，其特征在于，所述符合预设条件的数据信号为上升沿数据信号。
5.如权利要求4所述的电路信号相位自适应装置，其特征在于，所述数据信号判断单元包括：
第一级寄存器，用于接收数据信号以及所述时钟信号产生单元产生的时钟信号而输出相应的值；
第二级寄存器，用于接收所述第一级寄存器输出的值以及所述时钟信号产生单元产生的时钟信号而输出相应的值；以及
判断模块，用于根据所述第二级寄存器输出的值进行上下沿电平信号的判断。
6.如权利要求4所述的电路信号相位自适应装置，其特征在于，所述时钟信号判断单元包括：
第一级寄存器，用于接收所述目标芯片反馈的时钟信号以及所述时钟信号产生单元产生的时钟信号而输出相应的值；
第二级寄存器，用于接收所述第一级寄存器输出的值以及所述时钟信号产生单元产生的时钟信号而输出相应的值；以及
判断模块，用于根据所述第二级寄存器输出的值进行上下沿电平信号的判断。
7.如权利要求1所述的电路信号相位自适应装置，其特征在于，还包括：
时钟信号时间存储单元，用于存储在计数器的作用下出现所述符合预设条件的时钟信号时的计数值；还用于存储两次符合预设条件的时钟信号对应的时间值；以及
周期计算单元，根据所述时钟信号时间存储单元保存的两个时间值计算出所述时钟信号的周期值。
8.一种电路信号相位自适应系统，包括目标芯片与源芯片，其特征在于，所述目标芯片与源芯片通过自适应反馈通路开关连接，还包括如权利要求1～7任意一项所述的电路信号相位自适应装置，设置在所述源芯片上。
9.如权利要求1所述的电路信号相位自适应系统，其特征在于，所述源芯片将发出的时钟信号以及经过所述延时电路延迟处理的数据信号发送至所述目标芯片时，所述时钟信号与数据信号分别通过对应的自适应反馈通路开关反馈至所述源芯片的时钟信号判断单元与数据信号判断单元。
10.一种电路信号相位自适应方法，其特征在于，所述方法包括：
设置自适应测试模式信号为有效信号以进入自适应测试模式；
响应所述有效的自适应测试模式信号进行延迟配置的遍历控制；
响应所述延迟配置的遍历控制进行延迟配置信息的配置；
根据所述延迟配置信息对输入的数据信号进行延迟后输出；
根据激励时钟信号对一目标芯片反馈的时钟信号的激励判断是否为符合预设条件的时钟信号，并且反馈出现所述符合预设条件的时钟信号时的计数值，其中，所述目标芯片在接收到时钟信号时反馈所述时钟信号；
根据所述激励时钟信号对所述目标芯片反馈的数据信号的激励判断是否为符合预设条件的数据信号，并且反馈出现所述符合预设条件的数据信号时的计数值，其中，所述目标芯片在接收到所述延时处理的数据信号时反馈所述数据信号；
计算出现所述符合预设条件的时钟信号时的计数值与出现所述符合预设条件的数据信号时的计数值的时间差值；
根据所述的时钟信号的周期值与所述时间差值计算对应的相位值；以及
当检测到所述相位差值计算完毕时通知开始下一个延迟配置，并如此循环直到延迟配置信息的值达到阈值时获取选出相位差最小的延迟配置，并将所述延迟配置作为最佳配置输出到所述目标芯片。
11.如权利要求10所述的电路信号相位自适应方法，其特征在于，所述响应所述延迟配置的遍历控制进行延迟配置信息的配置为从延迟配置信息的最小值开始进行遍历配置，所述阈值为延迟配置信息的最大值。
12.如权利要求10所述的电路信号相位自适应方法，其特征在于，所述符合预设条件的数据信号为上升沿数据信号。
13.如权利要求12所述的电源验证方法，其特征在于，所述根据激励时钟信号对一目标芯片反馈的时钟信号的激励判断是否为符合预设条件的时钟信号的步骤包括：
令第一级寄存器接收所述目标芯片反馈的时钟信号以及所述激励时钟信号而输出相应的值；
令第二级寄存器接收所述第一级寄存器输出的值以及所述激励时钟信号而输出相应的值；以及
根据所述第二级寄存器输出的值进行上下沿电平信号的判断。
14.如权利要求12所述的电源验证方法，其特征在于，所述根据所述激励时钟信号对所述目标芯片反馈的数据信号的激励判断是否为符合预设条件的数据信号的步骤包括：
令第一级寄存器接收数据信号以及所述激励时钟信号而输出相应的值；
令第二级寄存器接收所述第一级寄存器输出的值以及所述激励时钟信号而输出相应的值；以及
根据所述第二级寄存器输出的值进行上下沿电平信号的判断。
15.如权利要求10所述的电源验证方法，其特征在于，计算所述时钟信号的周期值包括：
保存出现所述符合预设条件的时钟信号时的计数值，以及保存储两次符合预设条件的时钟信号对应的时间值；以及
根据所述保存的两个时间值计算出所述时钟信号的周期值。
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