CN105116830A - 一种plc控制系统以及plc扩展总线实现方法 - Google Patents

Abstract

本发明公开了一种PLC控制系统，包括PLC以及多个扩展模块，PLC与多个扩展模块之间采用扩展总线进行级连；PLC包括：微处理器，用于控制与多个扩展模块的通信；第一扩展总线收发器，用于经由PLC后总线接口与第一级扩展模块交换数据；每一扩展模块均包括：扩展微处理器，用于控制与PLC之间的通信；第二扩展总线收发器，用于经由本级前端总线接口与上一级扩展模块或PLC交换数据；以及用于经由本级后端总线接口与后一级扩展模块交换数据。本发明还公开了相应的PLC扩展总线实现方法。通过实施本发明的技术方案，可以提高PLC扩展总线的速度，降低成本，且采样过程中抗干扰能力强。

Description

一种PLC控制系统以及PLC扩展总线实现方法

技术领域

本发明涉及可编程逻辑控制器（ProgrammableLogicController，PLC）领域，尤其涉及一种PLC控制系统以及PLC扩展总线实现方法。

背景技术

在现有技术中，PLC为扩展I/O（Input/Output，输入或输出）点或功能，一般需要通过扩展总线将各种I/O模块或功能模块连接起来构成PLC控制系统，PLC通过该扩展总线与I/O模块或功能模块进行通信。

现有的PLC与扩展模块之间采用的诸如串行外围设备接口（serialperipheralinterface，SPI）或控制器局域网总线（ControllerAreaNetwork，CAN）等扩展总线进行连接与通信，但是现有技术中，在一些情形下，扩展总线本身速率就比较高，在低成本要求下（例如采用LCMO2的微处理器），由于系统不允许更高的倍频，没办法实现对PLC与扩展模块之间传送的数据进行多次采样滤波处理，只能进行单点采样，故容易出现误差，抗干扰能力差。

发明内容

鉴于现有技术的不足，本发明实施例一种PLC控制系统以及PLC扩展总线实现方法，可以提高PLC扩展总线的速度，降低成本，且采样过程中抗干扰能力强。

为了达到上述发明目的，本发明实施例提供了一种PLC控制系统，包括PLC以及多个扩展模块，所述PLC与所述多个扩展模块之间扩展总线进行级连；其中，

所述PLC包括：

微处理器，用于执行PLC控制系统的系统应用程序循环，并控制与所述多个扩展模块的通信；

第一扩展总线收发器，用于经由PLC后总线接口与多个扩展模块中第一级扩展模块交换数据；

所述每一扩展模块均包括：

扩展微处理器，用于控制与PLC之间的通信；

第二扩展总线收发器，用于经由本级前端总线接口与上一级扩展模块或PLC交换数据；以及用于经由本级后端总线接口与后一级扩展模块交换数据。

优选地，所述PLC的微处理器进一步包括：

锁相环单元，用于对输入时钟进行倍频处理，生成扩展总线时钟以及采样时钟，其中，所述采样时钟的频率为所述扩展总线时钟的频率的固定倍。

优选地，所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交换，所述数据携带在数据帧中，所述每一数据帧包括帧起始位、帧同步位、帧数据以及帧间隔。

优选地，所述PLC的微处理器进一步包括：

帧起始位检测单元，用于根据微处理器中的移位寄器中的值检测所接收到的数据帧中的帧起始位；

同步采样单元，用于在判断到数据帧中帧起始位时，根据所述采样时钟进行分频采样，获得帧同步值；

同步采样处理单元，用于根据所述同步采样单元所获得的帧同步值与预定的帧同步值进行比较，判断帧同步是否正确，如果判断结果为正确，则获取数据帧中的帧数据内容；否则，触发帧起始位检测单元重新进行帧起始位检测。

优选地，所述PLC中的微处理器和所述每一扩展模块中的扩展微处理器均采用复杂可编程逻辑器件（ComplexProgrammableLogicDevice，CPLD）。

优选地，所述PLC的微处理器进一步包括：

地址分配单元，用于在所述PLC上电初始化时，为所述多个扩展模块分配各自的地址；其中，越靠近PLC的扩展模块的地址越低。

相应地，本发明实施例的另一方面，还提供一种PLC扩展总线实现方法，其应用于前述的PLC控制系统中，所述方法包括如下步骤：

所述PLC与所述多个扩展微处理器进行级联；

所述PLC对输入时钟进行倍频处理，生成扩展总线时钟以及采样时钟，其中，所述采样时钟的频率为所述扩展总线时钟的频率的固定倍；

所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交换，所述数据携带在数据帧中，所述每一数据帧包括帧起始位、帧同步位、帧数据以及帧间隔。

优选地，所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交换，所述数据携带在数据帧中的步骤进一步包括：

所述PLC根据微处理器中的移位寄器中的值检测所接收到的数据帧中的帧起始位；

在判断到数据帧中帧起始位时，根据所述采样时钟进行分频采样，获得帧同步值；

根据所述同步采样单元所获得的帧同步值与预定的帧同步值进行比较，判断帧同步是否正确，如果判断结果为正确，则获取数据帧中的帧数据内容；否则，重新进行帧起始位检测。

优选地，进一步包括：

所述PLC上电初始化时，为所述多个扩展模块分配各自的地址；其中，越靠近PLC的扩展模块的地址越低。

实施本发明实施例，具有如下有益效果：

本发明实施例提供的技术方案，通过采用MLVDS作为扩展总线，且将采样时钟的频率设置成扩展总线时钟的固定倍（如3倍），而在进行帧同步采样时，采用相应固定倍的分频采样（如3分频），可以实现多点采样，这样即使采样时钟与扩展总线时钟的相应存在错位，也可以稳定地采样获得帧同步数据，故使采样的数据更稳定，采样过程抗干扰能力更强；

本发明实施例提供的这种采样方法，可以使扩展总线的数据速度可以提高数倍，在控制成本的条件下极大地提高了PLC控制系统的速度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的一种PLC控制系统一个实施例的结构示意图；

图2是图1中PLC的一个实施例的结构示意图；

图3是图2中PLC的扩展总线电路具体电路结构示意图；

图4是图1中扩展模块的一个实施例的结构示意图；

图5是图4中扩展模块的扩展总线电路具体电路结构示意图；

图6是图2中微处理器的一个实施例的结构示意图；

图7是本发明提供的一种PLC控制系统在一种情形下的PLC扩展总线时序图；

图8是本发明提供的一种PLC控制系统在另一种情形下的PLC扩展总线时序图；

图9是本发明提供的一种PLC扩展总线实现方法的一个实施例的主流程示意图；

图10是图9中步骤S14的详细流程示意图。

具体实施方式

下面结合附图对本发明的实施例进行详见说明。

如图1所示，示出了本发明提供的一种PLC控制系统一个实施例的结构示意图。在该实施例中，该PLC控制系统包括PLC1以及多个扩展模块2，PLC1与多个扩展模块2之间采用扩展总线进行级连，形成总线拓扑结构；其中，在一个实施例中，在本发明的一个实施例中，该扩展总线采用MLVDS（MultipointlowVoltageDifferentialSignaling，多点低电压差分信号）扩展总线，该MLVDS总线属于总线型拓扑结构半双工通信，在后文中提及的扩展总线均以MLVDS扩展总线进行说明，当可以理解的是，在其他的实施例中，也可以采用其他类型的总线。扩展模块2采用级联方式，每个扩展模块均是独立的个体，也没有优先顺序，但每个扩展模块2具备独立的地址，在一个例子中，PLC可以级联8个扩展模块。在该扩展总线系统中，PLC充当主机角色，扩展模块充当从机角色，总线接口包括扩展总线时钟、扩展总线数据及地址线等。其中扩展总线时钟由PLC主导发出，扩展模块按该扩展总线时钟的节拍进行数据交换。在一些例子中，该时钟频率可以达到55MHz甚至更高。具体地，每个扩展模块2提供两个独立的总线接口，一个为前总线接口，向前连接前面的扩展模块2或PLC1，另一个为后总线接口，向后连接后面的扩展模块2。最后一个扩展模块2的后总线接口不连接。

如图2所示，示出了图1中PLC的一个实施例的结构示意图。从中可以看出，该PLC1包括：

微处理器10，用于执行PLC控制系统的系统应用程序循环，并控制与所述多个扩展模块2的通信；

第一扩展总线收发器12，用于经由PLC1的后总线接口与多个扩展模块中第一级扩展模块交换数据。

请一并参考图3所示，示出了PLC的扩展总线电路具体电路结构示意图。从中可以看出，在一个实施例中，PLC1中的微处理器10可以采用CPLD芯片（图中为LCMXO2-1200），而第一扩展总线收发器12采用两个SN65MLVD201D芯片。可以理解的，上述的芯片型号仅为举例，在其他的实施例中当可以选择具有类似功能的芯片。

如图4所示，示出了图1中扩展模块的一个实施例的结构示意图。从中可以看出，每一扩展模块2均包括：

扩展微处理器20，用于控制与PLC1之间的通信；

第二扩展总线收发器22，用于经由本级前端总线接口与上一级扩展模块2或PLC1交换数据；以及用于经由本级后端总线接口与后一级扩展模块2交换数据。

请一并参考图5所示，示出了扩展模块的扩展总线电路具体电路结构示意图。从中可以看出，在一个实施例中，扩展模块2中的扩展微处理器20可以采用CPLD芯片（图中为LCMXO2-1200），而第二扩展总线收发器22采用两个SN65MLVD201D芯片。可以理解的，上述的芯片型号仅为举例，在其他的实施例中当可以选择具有类似功能的芯片。

如图6所示，示出了图2中微处理器的一个实施例的结构示意图；在该实施例中，该PLC1的微处理器10进一步包括：

锁相环单元100，用于对输入时钟进行倍频处理，生成扩展总线时钟以及采样时钟，其中，采样时钟的频率为所述扩展总线时钟的频率的固定倍（如3倍）。

例如，在一个例子中，PLC的微处理器10（CPLD芯片）的输入时钟为20M，通过微处理器10锁相环单元100进行倍频，生成两个时钟，其中一个为60MHz，另一个为180MHz。其中该60MHz的时钟作为扩展总线时钟，180MHz的时钟作为PLC的采样时钟，其频率是扩展总线时钟的3倍。

其中，扩展模块直接利用PLC所产生的扩展总线时钟，故所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交换，所述数据携带在数据帧中，所述每一数据帧包括帧起始位、帧同步位、帧数据以及帧间隔。

其中，该数据帧的格式如下表所示：

表1数据帧格式

帧起始	帧同步	帧数据	帧间隔
				11	0x55		8bit

例如，在一个例子中，帧起始位采用多位（如2位）高电平表示，实际使用00000011来替代；帧同步采用固定的常量01010101来表示，用于使目标端与发送端节拍一致。帧数据为实际传输的数据。帧间隔为在半双工通信中进行通信切换的延迟以及保证两帧之间的安全距离。PLC1和扩展模块2均按上述数据帧格式进行数据传输。扩展总线时钟由PLC生成并发出，扩展模块直接采用PLC的扩展总线时钟进行数据收发。

进一步的，所述微处理器10进一步包括：

帧起始位检测单元102，用于根据微处理器10中的移位寄器中的值检测所接收到的数据帧中的帧起始位；具体地，帧起始使用00000011表示，以确保总线由低电平变为高电平，以便PLC能够正确捕捉到帧起始。在一个例子中，在微处理器1内使用一个5位的移位寄存器来存储捕捉到的数据，当寄存器的值为5’b01111时，则认为是帧起始信号；可以理解的是，上述过程均在微处理器（CPLD）内使用有限状态机实现，只有在空闲状态下检测到5’b01111才认为是帧起始信号，其它情况忽略。

同步采样单元104，用于在判断到数据帧中帧起始位时，根据所述采样时钟进行分频采样，获得帧同步值；具体地，在判断到帧起始位时，微处理器10会根据采样时钟（180MHZ）来进行同步数据采样，即以3分频进行同步采样，如果此时采集到连续的01010101跳变，则说明接收到了帧同步信号，从而可以认为前述帧起始信号捕捉是正确的。

同步采样处理单元106，用于根据所述同步采样单元所获得的帧同步值与预定的帧同步值进行比较，判断帧同步是否正确，如果判断结果为正确，则获取数据帧中的帧数据内容；否则，触发帧起始位检测单元重新进行帧起始位检测。具体地，在一个例子中，该预定的同步值为01010101，如果同步采样单元104所采集的帧同步值与此相同，则表示正确收到了帧同步信号，则可以直接获取数据帧中的帧数据内容；如果采集不能正确收到帧同步信号，则立即重新检测帧起始信号，直到下次检测到帧起始信号。

地址分配单元108，用于在所述PLC1上电初始化时，为所述多个扩展模块分配各自的地址；其中，越靠近PLC的扩展模块的地址越低，例如，可以将第一级扩展模块的地址设为0；后续的扩展模块的地址依次为1、2、3、4、5、6、7等等。

为便于理解，下述可以结合图7与图8来说明一下本发明提供的PLC控制系统的工作原理。

其中，图7示出了本发明提供一种PLC控制系统在一种情形下PLC扩展总线的时序图。

在理想情况下，采样时钟（3倍频）的时钟与扩展总线时钟是同相位，则采样数据应从相位1开始，采样获得连续4个1后，则识别为帧起始信号；同时开始进行分频计数（即相位4处），计数为2时（即3分频）作为数据采样的点，即在相位7处获得第一位帧同步值0，后续继续在计数为2（即3分频）作为数据采样点，即在相位10处获得第二位帧同步值1，依次从而获得完整的帧同步值。

图8示出了本发明提供一种PLC控制系统在另一种情形下PLC扩展总线的时序图。

与图7中示出的时序差别之处在于，实际中，采样时钟与扩展总线时钟两个时钟在实际情况下，两者的上升沿的倾斜度可能是不一样的，同时时钟存在抖动性，故可能导致采样点可能向后延迟180度（即从相位2开始），因此所有时序均会向后延迟一个周期，同步采样的第一个数据采样点将落在相位8处，第二数据采样点将落在相位11处。

从上面两个时序图可以看出，由于对数据帧进行采样的采样时钟的频率是扩展总线时钟的固定倍（如3倍），而在进行帧同步采样时，采用相应固定倍的分频采样（如3分频），可以实现多点采样，这样即使采样时钟与扩展总线时钟的相应存在错位，也可以稳定地采样获得帧同步数据。这样可以使采样的数据更稳定，采样过程抗干扰能力强。采用这种采样方法可以使扩展总线的数据速度提高数倍，在控制成本的条件下极大地提高了PLC控制系统的速度。

相应地，本发明实施例还提供了一种PLC扩展总线实现方法，其应用于前述图1至图8所描述的PLC控制系统中。如图9所示，示出了本发明提供的一种PLC扩展总线实现方法的一个实施例的主流程示意图；在该实施例中，该方法包括如下步骤：

步骤S10，所述PLC与所述多个扩展微处理器进行级联，PLC上电初始化，为多个扩展模块分配各自的地址；其中，越靠近PLC的扩展模块的地址越低，第一级扩展模块的地址为0；后续的扩展模块的地址依次为1、2、3、4等，在一个例子中，该PLC可以连接8个扩展模块。

步骤S12，所述PLC对输入时钟进行倍频处理，生成扩展总线时钟以及采样时钟，其中，所述采样时钟的频率为所述扩展总线时钟的频率的固定倍；

步骤S14，所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交换，所述数据携带在数据帧中，所述每一数据帧包括帧起始位、帧同步位、帧数据以及帧间隔。

请一并结合图10所示，其中步骤S14具体包括：

步骤S140，所述PLC根据微处理器中的移位寄器中的值检测所接收到的数据帧中的帧起始位；

步骤S142，在判断到数据帧中帧起始位时，根据所述采样时钟进行分频采样，获得帧同步值；

步骤S144，根据所述同步采样单元所获得的帧同步值与预定的帧同步值进行比较，判断帧同步是否正确，如果判断结果为正确，则获取数据帧中的帧数据内容；否则，重新进行帧起始位检测。

更多的细节，可以一并参照前述对图1至8的描述，在此不进行详述。

实施本发明实施例，具有如下的有益效果：

本发明实施例提供的技术方案，通过采用MLVDS作为扩展总线，且将采样时钟的频率设置成扩展总线时钟的固定倍（如3倍），而在进行帧同步采样时，采用相应固定倍的分频采样（如3分频），可以实现多点采样，这样即使采样时钟与扩展总线时钟的相应存在错位，也可以稳定地采样获得帧同步数据，故使采样的数据更稳定，采样过程抗干扰能力更强；

本发明实施例提供的这种采样方法，可以使扩展总线的数据速度可以提高数倍，在控制成本的条件下极大地提高了PLC控制系统的速度。

以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (10)

1.一种PLC控制系统，其特征在于，包括PLC以及多个扩展模块，所述PLC与所述多个扩展模块之间采用扩展总线进行级连；其中，

所述PLC包括：

微处理器，用于执行PLC控制系统的系统应用程序循环，并控制与所述多个扩展模块的通信；

第一扩展总线收发器，用于经由PLC后总线接口与多个扩展模块中的第一级扩展模块交换数据；

所述每一扩展模块均包括：

扩展微处理器，用于控制与PLC之间的通信；

第二扩展总线收发器，用于经由本级前端总线接口与上一级扩展模块或PLC交换数据；以及用于经由本级后端总线接口与后一级扩展模块交换数据。

2.如权利要求1所述的一种PLC控制系统，其特征在于，所述PLC的微处理器进一步包括：

锁相环单元，用于对输入时钟进行倍频处理，生成扩展总线时钟以及采样时钟，其中，所述采样时钟的频率为所述扩展总线时钟的频率的固定倍。

3.如权利要求2所述的一种PLC控制系统，其特征在于，所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交换，所述数据携带在数据帧中，所述每一数据帧包括帧起始位、帧同步位、帧数据以及帧间隔。

4.如权利要求3所述的一种PLC控制系统，其特征在于，所述PLC的微处理器进一步包括：

帧起始位检测单元，用于根据微处理器中的移位寄器中的值检测所接收到的数据帧中的帧起始位；

同步采样单元，用于在判断到数据帧中帧起始位时，根据所述采样时钟进行分频采样，获得帧同步值；

同步采样处理单元，用于根据所述同步采样单元所获得的帧同步值与预定的帧同步值进行比较，判断帧同步是否正确，如果判断结果为正确，则获取数据帧中的帧数据内容；否则，触发帧起始位检测单元重新进行帧起始位检测。

5.如权利要求4所述的PLC控制系统，其特征在于，所述扩展总线为MLVDS扩展总线。

6.如权利要求1至5任一项所述的PLC控制系统，其特征在于，所述PLC中的微处理器和所述每一扩展模块中的扩展微处理器均采用复杂可编程逻辑器件CPLD。

7.如权利要求6所述的PLC控制系统，其特征在于，所述PLC的微处理器进一步包括：

地址分配单元，用于在所述PLC上电初始化时，为所述多个扩展模块分配各自的地址；其中，越靠近PLC的扩展模块的地址越低。

8.一种PLC扩展总线实现方法，其应用于如权利要求1至7任一项的PLC控制系统中，其特征在于，所述方法包括如下步骤：

所述PLC与所述多个扩展微处理器进行级联；

所述PLC对输入时钟进行倍频处理，生成扩展总线时钟以及采样时钟，其中，所述采样时钟的频率为所述扩展总线时钟的频率的固定倍；

所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交换，所述数据携带在数据帧中，所述每一数据帧包括帧起始位、帧同步位、帧数据以及帧间隔。

9.如权利要求8所述的一种PLC扩展总线实现方法，其特征在于，所述PLC与所述多个扩展模块之间基于所述扩展总线时钟进行数据交换，所述数据携带在数据帧中的步骤进一步包括：

所述PLC根据微处理器中的移位寄器中的值检测所接收到的数据帧中的帧起始位；

在判断到数据帧中帧起始位时，根据所述采样时钟进行分频采样，获得帧同步值；

根据所述同步采样单元所获得的帧同步值与预定的帧同步值进行比较，判断帧同步是否正确，如果判断结果为正确，则获取数据帧中的帧数据内容；否则，重新进行帧起始位检测。

10.如权利要求9所述的一种PLC扩展总线实现方法，其特征在于，进一步包括：

所述PLC上电初始化时，为所述多个扩展模块分配各自的地址；其中，越靠近PLC的扩展模块的地址越低。