CN103366714A - 拼接显示装置同步显示方法及系统 - Google Patents
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Abstract
一种拼接显示装置同步显示方法，包括步骤：根据线缆传输顺序对各显示单元进行编号；根据各所述显示单元接收初始同步信号的时间与最大编号显示单元接收所述初始同步信号的时间的差值，确定各所述显示单元对应的延迟时间；当各所述显示单元接收到场同步信号时，分别根据对应的延迟时间对所述场同步信号进行延迟；根据所述延迟后的场同步信号输出各所述显示单元的显示信号。本发明还提供相应系统，通过本发明对各显示单元进行延迟输出显示信号，从而实现各显示单元的同步显示。
Description
技术领域
本发明涉及拼接显示装置技术领域，特别是涉及拼接显示装置同步显示方法及系统。
背景技术
目前的拼接显示装置，在实现大屏幕拼接显示的时候，需要用多个显示单元同时显示一幅图像，为了保证各个显示单元显示画面的同步，需要给各个显示单元的信号板提供一个完全相同的50HZ或60HZ的场同步信号作为显示基准信号，如图1所示，每个信号板的FPGA（Field－Programmable Gate Array，现场可编程门阵列）有一个场同步信号输入端用于接收同步信号，同时还有一个场同步信号输出端，可以将接收到的场同步信号整形后再输出给下一个显示单元。如图2所示，在传统拼接显示装置系统里会有一个显示单元作为主节点，由这个主节点的FPGA产生一个基准场同步信号，然后通过线缆传输给下一个显示单元，下一个显示单元收到同步信号后，也会对同步信号进行整形再输出给下一显示单元。各显示单元的图像处理模块将各自要显示的图像处理完成后，发送给FPGA，FPGA按接收到场同步信号边沿往外输出图像。
但传统方法中，同步信号经过线缆传输时会存在传输延迟，当进行长距离传输时延迟更明显。另外，信号要经过各个FPGA的整形处理也会造成处理延迟。所以随着显示单元的增加，每个显示单元收到的同步信号的相位会越来越落后于主节点的基准信号，导致各个显示单元难以实现精确同步。
发明内容
基于此，有必要针对由于传输延迟和处理延迟造成各显示单元难以实现精确同步的问题，提供一种拼接显示装置同步显示方法及系统。
一种拼接显示装置同步显示方法，包括步骤：
根据线缆传输顺序对各显示单元进行编号；
根据各所述显示单元接收初始同步信号的时间与最大编号显示单元接收所述初始同步信号的时间的差值，确定各所述显示单元对应的延迟时间；
当各所述显示单元接收到场同步信号时，分别根据对应的延迟时间对所述场同步信号进行延迟；
根据所述延迟后的场同步信号输出各所述显示单元的显示信号。
一种拼接显示装置同步显示系统，包括：
延迟时间确定模块，用于根据线缆传输顺序对各显示单元进行编号，根据各所述显示单元接收初始同步信号的时间与最大编号显示单元接收所述初始同步信号的时间的差值，确定各所述显示单元对应的延迟时间；
同步模块，用于当各所述显示单元接收到场同步信号时，分别根据对应的延迟时间对所述场同步信号进行延迟，根据所述延迟后的场同步信号输出各所述显示单元的显示信号。
上述拼接显示装置同步显示方法及系统，通过根据各所述显示单元接收初始同步信号的时间与最大编号显示单元接收所述初始同步信号的时间的差值确定预存延迟时间，对各显示单元进行延迟输出显示信号，从而实现各显示单元的精确同步显示。
附图说明
图1为传统中显示单元的信号板的结构示意图；
图2为传统中各显示单元的信号板连接结构示意图；
图3为本发明拼接显示装置同步显示方法实施例的流程示意图；
图4为本发明实施例确定各显示单元对应的延迟时间示意图；
图5为传统方法中各节点的相位差波形示意图；
图6为本发明实施例确定主节点1的延迟时间时信号板连接结构示意图；
图7为本发明实施例确定主节点1的延迟时间时的相位差波形；
图8为本发明实施例确定主节点2的延迟时间时信号板连接结构示意图。
具体实施方式
以下结合其中的较佳实施方式对本发明方案进行详细阐述。
如图3所示，为本发明拼接显示装置同步显示方法实施例的流程示意图，包括步骤：
步骤S301：根据线缆传输顺序对各显示单元进行编号；
步骤S302：根据各显示单元接收初始同步信号的时间与最大编号显示单元接收初始同步信号的时间的差值，确定各显示单元对应的延迟时间；
步骤S303：当各显示单元接收到场同步信号时，分别根据对应的延迟时间对场同步信号进行延迟；
步骤S304：根据延迟后的场同步信号输出各显示单元的显示信号。
本实施例通过根据各显示单元接收初始同步信号的时间与最大编号显示单元接收初始同步信号的时间的差值确定预存延迟时间，对各显示单元进行延迟输出显示信号，从而实现各显示单元的精确同步显示。
根据各显示单元接收初始同步信号的时间与最大编号显示单元接收初始同步信号的时间确定延迟时间的方法有很多，确定显示单元对应的延迟时间步骤，包括步骤：将显示单元设为主节点；接收最大编号显示单元输出的初始同步信号，将主节点产生的初始同步信号与最大编号显示单元输出的初始同步信号进行逻辑运算，确定该显示单元的预存延迟时间。
如图4所示，为本发明实施例确定各显示单元对应的延迟时间示意图，包括步骤：
步骤S401：根据各显示单元的编号依次选择一个显示单元；
步骤S402：将该显示单元设为主节点；
步骤S403：接收最大编号显示单元输出的初始同步信号，将主节点产生的初始同步信号与最大编号显示单元输出的初始同步信号进行逻辑运算，确定该显示单元的预存延迟时间；
步骤S404：判断所有显示单元是否选择完成，若否，则返回步骤S401，若是，则结束。
其中，逻辑运算可以是异或运算，也可以是同或运算，还可以是其他逻辑运算，在此不再一一例举。其中，异或时，以高电平表示的相位差；同或时，以低电平表示的相位差。
以下以四个显示单元为例进行说明：
如图5所示，为传统方法中各节点的相位差波形示意图。其中，以高电平表示的相位差。由于传输延迟和处理延迟造成下一个节点的同步相位落后于上一个节点，从而导致各显示单元不同步。为了能让各个节点更精确的同步，本发明可以让各个节点都统一到最后一个节点的相位上进行显示。所以每个节点收到场同步信号后，需要在FPGA内部延迟一段时间后再作为显示信号输出的参考信号。每个节点需要延迟的时间大小不一样，跟该节点到最后一个节点的距离有关。通过以下方法可以测量出每个节点需要延迟的时间大小：
如图6所示，为本发明实施例确定主节点1的延迟时间时信号板连接结构示意图。将节点4的输出通过线缆接到节点1的输入上，主节点1按照预设规则产生初始同步信号，经过各个节点的传输和处理后再回到主节点1的同步输入口里。如图7所示，为本发明实施例确定主节点1的延迟时间时的相位差波形。FPGA把产生的初始同步信号与收到的初始同步信号进行异或，就可以得到相位差波形，然后通过计算相位差波形的脉冲宽度就得到了主节点1同步信号需要延迟的时间。其中，延迟时间一701和延迟时间二702相等，延迟时间一或延迟时间二可以作为主节点1的延迟时间。
接着，如图8所示，为本发明实施例确定主节点2的延迟时间时信号板连接结构示意图。将节点1的同步信号线暂时去掉，由于每个显示单元的信号板是一样的，所以可以很容易实现节点2当主节点。通过接收控制指令，实现节点2作为主节点。节点2根据同样的预设规则产生初始同步信号，同时将节点4的同步输出信号接到主节点2的输入中去，按照同样的方法可以算出节点2同步信号需要延迟的时间。同理可以算出节点3和节点4同步信号需要延迟的时间。虽然节点4是最后一个节点，因为节点4产生初始同步信号和接收经过线缆传输回来的初始同步信号有一定时间差，所以也可以将该时间计算出来进行延迟。
当所有节点的延迟时间都算完后，将系统的同步信号还原到图2的状态，将各显示单元（节点）的延迟时间进行存储。以后该拼接显示装置进行同步显示的时候，各个显示单元就会根据之前计算的延迟时间，在接收到的同步信号上延迟该时间后再同步输出显示信号，以弥补传输延迟和处理延迟带来的相位差，实现各个显示单元的精确同步。其中，显示信号可以是视频信号、图像信号或文本信号等。
其中，以低电平表示的相位差。具体方法与上文类似，在此不再赘述。
基于上述方法，本发明还提供一种拼接显示装置同步显示系统，包括：
延迟时间确定模块，用于根据线缆传输顺序对各显示单元进行编号，根据各显示单元接收初始同步信号的时间与最大编号显示单元接收初始同步信号的时间的差值，确定各显示单元对应的延迟时间；
同步模块，用于当各显示单元接收到场同步信号时，分别根据对应的延迟时间对场同步信号进行延迟，根据延迟后的场同步信号输出各显示单元的显示信号。
本实施例通过预存模块根据各显示单元接收初始同步信号的时间与最大编号显示单元接收初始同步信号的时间的差值确定预存延迟时间，同步模块对各显示单元进行延迟输出显示信号，从而实现各显示单元的精确同步显示。
在一个具体实施例中，预存模块用于根据各显示单元的编号依次遍历各显示单元，将遍历所得显示单元设为主节点，接收最大编号显示单元输出的初始同步信号，将主节点产生的初始同步信号与最大编号显示单元输出的初始同步信号进行逻辑运算，确定显示单元的预存延迟时间，直到遍历完成。
其中，逻辑运算可以是异或运算，也可以是同或运算，还可以是其他逻辑运算，在此不再一一例举。其中，异或时，以高电平表示的相位差；同或时，以低电平表示的相位差。
以下以四个显示单元为例进行说明：
如图5所示，为传统方法中各节点的相位差波形示意图。其中，以高电平表示的相位差。由于传输延迟和处理延迟造成下一个节点的同步相位落后于上一个节点，从而导致各显示单元不同步。为了能让各个节点更精确的同步，本发明可以让各个节点都统一到最后一个节点的相位上进行显示。所以每个节点收到场同步信号后，需要在FPGA内部延迟一段时间后再作为显示信号输出的参考信号。每个节点需要延迟的时间大小不一样，跟该节点到最后一个节点的距离有关。通过以下方法可以测量出每个节点需要延迟的时间大小：
如图6所示，为本发明实施例确定主节点1的延迟时间时信号板连接结构示意图。将节点4的输出通过线缆接到节点1的输入上，主节点1按照预设规则产生初始同步信号，经过各个节点的传输和处理后再回到主节点1的同步输入口里。如图7所示，为本发明实施例确定主节点1的延迟时间时的相位差波形。FPGA把产生的初始同步信号与收到的初始同步信号进行异或，就可以得到相位差波形，然后通过计算相位差波形的脉冲宽度就得到了主节点1同步信号需要延迟的时间。其中，延迟时间一701和延迟时间二702相等，延迟时间一或延迟时间二可以作为主节点1的延迟时间。
接着，如图8所示，为本发明实施例确定主节点2的延迟时间时信号板连接结构示意图。将节点1的同步信号线暂时去掉，由于每个显示单元的信号板是一样的，所以可以很容易实现节点2当主节点。通过接收控制指令，实现节点2作为主节点。节点2根据同样的预设规则产生初始同步信号，同时将节点4的同步输出信号接到主节点2的输入中去，按照同样的方法可以算出节点2同步信号需要延迟的时间。同理可以算出节点3和节点4同步信号需要延迟的时间。虽然节点4是最后一个节点，因为节点4产生初始同步信号和接收经过线缆传输回来的初始同步信号有一定时间差，所以也可以将该时间计算出来进行延迟。当所有节点的延迟时间都算完后，将系统的同步信号还原到图2的状态，将各显示单元（节点）的延迟时间进行存储。以后该拼接显示装置进行同步显示的时候，各个显示单元就会根据之前计算的延迟时间，在接收到的同步信号上延迟该时间后再同步输出显示信号，以弥补传输延迟和处理延迟带来的相位差，实现各个显示单元的精确同步。其中，显示信号可以是视频信号、图像信号或文本信号等。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种拼接显示装置同步显示方法，其特征在于，包括步骤：
根据线缆传输顺序对各显示单元进行编号；
根据各所述显示单元接收初始同步信号的时间与最大编号显示单元接收所述初始同步信号的时间的差值，确定各所述显示单元对应的延迟时间；
当各所述显示单元接收到场同步信号时，分别根据对应的延迟时间对所述场同步信号进行延迟；
根据所述延迟后的场同步信号输出各所述显示单元的显示信号。
2.根据权利要求1所述的拼接显示装置同步显示方法，其特征在于，确定所述显示单元对应的延迟时间步骤，包括步骤：
将所述显示单元设为主节点；
接收所述最大编号显示单元输出的初始同步信号，将所述主节点产生的初始同步信号与所述最大编号显示单元输出的初始同步信号进行逻辑运算，确定该显示单元的预存延迟时间。
3.根据权利要求2所述的拼接显示装置同步显示方法，其特征在于，所述逻辑运算包括异或运算或同或运算。
4.根据权利要求1至3任意一项所述的拼接显示装置同步显示方法，其特征在于，所述显示信号包括视频信号、图像信号或文本信号。
5.一种拼接显示装置同步显示系统，其特征在于，包括：
延迟时间确定模块，用于根据线缆传输顺序对各显示单元进行编号，根据各所述显示单元接收初始同步信号的时间与最大编号显示单元接收所述初始同步信号的时间的差值，确定各所述显示单元对应的延迟时间；
同步模块，用于当各所述显示单元接收到场同步信号时，分别根据对应的延迟时间对所述场同步信号进行延迟，根据所述延迟后的场同步信号输出各所述显示单元的显示信号。
6.根据权利要求5所述的拼接显示装置同步显示系统，其特征在于，所述延迟时间确定模块用于：
根据各所述显示单元的编号依次遍历各所述显示单元，将遍历所得显示单元设为主节点，接收所述最大编号显示单元输出的初始同步信号，将所述主节点产生的初始同步信号与所述最大编号显示单元输出的初始同步信号进行逻辑运算，确定所述显示单元的预存延迟时间，直到遍历完成。
7.根据权利要求6所述的拼接显示装置同步显示系统，其特征在于，所述逻辑运算包括异或运算或同或运算。
8.根据权利要求5至7任意一项所述的拼接显示装置同步显示系统，其特征在于，所述显示信号包括视频信号、图像信号或文本信号。
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