CN105162570A - 用于信号并行处理的定时同步方法及装置 - Google Patents

Abstract

本发明公开了一种用于信号并行处理的定时同步方法。该方法包括：信号处理系统基于已知的信号带宽、调制方式和系统时钟周期，采用并行处理的方式接收信号；在每个码元周期内采集N个采样点，由采样点N确定采样点分布的通道数M；将各系统时钟周期内的各相同通道内的采样点的功率值分别累加，将累加的功率最大的通道判决为最佳采样通道；当最佳采样通道的位置与中间通道的位置存在偏离时，对于后续采样，向左或向右偏移一个通道来确定最佳采样通道，直到最佳采样通道与中间通道的位置接近；输出定时同步的信号。另外，本发明还公开了一种用于信号并行处理的定时同步装置。本发明算法简单，消耗的硬件资源少，抗干扰性强、同步性高。

Description

用于信号并行处理的定时同步方法及装置

技术领域

本发明涉及通信信号处理领域，特别涉及用于信号并行处理的定时同步方法及装置。

背景技术

近年来，通信信号处理技术有了长足的进步，其应用范围逐渐扩大，在航空、航天、国防等领域均有广泛应用。随着技术的进步，用户对通信信号处理的实时性和抗干扰性要求越来越高，使得通信信号处理技术难度越来越大。

通信信号解调过程中，常用的定时同步方法有：早迟门、Gardner、泰勒米勒定时同步算法。以上三种定时同步算法都必须采用复杂的数字锁相环的方式进行闭环跟踪提取同步时钟才能达到较好的性能，在常规的串行处理应用中复杂度已相当高，在并行处理时其复杂度呈指数倍增长。

高速信号传输是未来通信系统的重要发展趋势之一，当前很多研究单位都力图解决高速信号处理中的一系列难题，因当前数字信号处理器件处理速度的制约，将高速串行信号处理转换为多路低速并行处理是一种有效的解决手段。然而将串行处理转换为多路并行处理不仅算法复杂度呈指数倍提高，而且硬件资源的消耗也呈指数倍增多，系统开发周期也大大延长。

公开号为104125052A的专利，提出了一种高速并行定时同步方法，此方法理论上能实现对高速信号的并行处理，然而需要对多路并行信号进行匹配滤波，将并行信号和独特字进行滑动相关才能提取定时误差，根据定时误差信息进行采样和插值等处理，需要消耗大量的硬件乘法器资源，而且处理延时较大，复杂度较高。

公开号为103746790A的专利，提出了一种基于内插的并行定时同步方法，其实现原理与传统的串行闭环跟踪结构的定时同步原理基本相同，通过并行内插滤波器设计实现对接收到的并行信号进行定时同步插值，理论上能实现对高速信号的并行处理，然而并行插值滤波器和并行数控振荡器设计不仅需要消耗大量的硬件乘法器资源和存储器资源，而且闭环跟踪的算法结构非常复杂。

上述可知，现有技术中，信号同步过程中通常算法非常复杂，需要消耗大量的硬件资源，同步速度慢，信号延时较大，抗干扰性差。

发明内容

为了解决信号同步过程中算法非常复杂，消耗大量的硬件资源，同步速度慢，抗干扰性差，信号延时较大的问题，本发明提出了一种用于信号并行处理的定时同步方法及装置。本发明在码元周期与系统时钟周期存在一定偏差时，可以对信号采样通道进行补偿来定时同步。

根据本发明的一个方面，提出了一种用于信号并行处理的定时同步方法，该方法包括：

信号处理系统基于已知的信号带宽、调制方式和系统时钟周期，采用并行处理的方式接收信号；

在每个码元周期内采集N个采样点，采样点数N根据调制方式和系统时钟周期确定，由采样点N确定采样点分布的通道数M，其中M是N的整数倍；

将各系统时钟周期内的各相同通道内的采样点的功率值分别累加，将累加的功率最大的通道判决为最佳采样通道；

将最佳采样通道的位置与中间通道的位置相比较，

当最佳采样通道的位置与中间通道的位置存在偏离时，

对于后续采样，向左或向右偏移一个通道来确定最佳采样通道；

如果向左或向右偏移一个通道确定的最佳采样通道依然与中间通道不一致，则继续对于后续采样向左或向右偏移一个通道确定的最佳采样通道，直到最佳采样通道与中间通道的位置接近；

输出定时同步的信号。

由此，本实施方式中，当码元周期与系统时钟周期存在一定偏差时，对信号采样通道进行补偿来定时同步，具体利用接收的信号经过调制后得到的基带信号码元具有升余弦特性，将功率最大的采样通道调整至升余弦波形的波峰所对应的通道附近，使得信号与其波形相匹配的方式来实现定时同步。其中，将各相同通道内的采样信号的功率值分别累加，较大程度消除了噪声和突发干扰的影响，提高了采样信号的准确性。另外，通过合理设计每个码元周期内的采样点数与系统处理通道数满足整数倍关系，既不需要进行内插滤波，又不需要进行码元相关检测和码元之间采样时间差估计，更不需要进行闭环跟踪，本方法仅仅需要比较、选择、累加等简单算法就可以实现，该方法复杂度低、系统处理延时小，同步过程收敛快，性能稳定可靠，效率高，在高速信号并行传输过程中定时同步性高。

在一些实施方式中，所述当最佳采样通道的位置与中间通道的位置存在偏离时，对于后续采样，向左或向右偏移一个通道来确定最佳采样通道包括：

最佳采样通道在中间通道的前面时，控制后续输入的采样点整体往通道M偏移一个通道。或者，最佳采样通道在中间通道的后面时，控制后续输入的采样点整体往通道1偏移一个通道。

在一些实施方式中，多次判断最佳采样通道是否相对于中间通道位置有所偏离并将位置进行调整，当最佳采样通道的位置稳定后才输出并行信号。

由此，本实施方式多次调整最佳采样通道的位置，使得最佳采样通道的位置偏离趋势越来越小，同步性越来越高。

在一些实施方式中，当所有的累加的采样点的功率值均大于预先设置值K时，则将所有的累加的采样点的功率值均减去K。

由此，本实施方式将所有的累加的采样信号的功率值减去K(该值可以根据需要灵活设置)，使得各采样信号的数值变小，各数值之间的差异变大，不仅简便数据运算，节省硬件开销。

在一些实施方式中，在脉冲突发通信过程中，若每脉冲内有效信号数量较少(例如少于16个)，且前后各脉冲信号互不相关时，则可以对当前脉冲内处理的有效信号按照码元周期进行整数倍复制，并将所复制的信号补充至待处理脉冲信号前。

由此，本实施方式保证了窄脉冲突发通信时，有足够的数据用于定时同步过程中，进而保证定时同步的正确可靠。

在一些实施方式中，本方法还包括：

在脉冲突发通信过程中，若前后各脉冲信号互不相关时，在前一脉冲周期内的信号处理结束后，将所有的累加的采样点的功率值全部清零。

由此，本实施方式将所有的累加的采样信号的功率值全部清零，可消除前一脉冲内信号定时同步对后一脉冲信号定时同步的影响，使得信号同步性更高。

根据本发明的另一个方面，提出了一种用于信号并行处理的定时同步装置，该装置包括：

用于信号处理系统基于已知的信号带宽、调制方式和系统时钟周期，采用并行处理的方式接收信号的接收器；

用于在每个码元周期内采集N个采样点，采样点数N根据所述调制方式和系统时钟周期确定，由采样点N确定采样点分布的通道数M，其中M是N的整数倍的采集器；

用于将各系统时钟周期内的各相同通道内的采样点的功率值分别累加的累加器；

用于将累加的功率最大的通道判决为最佳采样通道的选择器；

用于将所述最佳采样通道的位置与中间通道的位置相比较的比较器；

用于当所述最佳采样通道的位置与中间通道的位置存在偏离时，对于后续采样，向左或向右偏移一个通道来确定最佳采样通道；如果向左或向右偏移一个通道确定的最佳采样通道依然与中间通道不一致，则继续对于后续采样向左或向右偏移一个通道确定的最佳采样通道，直到最佳采样通道与中间通道的位置接近的寄存器；

用于输出定时同步的信号的输出器。

由此，本实施方式实现过程中通过合理设计每个码元周期内的采样点数与系统处理通道数满足整数倍关系，既不需要进行内插滤波，又不需要进行码元相关检测和码元之间采样时间差估计，更不需要进行闭环跟踪，算法上采用基本的逻辑器件如寄存器、比较器、多路选择器、累加器等就能实现。在本实施方式中，最佳采样通道的位置与中间通道的位置偏离较大时，定时同步的效果尤其明显。

上述可知，本实施方式中，当码元周期与系统时钟周期存在一定偏差时，对信号采样通道进行补偿来定时同步，具体利用接收的信号经过调制后得到的基带信号码元具有升余弦特性，将功率最大的采样通道调整至升余弦波形的波峰所对应的通道附近，使得信号与其波形相匹配的方式来实现。其中，将各相同通道内的采样信号的功率值分别累加，较大程度消除了噪声和突发干扰的影响，提高了采样信号的准确性。另外，通过合理设计每个码元周期内的采样点数与系统处理通道数满足整数倍关系，既不需要进行内插滤波，又不需要进行码元相关检测和码元之间采样时间差估计，更不需要进行闭环跟踪，本方法仅仅需要比较、选择、累加等简单算法就可以实现，该方法复杂度低、系统处理延时小，同步过程收敛快，性能稳定可靠，效率高，适用范围广，在低复杂度、高速并行信号中同步中效果最佳。

附图说明

图1为本发明的一种实施方式的接收端信号解调后的基带波形示意图；

图2为本发明的一种实施方式的最佳采样通道内采样点示意图；

图3(a)为本发明的一种实施方式的各系统时钟周期内的各采样通道内各采样点示意图；

图3(b)为本发明的一种实施方式的各系统时钟周期内的各相同通道内的各采样点的功率值分别累加的曲线示意图；

图4为本发明的一种实施方式的信号定时同步处理流程图；

图5为本发明的一种实施方式的一种用于信号并行处理的定时同步装置的示意图。

具体实施方式

为了使发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对发明作进一步详细的说明。虽然附图中显示了本公开示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻的理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。

本发明实施例可以应用于计算机、服务器、通信设备和基站等，其可与众多其他通用或专用计算系统或配置一起操作。适于与计算机、服务器一起使用的众所周知的计算系统、环境和/或配置的例子包括但不限于：个人计算机系统、服务器计算机系统、通信设备、基站、用户机、手持或膝上设备、基于微处理器的系统、机顶盒、可编程电子产品、网络个人电脑、小型计算机系统、大型计算机系统和包括上述任何系统的分布式云计算技术环境。

计算机系统/服务器可以在由计算机系统执行的计算机系统可执行指令的一般语境下描述。通常，程序模块可以包括例程、程序、目标程序、组件、逻辑、数据结构等，它们执行特定的任务或者实现特定的抽象数据类型。计算机系统/服务器可以在分布式云计算环境中实施，分布式云计算环境中，任务是由通过通信网络链接的远程处理设备执行的。在分布式云计算环境中，程序模块可以位于包括存储设备的本地或远程计算系统存储介质上。

图1示意性地显示了根据本发明的一种实施方式的接收端信号解调后的基带波形。根据通信系统原理，发射端发出的信号经过信道传输，到达接收端经过解调后得到的基带信号码元具有升余弦特性。定时同步前基带信号码元波形如图1所示。

图2为本发明的一种实施方式的最佳采样通道内各采样点示意图。

在本实施方式中，信号处理系统基于已知的信号带宽、调制方式(例如二进制调制方式)和系统时钟周期，采用并行处理的方式接收信号。基带信号在任一采样时刻，信号只携带“0”或“1”两种信息。若信号大于0时，将信号判定为“1”，若信号小于0时，将信号判定为“0”。

在每个码元周期内采集N个采样点(例如15个采样点)，采样点数N根据所述调制方式和系统时钟周期确定。由采样点N确定采样点分布的通道数M，其中M/N＝K，K为大于等于1的整数，为了计算方便且效果直观，本实施方式中K取1，即通道数M＝N＝15。将各系统时钟周期内的各相同通道内的采样点的功率值分别累加，将累加的功率最大的通道判决为最佳采样通道。如图2所示，黑色箭头所示为最佳采样通道内的采样点。

图3(a)为各系统时钟周期内的各采样通道内各采样点示意图。如图3(a)所示，系统时钟周期SYM_T至SYM_T-N内均采集n个采样点，这n个采样点分布在n个采样通道内，如采样点1分布在通道1中，采样点2分布在通道2中……采样点n分别在通道n中，各个通道同步处理，每个时钟周期都将对采样的信号码元进行全部更新。

图3(b)各系统时钟周期内的各相同通道内的采样点的功率值分别累加的曲线示意图。如图3(b)所示，将各系统时钟周期内的各相同通道内的采样点的功率值分别累加，即：将系统时钟周期SYM_T至SYM_T-N内所有通道1内的采样点的功率值进行累加；将系统时钟周期SYM_T至SYM_T-N内所有通道2内的采样点的功率值进行累加……将系统时钟周期SYM_T至SYM_T-N内所有通道n内的采样点的功率值进行累加。将累加的功率最大的通道判决为最佳采样通道。如图3(b)所示的三角形代表最佳采样通道内的采样点。方框代表最佳采样通道之外的通道内的采样点。

图4为本发明的一种实施方式的信号定时同步处理流程图。如图4所示，该流程包括以下步骤：

S401：信号处理系统基于已知的信号带宽、调制方式和系统时钟周期，采用并行处理的方式接收信号。

在本实施方式中，已知的调制方式例如可以是二进制调制方式。

S402：获取每个码元周期内的采样点数N，由N确定并行处理通道数M。

在本实施方式中，在每个码元周期内采集N个采样点，所述采样点数N根据所述调制方式和系统时钟周期确定，由采样点N确定采样点分布的通道数M，其中M/N＝K，K为大于等于1的整数。为了计算简单且效果明显，本实施方式将K可以取1，将M和N均取15。

S403：将已采集的各相同通道内的采样点的功率值分别累加，将累加的功率最大的通道判决为最佳采样通道。

在本实施方式中，可以将系统时钟周期SYM_T至SYM_T-N内所有通道1内的采样点的功率值进行累加；将系统时钟周期SYM_T至SYM_T-N内所有通道内的采样点的功率值进行累加……将系统时钟周期SYM_T至SYM_T-N内所有通道n内的采样点的功率值进行累加。比较各累加的功率值，将其中功率最大的通道判决为最佳采样通道。

S404：最佳采样通道是否存在偏离趋势。

在本实施方式中，如果最佳采样通道为中间采样通道(即第8采样通道)，就说明最佳采样通道不存在偏离趋势，就不需要对最佳采样信号通道进行调整；如果最佳采样通道不是第8采样通道，则说明最佳采样通道存在偏离趋势，需要对最佳采样信号通道进行调整。

S405：对最佳采样信号通道进行调整。

下面列举2个实施例来具体说明对最佳采样信号通道进行调整的实现方式。

首先，介绍对最佳采样信号通道进行调整的第一实施例。

第一实施例中，最佳采样通道为第6通道，该通道在第8通道的前面，此时需要控制后续输入的采样点整体往通道15偏移。具体偏移方法为：

将通道6内的采样点偏移至通道7内，

将原通道7内的采样点移至通道8内，

将原通道8内的采样点移至通道9内，

将原通道9内的采样点移至通道10内，

将原通道10内的采样点移至通道11内，

将原通道11内的采样点移至通道12内，

将原通道12内的采样点移至通道13内，

将原通道13内的采样点移至通道14内，

将原通道14内的采样点移至通道15内，

将原通道15内的采样点移至通道1内，

将原通道1内的采样点移至通道2内，

将原通道2内的采样点移至通道3内，

将原通道3内的采样点移至通道4内，

将原通道4内的采样点移至通道5内，

将原通道5内的采样点移至通道6内。

至此，完成第一个整体偏移，此时最佳采样通道由第6通道偏移至了第7通道。

按同样的方式，再进行一次整体偏移，将最佳采样通道由第7通道偏移至了第8通道。此时，最佳采样通道为中间通道，偏移结束。

接着，介绍对最佳采样信号通道进行调整的第二实施例。

在第二实施例中，最佳采样通道为第10通道，该通道在第8通道的后面，此时需要控制后续输入的采样点整体往通道1偏移。具体偏移方法为：

将通道10内的采样点偏移至通道9内，

将原通道9内的采样点移至通道8内，

将原通道8内的采样点移至通道7内，

将原通道7内的采样点移至通道6内，

将原通道6内的采样点移至通道5内，

将原通道5内的采样点移至通道4内，

将原通道4内的采样点移至通道3内，

将原通道3内的采样点移至通道2内，

将原通道2内的采样点移至通道1内，

将原通道1内的采样点移至通道15内，

将原通道15内的采样点移至通道14内，

将原通道14内的采样点移至通道13内，

将原通道13内的采样点移至通道12内，

将原通道12内的采样点移至通道11内，

将原通道11内的采样点移至通道10内。

至此，完成第一个整体偏移，此时最佳采样通道由第10通道偏移至了第9通道。

按同样的方式，再进行一次整体偏移，将最佳采样通道由第9通道偏移至了第8通道。此时，最佳采样通道为中间通道，偏移结束。

S406：判断是否突发窄脉冲。

S407：以对当前脉冲内处理的有效信号按照码元周期进行整数倍复制。

在脉冲突发通信过程中，若每个脉冲内有效信号数量较少(例如少于16个)，且前后各脉冲信号互不相关时，则可以对当前脉冲内处理的有效信号按照码元周期进行整数倍复制，并将所复制的信号补充至待处理脉冲信号中。由此，保证了窄脉冲突发通信时，有足够的数据用于定时同步过程中，进而保证定时同步的正确可靠。

S408：最佳采样通道是否稳定。

在本实施方式中，多次判断所述最佳采样通道是否相对于中间通道位置有所偏离并将所述位置进行调整，当所述最佳采样通道的位置稳定后才输出并行信号。由此，多次调整最佳采样通道的位置，使得最佳采样通道的位置偏离趋势越来越小，同步性越来越高。

S409：输出定时同步信号。

在本实施方式中，当所有的累加的采样点的功率值均大于预先设置值K时，还可以将所有的累加的采样点的功率值均减去K。由此，将所有的累加的采样信号的功率值减去K，使得各采样信号的数值变小，各数值之间的差异变大，不仅简便数据运算，节省硬件开销。

在本实施方式中，在脉冲突发通信过程中，若前后各脉冲信号互不相关时，在前一脉冲周期内的信号处理结束后，将所有的累加的采样点的功率值全部清零，再对下一个脉冲进行定时同步处理。

图5为本发明的一种实施方式的一种用于信号并行处理的定时同步装置的示意图。如图5所示，该装置包括：接收器501、采集器502、累加器503、选择器504、比较器505、寄存器506和输出器507。

接收器501用于信号处理系统基于已知的信号带宽、调制方式和系统时钟周期，采用并行处理的方式接收信号。

采集器502用于在每个码元周期内采集N个采样点，所述采样点数N根据所述调制方式和系统时钟周期确定，由采样点N确定采样点分布的通道数M，其中M是N的整数倍。

累加器503用于将各系统时钟周期内的各相同通道内的采样点的功率值分别累加。

选择器504用于将累加的功率最大的通道判决为最佳采样通道。

比较器505用于将所述最佳采样通道的位置与中间通道的位置相比较。

寄存器506用于当所述最佳采样通道的位置与中间通道的位置存在偏离时，对于后续采样，向左或向右偏移一个通道来确定最佳采样通道；如果向左或向右偏移一个通道确定的最佳采样通道依然与所述中间通道不一致，则继续对于后续采样向左或向右偏移一个通道确定的最佳采样通道，直到最佳采样通道与所述中间通道的位置接近的寄存器。

输出器507用于输出定时同步的信号。

由此，本实施方式实现过程中通过合理设计每个码元周期内的采样点数与系统处理通道数满足整数倍关系，既不需要进行内插滤波，又不需要进行码元相关检测和码元之间采样时间差估计，更不需要进行闭环跟踪，算法上采用基本的逻辑器件如寄存器、比较器、多路选择器、累加器等就能实现，因此复杂度低，系统处理延时小，同步过程收敛快，性能稳定可靠，效率高。尤其适用于在低复杂度、高速并行信号中同步工程中。

以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (8)

1.一种用于信号并行处理的定时同步方法，所述方法包括：

信号处理系统基于已知的信号带宽、调制方式和系统时钟周期，采用并行处理的方式接收信号；

在每个码元周期内采集N个采样点，所述采样点数N根据所述调制方式和系统时钟周期确定，由采样点N确定采样点分布的通道数M，其中M是N的整数倍；

将各系统时钟周期内的各相同通道内的采样点的功率值分别累加，将累加的功率最大的通道判决为最佳采样通道；

将所述最佳采样通道的位置与中间通道的位置相比较，

当所述最佳采样通道的位置与中间通道的位置存在偏离时，

对于后续采样，向左或向右偏移一个通道来确定最佳采样通道；

如果向左或向右偏移一个通道确定的最佳采样通道依然与所述中间通道不一致，则继续对于后续采样向左或向右偏移一个通道确定的最佳采样通道，直到最佳采样通道与所述中间通道的位置接近；

输出定时同步的信号。

2.根据权利要求1所述的方法，其中，所述当所述最佳采样通道的位置与中间通道的位置存在偏离时，对于后续采样，向左或向右偏移一个通道来确定最佳采样通道包括：

所述最佳采样通道在中间通道的前面时，控制后续输入的采样点整体往通道M偏移一个通道。

3.根据权利要求1所述的方法，其中，所述当所述最佳采样通道的位置与中间通道的位置存在偏离时，对于后续采样，向左或向右偏移一个通道来确定最佳采样通道还包括：

所述最佳采样通道在中间通道的后面时，控制后续输入的采样点整体往通道1偏移一个通道。

4.根据权利要求1-3任一项所述的方法，所述方法还包括：

多次判断所述最佳采样通道是否相对于中间通道位置有所偏离并将所述位置进行调整，当所述最佳采样通道的位置稳定后才输出定时同步信号。

5.根据权利要求1所述的方法，所述方法还包括：

当所有的累加的采样点的功率值均大于预先设置值K时，则将所有的累加的采样点的功率值均减去K。

6.根据权利要求1所述的方法，所述方法还包括：

在脉冲突发通信过程中，若每个脉冲内有效信号数量少于16个，且前后各脉冲信号互不相关时，则可以对当前脉冲内处理的有效信号按照码元周期进行整数倍复制，并将所复制的信号补充至待处理脉冲信号前。

7.根据权利要求1所述的方法，所述方法还包括：

在脉冲突发通信过程中，若前后各脉冲信号互不相关时，在前一脉冲周期内的信号处理结束后，将所有的累加的采样点的功率值全部清零。

8.一种用于信号并行处理的定时同步装置，所述装置包括：

用于信号处理系统基于已知的信号带宽、调制方式和系统时钟周期，采用并行处理的方式接收信号的接收器；

用于在每个码元周期内采集N个采样点，所述采样点数N根据所述调制方式和系统时钟周期确定，由采样点N确定采样点分布的通道数M，其中M是N的整数倍的采集器；

用于将各系统时钟周期内的各相同通道内的采样点的功率值分别累加的累加器；

用于将累加的功率最大的通道判决为最佳采样通道的选择器；

用于将所述最佳采样通道的位置与中间通道的位置相比较的比较器；

用于当所述最佳采样通道的位置与中间通道的位置存在偏离时，对于后续采样，向左或向右偏移一个通道来确定最佳采样通道；如果向左或向右偏移一个通道确定的最佳采样通道依然与所述中间通道不一致，则继续对于后续采样向左或向右偏移一个通道确定的最佳采样通道，直到最佳采样通道与所述中间通道的位置接近的寄存器；

用于输出定时同步的信号的输出器。