CN103702409B - 一种td‑lte网络优化设备的同步检测方法 - Google Patents

Abstract

本发明提出了一种TD‑LTE网络优化设备的同步检测方法。本发明可以充分利用现有网络优化设备的硬件（主要是FPGA和CPU）来完成与基站同步。近端根据输入信号产生同步开关信号，并将开关信号发送至每个远端；远端根据开关信号控制射频开关实现上下行切换。由于CPU不是专用的信号处理芯片，在进行大量数据处理时延时较大（计算一次SSS耗时在秒级），而LTE半帧长度为5ms，不能做到实时处理，本方法采用异步计算的方法，降低了对实时性的要求。这样，本发明对CPU的实时性要求不高，不需要外接GPS模块和modem，使设备成本降低，结构更加紧凑。

Description

一种TD-LTE网络优化设备的同步检测方法

技术领域

本发明属于通信技术领域，特别涉及一种TD-LTE网络优化设备的同步检测方法。

背景技术

TD-LTE制式是时分双工模式，上下行共用同一频段，因此，TD-LTE网络优化设备要正常工作，首先必须从基站信号中获取同步信息，完成时钟和帧信号同步后，对上下行信号进行准确开关，保证上下行信号能完整通过网络优化设备进行放大。

目前TD-LTE网络优化设备的同步方式主要有两种：GPS同步和解调同步，采用GPS同步方法，首先增加了系统成本，特别是LTE的modem目前价格比较贵；采用现有技术最终形成产品时，GPS或是modem都需要放置在机箱内，这样会增加机箱尺寸，以及增加供电、射频耦合连线，结构不紧凑。其次，网络优化设备的安装位置必须满足GPS能够正常同步的要求，这样在某些室内覆盖的场景就无法应用，在某些恶劣条件下当GPS无法接收到信号时也会导致设备无法工作；解调同步的方法主要是采用带有TD-LTE基带处理芯片的modem实现，modem耦合一部分输入信号完成同步后，直接输出开关信号供设备使用。目前现有TD-LTE基带芯片成本较高，同样增加了系统成本。

发明内容

针对背景技术存在的问题，本发明提出了一种TD-LTE网络优化设备的同步检测方法。利用该方法，可以充分利用现有网络优化设备的硬件（主要是FPGA和CPU），来完成与基站同步。由于CPU不是专用的信号处理芯片，在进行大量数据处理时延时较大（计算一次SSS耗时在秒级），而LTE半帧长度为5ms，不能做到实时处理，本方法采用异步计算的方法，降低了对实时性的要求。这样，系统成本降低，结构更加紧凑，本发明不需要增加其他硬件，因此相比现有技术而言，本发明成本降低；本发明不需要GPS或是modem，机箱内只需要给单盘供电即可，因此结构可以做的很紧凑。

本发明解决上述技术问题采用的技术方案是：

步骤1、近端接入单元（以下简称近端）FPGA对AD采集到的数字中频信号进行下变频操作，将采样速率由122.88M降低至1.92M，频率搬移到零频；

步骤2、近端FPGA将步骤1产生的下变频数据与存储在FPGA内部的3组ZC序列分别进行相关运算，得到3组相关计算值；找出其中最大相关值对应的索引，即可确定5ms帧中PSS位置，得到5ms帧头指示；

步骤3、近端FPGA根据PSS的位置找到同一半帧中SSS数据在时域上的起始和结束点，将SSS数据存储在RAM中，同时也存储相同半帧中的PSS数据，存储完完整的SSS和PSS数据后，通知CPU进行读取；并假定该PSS所在的半帧为前半帧，按照该假定得到半帧指示；

步骤4、CPU对接收到的数据进行CP判定，获取CP长度，计算小数倍和整数倍频率偏差，并进行频偏校正；通过PSS进行信道估计并进行信道补偿，判断出当前SSS属于前5ms还是后5ms，将结果告知FPGA，如果计算结果为前半帧，则假定正确， 半帧指示不变；如果计算结果为后半帧，则假定错误，，半帧指示取反；根据5ms帧头指示和半帧指示，得到10ms帧头指示；

步骤5、近端FPGA根据CPU设置的上下行子帧切换点配置和10ms帧头指示得到开关信号，将开关信号实时映射到CPRI帧中传递给远端射频单元，到远端射频单元后再恢复出开关信号，远端射频单元收到开关信号后再做时延调整，用于补偿上变频操作引入的时延，得到最终用于控制射频开关的开关信号；

步骤6、重复步骤1-5，不停刷新同步状态，确保本地开关信号能够及时跟踪输入信号的变化。

所述步骤1具体过程如下，

FPGA将AD采集的数字中频信号进行混频、滤波和4倍抽取，再分成2路，一路送至CPRI成帧模块进行IQ信号映射，一路送至FPGA内部同步模块；

FPGA内部的同步模块对数据进行16倍抽取和滤波，得到码片速率为1.92M的零频数据，将频域中心的6个RB的数据取出；

所述步骤4包括以下步骤，

步骤4.1、CPU读取步骤3中FPGA存储的SSS和PSS数据，并将其缓存在CPU外接的SDRAM中，然后CPU分别按照常规和扩展两种情况对应的数据长度，取出CP数据和对应的SSS数据中CP复制数据；分别计算两种情况下，CP与该OFDM符号内CP复制部分的相关值与CP复制部分能量的比值，比较两种情况下的比值的大小，比值较大者为当前CP模式；

步骤4.2、CPU计算小数倍频偏和整数倍频偏，并进行频偏校正；

步骤4.3、CPU根据接收到的PSS数据与本地生成的PSS数据计算出信道频率响应，根据该频率响应对SSS数据进行信道补偿；

步骤4.4、CPU对步骤4.3产生的数据进行计算，确定当前帧是属于前半帧还是后半帧；

步骤4.5、CPU将步骤4.4的计算结果传递给FPGA，假设计算结果为前半帧，说明FPGA假设正确，半帧指示不变；假设计算结果为后半帧，说明FPGA假设错误，半帧指示取反，根据5ms帧头和半帧指示确定10ms帧头指示。

所述步骤5包括以下步骤，

步骤5.1、FPGA根据CPU上层设置的上下行子帧切换点配置和10ms帧头指示得到开关信号，此时计算出的开关信号与IQ信号之间有一定的时间差，补偿时间差后送至CPRI成帧模块，即送至CPRI模块的IQ数据与开关信号是对齐的；

步骤5.2、FPGA在CPRI的每个基帧的控制字中取1bit放置步骤5.1产生的同步信号；

步骤5.3、远端将CPRI基帧中的同步信号和IQ信号取出，IQ信号送入DUC，完成插值滤波操作后通过DA和射频模块还原成射频信号，同步信号则补偿信号处理的时延差后送至射频模块的开关芯片，使射频信号和开关信号同步切换。

所述步骤4.2中的频率校正包括对小数倍频偏进行频率校正和对整数倍频偏进行频率校正；具体过程如下，

CPU计算步骤5中当前CP模式对应的比值的相角，即可得到小数倍频偏，根据计算出的小数倍频偏对数据进行频率校正；

CPU将SSS数据进行FFT和去零操作，得到频率序列，将本地ZC序列分别移动-2，-1，0，1和2个周期，再分别与频率序列做相关运算，这样即得到5组相关运算结果，结果最大者对应的值乘以15k即为整数倍频偏，CPU根据计算出的整数倍频偏进行频率校正。

与现有技术相比，本发明具有的优点和有益效果：：本发明发明与现有技术相比，不需要增加GPS模块或是LTE modem，充分利用现有网络优化设备的硬件来实现与基站的同步，具有成本低，结构紧凑的优点；本发明采用异步计算的方法，降低了对实时性的要求；本发明不需要增加其他硬件，因此相比现有技术而言，本发明成本降低；本发明不需要GPS或是modem，机箱内只需要给单盘供电即可，因此结构可以做的很紧凑。

附图说明

图1是现有技术中标准的TD-LTE帧格式；

图2是本发明一种典型的实施例（图中只画出了下行链路）；

图3是根据CPU计算结果对帧信号进行调整的示意图；

图4是本发明的流程图。

具体实施方式

下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。

如图2所示，本发明实施例实现的硬件包括近端接入单元（近端）和远端射频单元（远端），在下行链路上，近端接入单元包括AD转换单元（AD）、近端FPGA、CPU；近端FPGA包括DDC模块、同步模块、近端CPRI成帧模块、近端时延调整模块；远端射频单元包括远端FPGA、DA转换模块、射频模块；远端FPGA包括远端CPRI解帧模块、远端时延调整模块、DUC模块；

DDC模块的输入端与AD转换单元的输出端连接、DDC模块的输出端分别与同步模块的输入端、近端CPRI成帧模块的输入端连接；同步模块与CPU双向连接；同步模块的输出端与近端时延调整模块的输入端连接，近端时延调整模块的输出端与近端CPRI成帧模块的输入端连接，近端CPRI成帧模块与远端CPRI解帧模块双向连接，远端CPRI解帧模块的输出端分别与远端时延调整模块的输入端、DUC模块的输入端连接，DUC模块的输出端、远端时延调整模块的输出端分别与DA转换模块的输入端、射频模块的输入端连接，DA转换模块的输出端与射频模块的输入端连接。

如图4所示，本发明所述的一种TD-LTE网络优化设备的同步检测方法，包括以下步骤：

步骤1、FPGA将AD采集的数字中频信号进行混频、滤波和4倍抽取，再分成2路，一路送至CPRI成帧模块进行IQ信号映射，一路送至同步模块；

步骤2、FPGA内部同步模块对数据进行16倍抽取和滤波，最终得到码片速率为1.92M的零频数据，将LTE频域中心的6个RB的数据取出；

步骤3、FPGA将步骤2中的零频数据与本地生成的3组ZC序列进行相关运算，找到相关值最大的组，确定出PSS的位置；相关运算采用分段算法，在频偏和信噪比较差时可以保证同步的可靠性；通过PSS位置可以确定5ms帧头；

步骤4、FPGA根据5ms帧脉冲，产生半帧指示，0表示前半帧，1表示后半帧；初始时的半帧指示是假定的，在每个5ms帧头脉冲到来时半帧指示翻转；根据PSS的位置，找出假定的前半帧中SSS在时域上对应的数据，并将其存储在RAM中，同时也存储相同半帧中的PSS数据；由于LTE帧的cp有常规和扩展两种情况，在未知的情况下按照最大数据量进行存储，存储完完整的SSS和PSS数据后，通知CPU进行读取；

步骤5、CPU读取步骤4中FPGA存储的SSS和PSS数据，并将其缓存在CPU外接的SDRAM中；然后CPU分别按照常规和扩展两种情况对应的数据长度，取出CP数据和对应的SSS数据中CP复制数据；分别计算两种情况下，CP与该OFDM符号内CP复制部分的相关值与CP复制部分能量的比值，比较两种情况下的比值的大小，比值较大者为当前CP模式；

步骤6、CPU计算步骤5中当前CP模式对应的比值的相角，即可得到小数倍频偏，根据计算出的小数倍频偏对数据进行频率校正；

步骤7、CPU将SSS数据进行FFT和去零操作，得到频率序列；将本地ZC序列分别移动-2，-1，0，1和2个周期，再分别与频率序列做相关运算，这样即得到5组相关运算结果，结果最大者对应的值乘以15k即为整数倍频偏，CPU根据计算出的整数倍频偏进行频率校正；

步骤8、CPU根据接收到的PSS频率响应与本地生成的PSS数据计算出信道频率响应，根据该频率响应对SSS数据进行信道补偿。

步骤9、SSS信号由两个长度为31二进制序列交织组成，前后半帧的映射正好相反。利用这个特点，CPU对步骤8产生的数据进行计算，确定当前帧是属于前半帧还是后半帧。

步骤10、CPU步骤9的计算结果传递给FPGA；假设计算结果为前半帧，说明FPGA假设正确，半帧指示不变；假设计算结果为后半帧，说明FPGA假设错误，半帧指示取反；根据5ms帧头和半帧指示即可确定10ms帧头，如图3所示；

步骤11、FPGA根据CPU设置的上下行子帧切换点配置得到开关信号；此时计算出的开关信号与IQ信号之间有一定的时间差，补偿时间差后送至CPRI成帧模块，即送至CPRI模块的IQ数据与开关信号是对齐的；

步骤12、FPGA在CPRI的每个基帧的控制字中取1bit放置步骤11产生的同步信号，CPRI基帧的频率为3.84M，相当于用3.84M的速率对同步信号进行采样；

步骤13、远端将CPRI基帧中的同步信号和IQ信号取出，IQ信号送入DUC，完成插值滤波操作后通过DA和射频模块还原成射频信号，同步信号则补偿信号处理的时延差后送至射频模块中的开关芯片，使射频信号和开关信号同步切换；

步骤14、FPGA周期性的重复步骤1-4、10-13，CPU周期性的重复步骤5~9，不停刷新同步状态，确保本地开关信号能够及时跟踪输入信号的变化。

上述实例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其它的任何未违背本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (5)

1.一种TD-LTE网络优化设备的同步检测方法，其特征在于：包括以下步骤，

步骤1、近端接入单元FPGA对AD采集到的数字中频信号进行下变频操作，将采样速率由122.88M降低至1.92M，频率搬移到零频；

步骤2、近端FPGA将步骤1产生的下变频数据与存储在FPGA内部的3组ZC序列分别进行相关运算，得到3组相关计算值；找出其中最大相关值对应的索引，即可确定5ms帧中PSS位置，得到5ms帧头指示；

步骤3、近端FPGA根据PSS的位置找到同一半帧中SSS数据在时域上的起始和结束点，将SSS数据存储在RAM中，同时也存储相同半帧中的PSS数据，存储完完整的SSS和PSS数据后，通知CPU进行读取；并假定该PSS所在的半帧为前半帧，按照该假定得到半帧指示；

步骤4、CPU对接收到的数据进行CP判定，获取CP长度，计算小数倍和整数倍频率偏差，并进行频偏校正；通过PSS进行信道估计并进行信道补偿，判断出当前SSS属于前5ms还是后5ms，将结果告知FPGA，如果计算结果为前半帧，则假定正确，半帧指示不变；如果计算结果为后半帧，则假定错误，半帧指示取反；根据5ms帧头指示和半帧指示，得到10ms帧头指示；

步骤5、近端FPGA根据CPU设置的上下行子帧切换点配置和10ms帧头指示得到开关信号，将开关信号实时映射到CPRI帧中传递给远端射频单元，到远端射频单元后再恢复出开关信号，远端射频单元收到开关信号后再做时延调整，用于补偿上变频操作引入的时延，得到最终用于控制射频开关的开关信号；

步骤6、重复步骤1-5，不停刷新同步状态，确保本地开关信号能够及时跟踪输入信号的变化。

2.根据权利要求1所述的一种TD-LTE网络优化设备的同步检测方法，其特征在于：所述步骤1具体过程如下，

FPGA将AD采集的数字中频信号进行混频、滤波和4倍抽取，再分成2路，一路送至CPRI成帧模块进行IQ信号映射，一路送至FPGA内部同步模块；

FPGA内部的同步模块对数据进行16倍抽取和滤波，得到码片速率为1.92M的零频数据，将频域中心的6个RB的数据取出。

3.根据权利要求1所述的一种TD-LTE网络优化设备的同步检测方法，其特征在于：所述步骤4包括以下步骤，

步骤4.1、CPU读取步骤3中FPGA存储的SSS和PSS数据，并将其缓存在CPU外接的SDRAM中，然后CPU分别按照常规和扩展两种情况对应的数据长度，取出CP数据和对应的SSS数据中CP复制数据；分别计算两种情况下，CP与CP复制部分的相关值与CP复制部分能量的比值，比较两种情况下的比值的大小，比值较大者为当前CP模式；

步骤4.2、CPU计算小数倍频偏和整数倍频偏，并进行频偏校正；

步骤4.3、CPU根据接收到的PSS数据与本地生成的PSS数据计算出信道频率响应，根据该频率响应对SSS数据进行信道补偿；

步骤4.4、CPU对步骤4.3产生的数据进行计算，确定当前帧是属于前半帧还是后半帧；

步骤4.5、CPU将步骤4.4的计算结果传递给FPGA，假设计算结果为前半帧，说明FPGA假设正确，半帧指示不变；假设计算结果为后半帧，说明FPGA假设错误，半帧指示取反，根据5ms帧头和半帧指示确定10ms帧头指示。

4.根据权利要求1所述的一种TD-LTE网络优化设备的同步检测方法，其特征在于：所述步骤5包括以下步骤，

步骤5.1、FPGA根据CPU上层设置的上下行子帧切换点配置和10ms帧头指示得到开关信号，此时计算出的开关信号与IQ信号之间有一定的时间差，补偿时间差后送至CPRI成帧模块，即送至CPRI模块的IQ数据与开关信号是对齐的；

步骤5.2、FPGA在CPRI的每个基帧的控制字中取1bit放置步骤5.1产生的同步信号；

步骤5.3、远端将CPRI基帧中的同步信号和IQ信号取出，IQ信号送入DUC，完成插值滤波操作后通过DA和射频模块还原成射频信号，同步信号则补偿信号处理的时延差后送至射频模块的开关芯片，使射频信号和开关信号同步切换。

5.根据权利要求3所述的一种TD-LTE网络优化设备的同步检测方法，其特征在于：所述步骤4.2中的频率校正包括对小数倍频偏进行频率校正和对整数倍频偏进行频率校正；具体过程如下，

CPU计算步骤5中当前CP模式对应的比值的相角，即可得到小数倍频偏，根据计算出的小数倍频偏对数据进行频率校正；

CPU将SSS数据进行FFT和去零操作，得到频率序列，将本地ZC序列分别移动-2，-1，0，1和2个周期，再分别与频率序列做相关运算，这样即得到5组相关运算结果，结果最大者对应的值乘以15k即为整数倍频偏，CPU根据计算出的整数倍频偏进行频率校正。