CN114845376B - 一种基于fpga的高速并行定时同步方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的高速并行定时同步方法，该方法根据基准点的位置信息，从输入移位寄存器中选择所需的采样点输入数据；再根据基准点分数间隔和相位量化精度，从查找表获取匹配滤波系数，且与采样点输入数据相乘相加，获得多路采样点输出信号；定时误差提取模块利用并行采样点输出信号计算定时误差，并获得定时误差均值；误差均值经过环路滤波器，得到定时误差调整信号；数控振荡器根据误差调整信号，进行基准采样点的相位累积，生成输入数据的位置信息和查找表的地址信号。本发明提出的方法，适用于高速传输的通信系统，能够灵活支持任意倍符号速率采样，可在保障优异定时同步性能的前提下，相对于传统方案节省大量逻辑资源。

Description

一种基于FPGA的高速并行定时同步方法

技术领域

本发明涉及无线通信信号处理领域，尤其涉及一种基于FPGA的高速并行定时同步方法。

背景技术

随着无线通信技术的发展，智慧城市、增强现实(Augmented Reality，AR)和虚拟现实(Virtual Reality，VR)等多种高速率业务应用需求逐渐增加，通信系统的数据传输速率不断升级。在这种情况下，毫米波、太赫兹技术因频谱资源丰富而逐渐受到较大关注，可以提供数十吉比特甚至百吉比特每秒量级的传输速率。然而，基带的处理能力却并不能得到相应提升，尤其是现场可编程门阵列(Field Programmable Gate Array，FPGA)的工作时钟受限，传统的串行处理方式仅能实现数百兆每秒量级的处理能力，对于更高速率的数据传输必须采用多路并行处理算法。

无线通信系统的收发两端相互独立，由于晶振的偏差，接收端模数转换器(Analog-to-Digital Converter，ADC)和发送端数模转换器(Digital-to-AnalogConverter，DAC)之间采样频率存在差异，造成接收端实际采样时刻和最佳采样时刻出现偏差,即定时误差，影响接收机的解调性能。定时同步针对收发两端之间的定时误差，恢复出最佳采样时刻的时钟信息，是无线接收机非常关键的技术之一。在传统低速率系统中，可以通过多倍符号速率过采样，并从中选择一个最佳采样点输出，从而实现定时同步。但在高速系统中，符号速率高达数GHz以上，若采用多倍采样率，则接收机的采样率需求将高达数十GHz以上，远远超过当今市面上ADC所能提供的指标水平。不过，理论上的采样需求并不需达到多倍符号速率，奈奎斯特采样定理指出，只要采样率大于或等于信号带宽就可以通过插值恢复出符号的最佳采样点。

通过插值实现定时同步需要借助于定时误差，经典的定时误差计算方法为Gardner算法，其通过两倍符号速率采样下的两个采样点得到定时误差估计值，计算过程与载波相位误差独立。在常规系统中，ADC采样率不一定工作在两倍过采样，所以，在利用Gardner算法计算定时误差之前，需要将采样率转换到两倍过采样频率。

一种现有的基于内插的并行定时同步方案通过多个并行的内插器获得两倍过采样信号，经过多个并行的误差检测器提取定时误差，利用并行的数控振荡器(NumericallyControlled Oscillator，NCO)调制内插采样点的位置，从而实现定时同步。该方案提供的并行方法可适用于数百兆乃至吉赫兹每秒符号速率下任意调制方式的定时同步，但是多项式插值在过采样倍数不足的情况下可能引入明显失真，并且该方案没有与匹配滤波进行有效结合，无法抑制定时同步环路中的带外噪声，不能直接实现采样时刻信噪比(Signal-to-Noise Ratio，SNR)的最大化。对于该问题，已有方案针对串行链路将内插和匹配滤波相结合，通过动态调整匹配滤波器的滤波系数得到任意采样倍数下符号的主采样点和次采样点，提取定时误差，并完成定时同步。该方案也避免了插值滤波带来的失真和延时。

对于本发明关注的多路并行定时同步方法，可将上述两种方案进行融合得到一个可行的技术方案见图1，该方案根据NCO输出的2M路采样点的位置信息和查找表地址，分别通过并行的数据选择器和匹配滤波系数查找表获取M组主采样和M组次采样匹配滤波所需的并行输入数据和匹配滤波系数，并经过2M个并行的匹配滤波器获取M个主采样点和M个次采样点；多个并行误差检测器根据Gardner算法提取定时误差，并将定时误差经过环路滤波器进行平滑，利用并行的NCO调整内插点的位置，更新输入数据的位置信息和匹配滤波系数查找表的地址。该并行方案不仅支持较高的符号速率，同时将内插和匹配滤波相结合，支持任意采样倍数下的主采样点和次采样点计算，减少定时环路中的带外噪声，避免了插值带来的失真。但在FPGA实现时，数据选择模块在每个时钟周期都需要做多路选择，如图2所示，先将并行输入的多路数据存入一个公共的移位寄存器中，假设某个时钟周期M路主采样点和M路次采样点的位置索引分别为m_j和m_j+1/2，其中j＝1,2,3,...,M，且并行的M路主采样点和M路次采样点位置索引在每个时钟周期都不尽相同，因此每一路的采样点位置可能指向寄存器的任一地址，使得寄存器的扇出较大。随着并行路数的增加，2M路数据选择会占据非常多的逻辑资源，造成严重的布线拥塞，增加了硬件设备的成本。该并行化方案的每个时钟周期，并行的NCO需要维护2M路相位的累加，每一路采样符号的整数部分和分数部分都要更新，需要较多的乘法器和加法器资源。为了解决以上问题，本发明拟提出一种基于FPGA的高速并行定时同步方法，通过改变匹配滤波系数生成方式和数据选择方式，可在保障优异的定时同步性能下，降低寄存器的扇出，节省大量逻辑资源。

发明内容

本发明的目的在于针对现有技术的不足，提供一种基于FPGA的高速并行定时同步方法，适用于高速传输的通信系统，能够灵活支持任意倍符号速率采样，在保障优异的定时同步性能的同时，相对于传统技术方案可节省大量逻辑资源，显著缓解布线拥塞。本方案通过将其中某一路主采样点作为基准采样点，NCO仅对基准点的相位进行累加，其他并行各路采样点的分数相位和基准点相同，整数部分相对基准点位置偏移固定，数据选择模块仅需要做一次多路选择，其他各路数据不做选择，直接从固定位置取数，因此可以降低寄存器扇出，节省大量逻辑资源，缓解布线拥塞；同时依据其他采样点与基准点之间的相对相位误差生成匹配滤波系数，因此不会带来性能损失。

为实现技术目的，本发明首先提供了一种基于FPGA的高速并行定时同步方法，其包括如下步骤：

1)统一数据选择模块将并行输入的多路数据存入一个公共的移位寄存器中，根据第n个时钟周期NCO输出的基准采样点位置信号m_n与第k个采样点相对基准采样点的位置偏移d_k共同计算出所有主采样点和次采样点输入数据的位置m_n,k，其中基准采样点为中心位置的主采样点；统一数据选择模块选择并输出长度为2ML的主采样点和次采样点输入数据，L为滤波器长度，M为匹配滤波后输出的主采样点或次采样点的并行个数；

2)匹配滤波模块根据统一数据选择模块输出的长度为2ML的输入数据，将其和匹配滤波系数查找表获取的匹配滤波系数相乘相加，得到2M路并行的主采样点和次采样点输出信号y(n,k)，其中，次采样点相对主采样点晚半个符号周期；

3)对匹配滤波模块输出的2M路并行的主采样点和次采样点输出信号y(n,k)进行定时误差提取，并计算M路定时误差的平均值，输出定时误差均值；

4)定时误差均值通过环路滤波及NCO得到第n个时钟周期基准采样点的累积相位，根据累积相位的整数部分m_n，得到第n个时钟周期基准采样点相关数据的位置；根据分数部分μ_n和相位误差量化精度，得到相应的滤波系数地址索引，据此查找匹配滤波系数。

本发明提出的基于FPGA的高速并行方法，在保证定时同步性能的前提下，使资源复杂度得到大大降低。一方面，本发明在生成匹配滤波系数时将中心位置的主采样点作为基准点，其他各路主采样点和次采样点与基准点之间的距离分布均衡，并依据其他采样点和基准点之间的相对相位误差生成匹配滤波系数，因此不会损伤定时同步的性能。另一方面，本发明在统一数据选择时，由于其它各路采样点相对基准点的位置偏移固定，只需要根据第一路采样点的位置进行选择，其他各路采样点直接取数，在逻辑布线时相当于固定寄存器之间连线，可以节省大量LUT资源，缓解布线拥塞。再者NCO的更新仅针对基准采样点，只需一路相位累积，节省了大量乘法器和加法器，降低硬件成本。

附图说明

图1为现有技术融合后的并行定时同步框图；

图2为现有技术方案中的数据选择框图；

图3为本发明技术方案实施流程图；

图4为本发明技术方案的统一数据选择模块框图；

图5为环路滤波器流程图；

图6为本发明技术方案和现有方案解调误码性能对比图；

图7为本发明技术方案和现有方案逻辑资源占用率对比图。

具体实施方式

下面结合具体实施方式对本发明做进一步阐述和说明。本发明中各个实施方式的技术特征在没有相互冲突的前提下，均可进行相应组合。

图3为本发明方法的流程图，主要包括统一数据选择、统一匹配滤波、定时误差检测、环路滤波、数控振荡器和匹配滤波系数查找表。

1.统一数据选择

在这里选择第个主采样点作为基准采样点，它位于所有采样点的中心位置，距离第一个主采样点和最后一个次采样点的距离相近，且其他采样点相对基准点的相位误差变化较小，并依据此相位误差来生成匹配滤波系数，因此不会带来明显的性能损失。则其他主采样点和次采样点相对基准采样点的位置偏移取整如式(1)。

其中，表示向下取整，F_s为系统采样率，F_d为符号速率，k＝1,2,3,...,2M，d_k表示第k个采样点相对基准采样点的位置偏移，主采样点和次采样点顺序交替，k是奇数时为主采样点，k是偶数时为次采样点。当1≤k＜M+1时，d_k＜0，即该采样点在基准点前面；当k＝M+1时，d_k＝0，即为基准采样点；当M+1＜k≤2M时，d_k＞0，即该采样点在基准点后面。

统一数据选择模块先将并行输入的多路数据存入一个公共的移位寄存器中，根据第n个时钟周期NCO输出的基准采样点位置信号m_n与相对采样点位置偏移参数d_k共同计算出所有主采样点和次采样点输入数据的位置m_n,k如式(2)所示。

m_n,k＝m_n+d_k (2)

图4给出数据选择方式，第一步仅需要根据m_n,1的位置，从移位寄存器中选择连续长度为N_d＝d_2M-d₁+L的输入数据；第二步根据其他各路位置与第一路位置的相对偏移D_k＝d_k-d₁，从N_d个连续数据中，分别以D_k作为初始位置的偏移，选择长度为L的连续数据，得到2M个长度为L的数据块，并按顺序输出，即为长度2ML的主采样点和次采样点输入数据x_n,k(i)，L为滤波器长度。因此逻辑实现的时候不再需要分级选择，直接从固定位置取数，布线的时候，其他各路布线固定，节省了逻辑查找表(Look-Up-Table，LUT)资源。

2.统一匹配滤波

匹配滤波器融合了插值滤波，为根升余弦滚降滤波器，以实现SNR最大化，能起到抑制带外噪声的作用。匹配滤波器不一定工作在2倍或者整数倍过采样率下，而是随着符号速率和ADC采样率的不同，可能是分数倍。

该匹配滤波模块根据统一数据选择模块输出的长度为2ML的采样输入数据，和匹配滤波系数查找表获取的匹配滤波系数相乘相加，得到2M路并行的主采样点和次采样点输出信号y(n,k)，次采样点相对主采样点晚半个符号周期，具体计算公式如(3)所示。

其中，k＝1,2,3,...,2M，k是奇数时为主采样点输出信号，k是偶数时为次采样点输出信号，h(i,μ_n)为第n个时钟周期根据分数相位μ_n查表获得的匹配滤波系数，-L₁≤i≤L₂,L₁,L₂为匹配滤波器的长度，L＝L₂+L₁+1。

3.定时误差提取

定时误差提取模块依据Gardner检测算法中最佳采样时符号波形的对称性，在两倍符号速率下，借助主采样点和相邻两个次采样点进行判断。该模块的输入为统一匹配滤波模块输出的2M路并行主采样点和次采样点输出信号，输出为M路定时误差的平均值，第n个时钟周期下，第j路并行定时误差检测公式如(4)。

e(n,j)＝Re{y^*(n,2j-1)[y(n,2j-2)-y(n,2j)]} (4)

其中，Re表示取实部，*表示复数取共轭运算，j＝1,2,3,...,M，y(n,2j-1)表示第n个时钟周期下，第j个主采样点输出信号，y(n,2j-2)和y(n,2j)分别表示第j-1路次采样点输出和第j路次采样点输出信号。当j＝1时，y(n,2j-2)为上一个时钟周期的最后一路次采样点输出信号。e(n,j)表示定时误差，e(n,j)＝0时，认为采样位置准确；当e(n,j)＜0时，采样时刻提前；当e(n,j)＞0时，采样时刻滞后。

并行的定时误差结果直接进行环路滤波会带来较高的复杂度，并且每一路定时误差因环境噪声抖动较大，为了降低后续模块处理复杂度，需将多路并行定时误差信息转成串行结果，因此对M路定时误差检测结果进行平均，如式(5)所示，这样也能降低定时误差提取的误差。

4.环路滤波器

由于信道中噪声的影响，计算的定时误差值并不十分准确，可能会在一个均值附近上下抖动，噪声越大，抖动的方差就越大，环路滤波器可以平滑这种抖动。图4为环路滤波器框图，具有两个支路，一个比例支路，一个积分支路。比例支路具有一定的相位锁定能力，积分支路由一个延迟单元和加法器构成，对输入误差进行积分运算。

环路滤波器对输入的定时误差检测均值进行平滑，得到误差调整信号η(n)，如式(6)所示。

其中，ε(n)为积分支路误差累积值，k₁，k₂表示环路滤波参数k₁＜＜k₂，影响着环路的收敛速度和稳态时的抖动方差。当k₁，k₂取值比较大时，环路可以快速收敛，但是稳态抖动方差较大；当k₁，k₂较小时，环路收敛速度较慢，但稳态抖动较小。

5.数控振荡器

数控振荡器(NCO)用于计算插值点的有效位置，如果采用多路并行NCO调整信号位置，则需要同时维护2M路相位的更新，每一路更新都需要一个乘法器和一个加法器对环路滤波输出的定时误差调整信号进行累加，在FPGA实现时会占用较多的逻辑资源。因此本发明仅对基准采样点的定时误差相位进行累积，可以节省较多的乘法器和加法器。如果第n-1个时钟周期基准采样点的累积相位为m_n-1+μ_n-1，其中m_n-1为整数部分，μ_n-1为分数部分，则第n个时钟周期基准采样点的累积相位如式(7)所示。

m_n+μ_n＝m_n-1+μ_n-1+ΔpM-η(n)M (7)

其中，F_s为系统采样率，F_d为符号速率。根据整数部分m_n，可知第n个时钟周期基准采样点相关数据的位置；根据分数部分μ_n和相位误差量化精度，可以得到相应的滤波系数地址索引，据此查找匹配滤波系数。

6.匹配滤波系数查找表

匹配滤波采用根升余弦滚降滤波器，工作在ADC采样率下，以第个主采样点作为基准点，其他主采样点和次采样点相对基准采样点的整数位置偏移d_k计算方式如式(1)。该基准点的位置在2M路采样点的中间，与第一路主采样点和最后一路次采样点距离相近，且其它采样点相对基准点的相位误差较小，并依此相位误差来生成滤波系数，不会带来明显的性能损失。其他各路采样点相对基准采样点之间的相对相位误差Δd_k如式(8)所示。

在数字信号处理中，为实现采样重建，一般将升余弦函数进行离散化，量化精度由系统设计需求决定。然后根据该相对相位误差与量化精度生成新的匹配滤波系数查找表，同时包括主采样点滤波系数和次采样点滤波系数。若h^mf(i)是按照符号周期T_d归一化的根升余弦滤波器，在0相位下，滤波系数为h(i,0)＝h^mf(iT_s/T_d)，当相位为μ_n时，本方案的匹配滤波系数为h(i,μ_n)＝h^mf((i+μ_n)T_s/T_d+Δd_k)，其中T_s为系统时钟周期，-L₁≤i≤L₂。若相位量化精度为则在生成查找表时，需生成N_μ列匹配滤波系数对应N_μ个查找表地址，每个地址包括2M组采样点的滤波系数，每组系数长度L＝L₁+L₂+1。在FPGA中实现时，将该查找表存储于只读存储器(Read-Only Memory，ROM)中，根据相位μ_n所对应的查找表地址/>取出对应的匹配滤波系数。

为了评估本发明的效果，这里给出MATLAB仿真示例和逻辑资源比较。符号速率设置为F_d＝3GHz，ADC工作频率为F_s＝5GHz，调制方式为64QAM，定时误差设置为10ppm，匹配滤波器滚降因子为0.2，匹配滤波器长度L₁＝10，L₂＝9，L＝20，采样偏差相位量化为N_μ＝1024，匹配滤波系数量化为11bit，包括1bit符号位，10bit小数位，则生成2个深度为1024、位宽为3520的查找表，存储在2个独立的ROM中。输入24路并行数据，输入数据位宽14bit，包括1bit符号位，5bit整数位，8bit小数位，定时同步输出数据并行路数M＝16，输出位宽14bit，包括1bit符号位，5bit整数位，8bit小数位。以第9个主采样点为基准点，则其他采样点与基准点的相对位置偏移和相对相位误差分别为d_k＝[-13,-12,-12,-11,-10,-9,-8,-7,-7,-6,-5,-4,-3,-2,-2,-1,0,1,2,3,3,4,5,6,7,8,8,9,10,11,12,13]和数据选择移位寄存器的长度为92，第一级选择数据长度为N_d＝46，其他各路相对第一路位置偏移为D_k＝[0,1,1,2,3,4,5,6,6,7,8,9,10,11,11,12,13,14,15,16,16,17,18,19,20,21,21,22,23,24,25,26]，主采样点和次采样点输入数据总长度为2ML＝640。匹配滤波相乘相加后主采样点和次采样点量化位宽为18bit，定时误差输出信号量化位宽为27bit。环路滤波系数k₁＝2^-30，k₂＝2^-18，环路滤波输出误差调整信号位宽43bit。NCO的初始相位/>累积相位量化为21bit，其中1bit符号位，5bit整数位，15bit小数位。

图6对加性高斯白噪声(Additive White Gaussian Noise，AWGN)信道下，不同SNR时的误码率(Bite Error Rate，BER)性能进行了对比，从图中可以看出相同SNR下本发明技术方案相对现有并行方案的BER性能接近，表明本发明不会损伤定时同步的性能。这主要是因为基准点所在位置为所有采样点的中心，与其他采样点之间的距离分布均衡，生成匹配滤波系数的时候充分考虑了基准点的和其他采样点之间的相对相位误差。

图7给出了本发明技术方案和现有技术方案逻辑资源占用率，采用xilinxXCZU48DR FPAG。从图中可以看到，无论是LUT、寄存器还是块随机存取存储器(BlockRandom Access Memory，BRAM)，本发明占用率远远低于现有技术，节省了大量硬件资源。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (7)

1.一种基于FPGA的高速并行定时同步方法，其特征在于包括如下步骤：

1)统一数据选择模块将并行输入的多路数据存入一个公共的移位寄存器中，根据第n个时钟周期NCO输出的基准采样点位置信号m_n与第k个采样点相对基准采样点的位置偏移d_k共同计算出所有主采样点和次采样点输入数据的位置m_n,k，其中基准采样点为中心位置的主采样点；统一数据选择模块选择并输出长度为2ML的主采样点和次采样点输入数据，L为滤波器长度，M为匹配滤波后输出的主采样点或次采样点的并行个数；主采样点和次采样点顺序交替，k是奇数时为主采样点，k是偶数时为次采样点；

统一数据选择模块选择数据的方法为：

首先根据m_n,1的位置，从移位寄存器中选择连续长度为N_d＝d_2M-d₁+L的输入数据；然后根据其他各路位置与第一路位置的相对偏移D_k＝d_k-d₁，从N_d个连续数据中，分别以D_k作为初始位置的偏移，选择长度为L的连续数据，得到2M个长度为L的数据块，并按顺序输出，即为长度2ML的主采样点和次采样点输入数据；

2)匹配滤波模块根据统一数据选择模块输出的长度为2ML的输入数据，将其和匹配滤波系数查找表获取的匹配滤波系数相乘相加，得到2M路并行的主采样点和次采样点输出信号y(n,k)，其中，次采样点相对主采样点晚半个符号周期；

3)对匹配滤波模块输出的2M路并行的主采样点和次采样点输出信号y(n,k)进行定时误差提取，并计算M路定时误差的平均值，输出定时误差均值；

4)定时误差均值通过环路滤波及NCO得到第n个时钟周期基准采样点的累积相位，根据累积相位的整数部分m_n，得到第n个时钟周期基准采样点相关数据的位置；根据分数部分μ_n和相位误差量化精度，得到相应的滤波系数地址索引，据此查找匹配滤波系数；

所述的查找匹配滤波系数的方法，具体为：

定义其他各路采样点相对基准采样点之间的相对相位误差Δd_k如式(8)所示：

根据该相对相位误差与量化精度生成新的匹配滤波查找表，同时包括主采样点滤波系数和次采样点滤波系数；

若h^mf(i)是按照符号周期T_d归一化的根升余弦滤波器，在0相位下，滤波系数为h(i,0)＝h^mf(iT_s/T_d)，当相位为μ_n时，匹配滤波系数为h(i,μ_n)＝h^mf((i+μ_n)T_s/T_d+Δd_k)，其中T_s为系统时钟周期，-L₁≤i≤L₂；若相位量化精度为则在生成查找表时，需生成N_μ列匹配滤波系数对应N_μ个查找表地址，每个地址包括2M组采样点的滤波系数，每组系数长度L＝L₁+L₂+1；在FPGA中实现时，将该查找表存储于只读存储器中，根据相位μ_n所对应的查找表地址取出对应的匹配滤波系数。

2.根据权利要求1所述的基于FPGA的高速并行定时同步方法，其特征在于：

所述的步骤1)中，选择第个主采样点作为基准采样点，其他主采样点和次采样点相对基准采样点的位置偏移取整如式(1)：

其中，表示向下取整，F_s为系统采样率，F_d为符号速率，k＝1,2,3,...,2M，d_k表示第k个采样点相对基准采样点的位置偏移。

3.根据权利要求1所述的基于FPGA的高速并行定时同步方法，其特征在于：所述步骤1)中，采用下式计算出所有主采样点和次采样点输入数据的位置m_n,k：

m_n,k＝m_n+d_。

4.根据权利要求1所述的基于FPGA的高速并行定时同步方法，其特征在于：所述的步骤2)中，主采样点和次采样点输出信号为：

其中，k＝1,2,3,...,2M，k是奇数时为主采样点输出信号，k是偶数时为次采样点输出信号，x_n,k(i)为第n个时钟周期根据基准点位置选择出的主采样点和次采样点输入数据，h(i,μ_n)为第n个时钟周期根据分数相位μ_n查表获得的匹配滤波系数，-L₁≤i≤L₂,L₁,L₂为匹配滤波器的长度，L＝L₂+L₁+1。

5.根据权利要求1所述的基于FPGA的高速并行定时同步方法，其特征在于：步骤3)中，利用Gardner算法提取定时误差；并将多路并行定时误差信息转成串行结果；

其中，第n个时钟周期下，第j路并行定时误差检测公式如(4)：

e(n,j)＝Re{y^*(n,2j-1)[y(n,2j-2)-y(n,2j)]} (4)

其中，Re表示取实部，*表示复数取共轭运算，j＝1,2,3,...,M，y(n,2j-1)表示第n个时钟周期下，第j个主采样点输出信号，y(n,2j-2)和y(n,2j)分别表示第j-1路次采样点输出和第j路次采样点输出信号；当j＝1时，y(n,2j-2)为上一个时钟周期的最后一路次采样点输出信号，e(n,j)表示定时误差，e(n,j)＝0时，认为采样位置准确；当e(n,j)＜0时，采样时刻提前；当e(n,j)＞0时，采样时刻滞后；

所述多路并行定时误差信息转成串行结果为：对M路并行定时误差检测进行平均，如式(5)所示，

6.根据权利要求1所述的基于FPGA的高速并行定时同步方法，其特征在于：步骤4)中，仅对基准采样点的定时误差相位进行累积；如果第n-1个时钟周期基准采样点的累积相位为m_n-1+μ_n-1，其中m_n-1为整数部分，μ_n-1为分数部分，则第n个时钟周期基准采样点的累积相位如式(7)所示：

m_n+μ_n＝m_n-1+μ_n-1+ΔpM-η(n)M (7)

其中，F_s为系统采样率，F_d为符号速率；根据整数部分m_n，得到第n个时钟周期基准采样点相关数据的位置；根据分数部分μ_n和相位误差量化精度，得到相应的滤波系数地址索引，据此查找匹配滤波系数。

7.根据权利要求1所述的基于FPGA的高速并行定时同步方法，其特征在于：匹配滤波模块的匹配滤波采用根升余弦滚降滤波器，工作在ADC采样率下。