CN100412839C - 同步数据传输电路、计算机系统和存储器系统 - Google Patents

同步数据传输电路、计算机系统和存储器系统 Download PDF

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Abstract

本发明公开了一种电路，该电路使具有不同定时的并行数据同步以用于传输。该同步数据传输电路包括多个第一触发电路、多个延迟电路和多个第二触发电路，其中在所述多个第一触发电路中，利用数据选通信号来设置并行数据。通过将第二触发电路配置为分担延迟量的产生，第二触发电路被用于同步数据传输电路的数据同步。这样，可以利用大大减少的延迟元件来配置延迟电路。

Description

同步数据传输电路、计算机系统和存储器系统
技术领域
本发明涉及用于读取和传输来自放置在基板上的电路芯片的数据的同步数据传输电路、计算机系统和存储器系统，并且更具体而言，本发明涉及即使来自电路芯片的数据的延迟量不同，也能够以相同定时传输数据的同步数据传输电路、计算机系统和存储器系统。
背景技术
随着半导体技术和芯片安装技术的发展，已经提供了一种这样的装置，在该装置上，可以在单个基板上安装多个CPU以及大容量的主存储设备。例如，这里列出被称为刀片服务器的装置。在这种装置中，对于安装，难以在放置多个模块(芯片)时，使这些模块(芯片)之间的距离相同。因此，请求数据的IC芯片(或者数据请求源的IC芯片)从被请求数据的IC芯片(或者数据请求目标的IC芯片)获取数据的时间分散。这种分散主要依赖于导线长度和IC芯片的性能。
随着近年来数据处理速度的提高，上述分散的范围变得难以忽略。为了减小分散，必须提供数据传输电路。例如，在存储设备中，已经提出在寄存器中提供DLL(延迟锁相环)，例如在日本未实审专利公布2003-044350号公报，以及在日本未实审专利公布平11-086545号公报中所提出的。
使用这种时钟控制的上述方法只能被应用于IC芯片内。但是，由于在IC芯片内还需要微调以用于传输到另一被连接的IC芯片，因此上述方法在不经修改的情况下无法应用。
图8示出了传统同步数据传输电路的框图；图9示出了传统延迟电路的配置图；并且图10、图11示出了传统传输操作的解释图。如图8所示，同步数据传输电路(例如存储器控制器)100包括时钟控制电路110，该时钟控制电路具有用于对数据请求源的时钟CLK0进行分频的分频电路112；用于从数据请求源的芯片200(这里是存储器)读取数据的读取控制电路120；以及数据装配电路130。
所发布的时钟CLK0用于提供数据请求一侧获取数据的定时。在时钟控制电路110中的分频电路112与数据请求目标的芯片200的运行速度同步地对时钟CLK0进行分频，并且将运行时钟CLK1发送到数据请求目标的芯片200。
在数据请求目标的芯片200中，数据选通信号DQS[N:0]和数据DQ[0]-DQ[N]响应于接收到的读取请求，以与时钟CLK1同步的方式被发送到读取控制电路120。这些数据DQ[0]-DQ[N]是串行信号。
如图10所示，在读取控制电路120中，数据选通信号DQS[N:0]被输入到DQS控制电路122。读取控制电路120使用作为触发电路(FF00-0N)124-0到124-N的时钟的DQS[0]-[N]的上升沿，将数据DQ[0]-[N]输入到FF 124-0到124-N中。
同时，在数据装配电路130中，数据装配定时由时钟CLK0来指定。因此，传统上，是这样配置的：使得读取控制电路120中的输出触发电路(FF 10-1N)128-0到128-N以时钟CLK0获取数据(使数据与时钟CLK0同步)。
如图10所示，由于数据选通信号DQS的相位与时钟CLK0的相位不一致，因此由延迟电路(DL(b0))126-0到126-N确定的延迟量已被添加到FF 124-0到124-N的输出中，并且使FF 128-0到128-N应用时钟CLK0，从而同步数据装配电路130的获取定时。
数据装配电路130以时钟CLK0的定时将FF 128-0到128-N的输出获取到触发电路(FF20-2N)132-0到132-N中，并且执行数据装配。因此，通过使用延迟电路126-0到126-N，已经实现了数据DQ的同步。
如图9所示，这些延迟电路126-0到126-N由分别具有1、2、3、4、5、6、7和8级延迟元件140的八条路径和路径选择器142所组成。在该图中，只示出了对于被串联连接成8级的延迟元件140(以三角形表示)的路径的标号。为了简化附图，省略了延迟元件(以三角形表示)的其他路径的标号。
每个延迟元件140例如由具有同样延迟量的晶体管构成。依赖于所需延迟量，由选择器142的分路(tap)选择TAP[0]来选择路径。FF 124-0到124-N的输出被这样延迟所选的延迟量(图10所示的DLb0)，然后被输入到FF 128-0到128-N。
当数据DQ[0]-[N]例如是并行的4位数据(N＝4)时，所需这些延迟电路126-0到126-N的数量为4。同样，如图8所示，当数据请求目标的芯片200输出64位的并行信号时，每个信号中的分散相当大，难以用一个数据选通信号DQS[N:0]来应对该分散。
为了解决这个问题，如图11所示，例如基于4位，以不同相位输出数据选通信号[N:0]-[N:15]。这需要提供相应数量的读取控制电路120，即在上述64位并行信号的示例性情况下，需要16个读取控制电路120。相应地，设置延迟电路126-0到126-N的延迟量TAP。数据装配电路130同步这些4位的并行信号，装配出64位的并行信号并传输。
此外，当在基板上存在请求目标的多个(m个)IC芯片200时，每个IC芯片200的信号延迟量依赖于导线长度和芯片200的性能而有所不同。
例如，还如图11所示，当用于每个IC芯片200的数据选通信号DQS的相位与图10所示的信号DQS的相位不同时，延迟量变为DLbm，该延迟量DLbm不同于图9中所示的上述延迟电路的延迟量。因此，如图8所示，读取控制电路120的所需数目为16×m，并且图9所示的延迟电路的所需数目为4×16×m。
因此，在现有技术中，需要提供多个延迟电路，延迟电路的数目要根据数据选通信号的数目来确定，并且数据选通信号对应于并行数据的数目。由于延迟电路被单独配置为适应于任意的延迟量，因此需要大范围的延迟量。这需要在每个延迟电路中提供大量延迟元件。
例如，在上述64位的并行传输中，当为每4位发出一个数据选通信号时，需要16个读取控制电路和64个延迟电路。如图9所示，在每个延迟电路中，由于需要大范围的延迟量，因此需要8条延迟路径和36个延迟元件(晶体管)。
就是说，当考虑单个读取控制电路时，需要144(＝4×36)个延迟元件。此外，当考虑每条信道(＝64位并行信号)时，需要其16倍，即2304个延迟元件。这需要在电路(芯片)上具有很大的安装面积，这阻碍了小型化以及成本的降低。而且由于功耗变大，因此难以生产具有低功耗的芯片。另外，使用晶体管的延迟元件具有很大的延迟量分散，从而降低了延迟的准确性，并且阻碍了高速同步传输的实现。
发明内容
因此，本发明的目的在于提供同步数据传输电路、计算机系统和存储器系统，以减少多个读取控制电路所需的延迟元件数目，从而减小芯片中的延迟电路的安装面积。
本发明的目的还在于提供同步数据传输电路、计算机系统和存储器系统，以减少多个读取控制电路所需的延迟元件数目，从而实现芯片的小型化和低成本。
此外，本发明的目的还在于提供同步数据传输电路、计算机系统和存储器系统，以减少多个读取控制电路所需的延迟元件数目，从而降低芯片的功耗。
此外，本发明的目的还在于提供同步数据传输电路、计算机系统和存储器系统，以减少多个读取控制电路所需的延迟元件数目，减小延迟量的分散，从而实现高速传输。
为了实现上述目的，根据本发明，同步数据传输电路包括：从发送到传输源的参考时钟中产生多个具有不同相位的时钟的DLL电路；根据数据选通信号来设置并行数据的多个第一触发电路；将所述多个第一触发电路的输出延迟第一延迟量的多个延迟电路；从多个具有不同相位的时钟中，选择出用于获得第二延迟量的时钟的分类电路；根据所选时钟来设置所述多个延迟电路的输出的多个第二触发电路；以及具有多个触发电路的数据装配电路，该数据装配电路使用传输目标的时钟来设置所述多个第二触发电路的输出。从而，从第二触发电路输出同步数据。
此外，根据本发明的存储器系统包括多个同步数据传输电路，这些同步数据传输电路使正被传输的并行数据与来自存储器的数据选通信号同步并且传输所述同步并行数据，还包括延迟锁相环电路，该延迟锁相环电路从发送到存储器的参考时钟中产生多个具有不同相位的时钟，并且将所产生的时钟提供到每个同步数据传输电路。所述数据传输电路中的每一个都包括：根据所述数据选通信号来设置所述并行数据的多个第一触发电路；将所述多个第一触发电路的输出延迟第一延迟量的多个延迟电路；从多个具有不同相位的时钟中，选择出用于获得第二延迟量的时钟的分类电路；根据所选时钟来设置所述多个延迟电路的输出的多个第二触发电路；以及具有多个触发电路的数据装配电路，该数据装配电路使用传输目标的时钟来设置所述多个第二触发电路的输出。从而，从第二触发电路输出同步数据。
此外，根据本发明的计算机系统包括存储器、存储器控制器和处理器。上述存储器控制器包括：从发送到所述存储器的参考时钟中产生多个具有不同相位的时钟的DLL电路；根据来自所述存储器的数据选通信号来设置来自所述存储器的并行数据的多个第一触发电路；将所述多个第一触发电路的输出延迟第一延迟量的多个延迟电路；从多个具有不同相位的时钟中，选择出用于获得第二延迟量的时钟的分类电路；根据所选时钟来设置所述多个延迟电路的输出的多个第二触发电路；以及具有多个触发电路的数据装配电路，该数据装配电路使用传输目标的时钟来设置所述多个第二触发电路的输出。从而，从第二触发电路输出同步数据。
此外，根据本发明，优选地，所述分类电路还包括为所选时钟提供第三延迟量的延迟路径。
此外，根据本发明，优选地，所述多个延迟电路中的每一个都包括：多条延迟路径，其中每条延迟路径都具有不同级数的串联连接的延迟元件；以及选择器，该选择器分路选择出所述多条延迟路径中的任意一条。
此外，根据本发明，优选地，所述分类电路包括选择器，该选择器从所述多个时钟中分路选择出一个时钟。
此外，根据本发明，优选地，多个存储器被连接到同步数据传输电路。
此外，根据本发明，优选地，在同步数据传输电路和多个存储器之间的连接距离不同。
通过参考附图，从对实施例的以下描述中，本发明的进一步范围和特征将变得更加明显。
附图说明
图1示出了根据本发明一个实施例的计算机系统的配置图。
图2示出了图1所示的存储器系统的安装图。
图3示出了图2所示的同步数据传输电路的配置图。
图4示出了图3所示的分类电路的框图。
图5示出了图3所示的延迟电路的配置图。
图6示出了图3所示的DLL电路的输出时钟的解释图。
图7示出了图3所示的数据传输同步的时序图。
图8示出了传统的同步数据传输电路的配置图。
图9示出了图8所示的延迟电路的配置图。
图10示出了图8所示的数据传输的同步操作的解释图。
图11示出了图8所示的数据传输的另一同步操作的解释图。
具体实施方式
下面将参考图表和附图，按照计算机系统、同步数据传输电路和其他实施例的顺序来描述本发明的优选实施例。
计算机系统
图1示出了根据本发明一个实施例的计算机系统的配置图。图2示出了图1所示的存储器系统的安装图。在上述图1中，示出了设置在服务器中的计算机主板的配置。
如图1所示，在计算机主板上，安装了四个CPU(中央处理单元)1-0、1-1、1-2和1-3、CPU控制电路2、存储器控制电路3和八个DIMM(双列直插式存储模块)4-0到4-7，这八个DIMM 4-0到4-7构成了主存储模块。DIMM 4-0到4-7是在其上安装了DRAM(动态随机访问存储器)芯片的模块，他们具有64位的数据总线宽度。
八个DIMM 4-0到4-7以两个DIMM为单位被连接到存储器控制电路3。因此，存储器控制电路3包括四条数据传输信道。存储器控制电路3通过64位的数据总线被连接到CPU控制电路2，而CPU控制电路2通过四条64位的数据总线被连接到每个CPU 1-0到1-3(更准确地讲，每个CPU中的缓存)。
如图2所示，在存储器控制电路3中的四个数据传输信道3-0到3-3被分别连接到DIMM 4-0、4-1、DIMM 4-2、4-3、DIMM 4-4、4-5和DIMM 4-6、4-7。在电路板上的安装不可避免地导致在存储器控制电路3和每个DIMM 4-0、4-1、4-2和4-3之间的导线长度不同。类似地，存储器控制电路3和每个DIMM 4-4、4-5、4-6和4-7之间的导线长度也不同。
在这样的计算机系统中，由于可以在一个电路板上安装多个CPU和大容量的主存储模块，因此每个CPU和主存储模块之间的距离变短，从而能够实现高速的存储器读写，并且也能够实现高速的并行处理。
数据传输电路
接下来，将描述设置在存储器控制电路3中的每个数据传输信道3-0到3-3上的数据传输电路。图3示出了数据传输电路的配置图；图4示出了图3所示的DLL和分类电路的配置图；图5示出了延迟电路的配置图；图6示出了图4所示的DLL电路的输出的解释图；并且图7示出了图3所示的数据传输操作的时序图。
如图3所示，用于存储器控制电路3中的一条信道的同步数据传输电路3-0由时钟源30、一个时钟控制电路32、十六(16)个读取控制电路34-0到34-15以及16个数据装配电路36-0到36-15所构成。
同步数据传输电路3-0将时钟CLK1提供到读取请求目标的DIMM 4-0。DIMM 4-0将N位(这里为4位)的并行数据DQ[0]-DQ[N]和一个数据选通信号DQS[N:0]发送到同步数据传输电路3-0。因此，当DIMM 4-0发送64位的并行数据时，16个数据选通信号和16个4位的并行数据被发送到同步数据传输电路3-0。
对应于每个数据选通信号和4位的并行数据，设置了读取控制电路34-0到34-15和数据装配电路36-0到36-15。
如图3所示，时钟源30输出时钟CLK0和定时时钟CLK2，其中数据请求一侧(这里是系统共用的存储器控制电路)利用定时时钟CLK2来获取数据。时钟控制电路32具有分频电路10和DLL(延迟锁相环)电路12，其中分频电路10用于与DIMM 4-0的运行速度同步地对时钟CLK0进行分频。时钟控制电路32将运行时钟CLK1发送到DIMM 4-0。
该DLL电路12输出用于分频电路10的参考时钟A0，以及时钟信号A1、A2和A3，这三个时钟信号的相位不同于上述参考时钟A0的相位，每个相差90度。这些四相位的时钟信号A0、A1、A2和A3被提供到每个读取控制电路34-0到34-15。
同时，每个读取控制电路34-0到34-15包括分类电路20、DQS控制电路40、N个输入触发电路(FF00-0N)42-0到42-N、N个延迟电路44-0到44-N，以及N个输出触发电路46-0到46-N。
此外，每个数据装配电路36-0到36-15包括利用时钟CLK2操作的N个触发电路48-0到48-N。
如图4所示，分类电路20包括选择器22，其具有从DLL电路12输入的四相位时钟A0、A1、A2和A3，所述选择器22用于利用第一延迟分路TAP1而选择出上述四相位时钟中的任意一个。分类电路20还包括四条延迟路径24以及选择器26，选择器26用于利用第一延迟设置值TAP1而选择出延迟路径24中的任意一条。每条延迟路径24都包括串联连接的延迟元件80，每个连接构成1、2、3或4级。
该分类电路20的输出成为每个输出触发电路46-0到46-N的获取时钟。而且，如图5所示，读取控制电路34-0到34-15中的每个延迟电路44-0到44-N都包括四条延迟路径50以及选择器52，该选择器52用于利用第二延迟分路TAP0[0]而选择出延迟路径50中的任意一条。每条延迟路径50都包括串联连接的延迟元件90，每个连接构成1、2、3或4级。
参考图7，下面将解释操作。在读取控制电路34-0中，数据选通信号DQS[N:0]被输入到DQS控制电路40中。通过使用作为触发电路(FF00-0N)42-0到42-N的时钟的DQS输出的上升沿，由FF 42-0到42-N来获取数据DQ[0]-DQ[N]。
同时，在数据装配电路36-0中，数据时钟定时由时钟CLK2来指定。因此，在读取控制电路34-0中的每个输出触发电路(FF10-1N)46-0到46-N都要产生延迟，以便使数据装配电路36-0能够以该时钟CLK2来获取数据。
就是说，根据本发明，触发电路(FF10-1N)46-0到46-N被用于同步一个读取控制电路34-0中的数据DQ[0]-DQ[N]，而多个读取控制电路34-0到34-15之间的数据同步是通过使用时钟CLK2在数据装配电路36-0到36-15中执行的。
因此，在一个读取控制电路34-0中，利用分类电路20选出的时钟CLK3来操作触发电路(FF10-1N)46-0到46-N。
如图4所示，在该分类电路20中，通过选择器22使用第一延迟分路TAP1[0]所做出的选择，从DLL电路12所提供的四相位时钟中获得具有任意相位的时钟，从而输出时钟CLK3，并且还通过选择器26使用第一延迟分路TAP1[0]在延迟路径24中做出的选择而获得精细的延迟量。
利用该时钟CLK3，可以同步触发电路46-0到46-N的输出，以用于利用数据装配电路36-0中的触发电路(FF20-FF2N)48-0到48-N的输出来获取数据，并且留出足够的设置裕度。
同时，如图5所示，每个延迟电路(DL(b1))44-0到44-N将由第二分路值TAP0[0]从四条延迟路径50中确定出的延迟量添加到FF 42-0到42-N的输出中，并且输出到FF 46-0到46-N。
这样，在现有技术中，从相当大量的延迟元件中执行选择以获得具有任意范围的延迟。相反，与现有技术相比，通过将来自分类电路20的选择信号用作触发电路42-0到42-N的时钟，能够以非常少量的延迟元件90来实现配置。
如图7所示，对于输入触发电路(FF00-FF0N)42-0到42N的输出，在延迟电路44-0到44-N中将第一延迟DLb1应用于数据DQ[0]-DQ[N]，然后将经延迟的数据输入到触发电路(FF10-FF1N)46-0到46-N。
此外，利用分类电路20从DLL电路12的输出中选出的时钟信号来操作触发电路(FF10-FF1N)46-0到46-N，从而在数据装配电路36-0中数据DQ被同步输入到FF 46-0到46-N中。
这样，在现有技术中，由于在延迟电路DL(b0)中的延迟量的范围相当大，因此需要大量延迟元件。但是根据本发明，延迟量的产生还由触发电路46-0到46-N的时钟CLK3来分担。因此，触发电路46-0到46-N被用于一个读取控制电路34-0中的数据同步。这样一来，可以利用大大减少了的延迟元件来配置延迟电路。
此外，由于出于以上目的，可以在一个控制电路34-0中只添加一个分类电路20，因此还可以减少总的电路元件。例如，与在先描述类似，为了利用读取控制电路34-0执行4位并行同步，在现有技术中，在一个读取控制电路中需要144个延迟元件。
相反，通过应用本发明，在读取控制电路34-0的延迟电路44-0到44-N中的延迟元件的所需数目被减少到40。而且，由于分类电路20可以被配置为具有10个延迟元件，因此可以仅仅利用50个延迟元件来配置一个读取控制电路。另外，在分类电路20中的选择器22、26由于简单的分路选择元件而具有简单配置。这样，可以将元件数目减少到约三分之一。
而且，除了单个读取控制电路所产生的效果之外，在如图3所示提供16个读取控制电路的情况下，可以减少16倍的元件数目(即90×16＝1440)，并且进一步来说，对于4条信道，元件数目的减少再乘4倍(即1440×4＝5760)。
这样一来，由于延迟元件数目的减少，因此可以减小芯片安装面积，从而有助于小型化和成本的降低，以及功耗的降低。此外，由于一起使用利用时钟的延迟，因此可以将延迟元件的分散的影响减小到最小。例如，对于准确的延迟信号产生，在现有技术中，当延迟电路的分散被设计为90ns时，实际分散变为85到135ns。相反，当应用本发明时，可以获得高度准确的90到94.5ns的延迟，并且因此可以实现高速的数据读取。
其它实施例
根据以上描述的本发明，示出了对DIMM(存储器)的读取操作。但是，可以将本发明应用于对CPU缓存的读取操作，或者在其他芯片之间传输的数据的同步传输。而且，虽然分类电路已被配置为具有时钟选择和延迟路径，但是当DLL电路进一步输出具有多个相位的时钟时，可以忽略延迟路径。
概括来讲，根据本发明，由于延迟量还被第二触发电路的时钟所分担，因此可以在数量上大量减少组成延迟电路的延迟元件，并且因此第二触发电路被用于同步数据传输电路中的数据同步。这样一来，由于减少了延迟元件的数目，因此可以减小芯片安装面积，从而有助于小型化和成本的降低，并且可以降低功耗。此外，由于一起使用利用时钟的延迟，因此可以使延迟元件分散的影响最小化。
以上对实施例的描述并不想要将本发明局限于所示示例的具体细节。任意合适的修改和等同物都可以被归入本发明的范围。落入本发明范围内的本发明的所有特征和优点由所附权利要求所覆盖。
本申请基于2005年1月31日递交的在先日本专利申请No.2005-023592并要求其优先权，这里通过参考而并入其全部内容。

Claims (14)

1. 一种使正被传输的并行数据与数据选通信号同步并且执行传输的同步数据传输电路，该电路包括：
从发送到传输源的参考时钟中产生多个具有不同相位的时钟的延迟锁相环电路；
根据所述数据选通信号来设置所述并行数据的多个第一触发电路；
将所述多个第一触发电路的输出延迟第一延迟量的多个延迟电路；
从所述多个具有不同相位的时钟中，选择出用于获得第二延迟量的时钟的分类电路；
根据所选择的时钟来设置所述多个延迟电路的输出，并且输出同步数据的多个第二触发电路；以及
具有多个触发电路的数据装配电路，该数据装配电路使用传输目标的时钟来设置所述多个第二触发电路的输出。
2. 如权利要求1所述的同步数据传输电路，
其中所述分类电路还包括：
为所选时钟提供第三延迟量的延迟路径。
3. 如权利要求1所述的同步数据传输电路，其中所述多个延迟电路中的每一个都包括：
多条延迟路径，其中每条延迟路径都具有不同级数的串联连接的延迟元件；以及
选择器，该选择器分路选择出所述多条延迟路径中的任意一条。
4. 如权利要求1所述的同步数据传输电路，
其中所述分类电路包括：
选择器，该选择器从所述多个时钟中分路选择出一个时钟。
5. 一种存储器系统，包括：
多个同步数据传输电路，这些同步数据传输电路使正被传输的并行数据与数据选通信号同步并且执行传输，以及
延迟锁相环电路，该延迟锁相环电路从发送到存储器的参考时钟中产生多个具有不同相位的时钟，并且将所产生的时钟提供到所述同步数据传输电路中的每一个，
其中所述数据传输电路中的每一个都包括：
根据来自所述存储器的所述数据选通信号来设置所述并行数据的多个第一触发电路；
将所述多个第一触发电路的输出延迟第一延迟量的多个延迟电路；
从所述多个具有不同相位的时钟中，选择出用于获得第二延迟量的时钟的分类电路；
根据所选择的时钟来设置所述多个延迟电路的输出，并且输出同步数据的多个第二触发电路；以及
具有多个触发电路的数据装配电路，该数据装配电路使用传输目标的时钟来设置所述多个第二触发电路的输出。
6. 如权利要求5所述的存储器系统，
其中所述分类电路还包括：
为所选时钟提供第三延迟量的延迟路径。
7. 如权利要求5所述的存储器系统，
其中所述多个延迟电路中的每一个都包括：
多条延迟路径，其中每条延迟路径都具有不同级数的串联连接的延迟元件；以及
选择器，该选择器分路选择出所述多条延迟路径中的任意一条。
8. 如权利要求5所述的存储器系统，
其中所述分类电路包括：
选择器，该选择器从所述多个时钟中分路选择出一个时钟。
9. 如权利要求5所述的存储器系统，还包括被连接到所述同步数据传输电路的多个存储器。
10. 如权利要求9所述的存储器系统，
其中所述同步数据传输电路和所述多个存储器之间的连接距离不同。
11. 一种计算机系统，包括：
存储器；
存储器控制器；以及
处理器，
其中所述存储器控制器包括：
从发送到所述存储器的参考时钟中产生多个具有不同相位的时钟的延迟锁相环电路；
根据来自所述存储器的数据选通信号来设置来自所述存储器的并行数据的多个第一触发电路；
将所述多个第一触发电路的输出延迟第一延迟量的多个延迟电路；
从所述多个具有不同相位的时钟中，选择出用于获得第二延迟量的时钟的分类电路；以及
根据所选择的时钟来设置所述多个延迟电路的输出，并且将同步数据输出到所述处理器的多个第二触发电路；以及
具有多个触发电路的数据装配电路，该数据装配电路使用传输目标的时钟来设置所述多个第二触发电路的输出。
12. 如权利要求11所述的计算机系统，
其中所述分类电路还包括：
为所选时钟提供第三延迟量的延迟路径。
13. 如权利要求11所述的计算机系统，
其中所述多个延迟电路中的每一个都包括：
多条延迟路径，其中每条延迟路径都具有不同级数的串联连接的延迟元件；以及
选择器，该选择器分路选择出所述多条延迟路径中的任意一条。
14. 如权利要求11所述的计算机系统，
其中所述分类电路包括：
选择器，该选择器从所述多个时钟中分路选择出一个时钟。
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